KR20080060486A - 플래시 메모리 및 그 제조 방법 - Google Patents

플래시 메모리 및 그 제조 방법 Download PDF

Info

Publication number
KR20080060486A
KR20080060486A KR1020060134644A KR20060134644A KR20080060486A KR 20080060486 A KR20080060486 A KR 20080060486A KR 1020060134644 A KR1020060134644 A KR 1020060134644A KR 20060134644 A KR20060134644 A KR 20060134644A KR 20080060486 A KR20080060486 A KR 20080060486A
Authority
KR
South Korea
Prior art keywords
substrate
film
oxide film
high temperature
flash memory
Prior art date
Application number
KR1020060134644A
Other languages
English (en)
Inventor
김동욱
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060134644A priority Critical patent/KR20080060486A/ko
Priority to US11/936,849 priority patent/US20080157178A1/en
Priority to CNA2007101681912A priority patent/CN101211857A/zh
Publication of KR20080060486A publication Critical patent/KR20080060486A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래시 메모리 및 그 제조 방법에 관한 것으로서,
기판에 소자 분리막을 형성하는 단계; 상기 기판 위에 터널 산화막과 플로팅 게이트를 형성하는 단계; 상기 기판 전면에 오엔오막(ONO)을 형성하는 단계; 상기 오엔오막 위에 제어 게이트를 형성하는 단계; 상기 제어 게이트가 형성된 기판 전면에 고온 산화막을 형성하고, 상기 고온 산화막 위에 질화막을 형성하는 단계; 및, 상기 고온 산화막과 질화막을 식각하여 스페이서를 형성하는 단계를 포함한다.

Description

플래시 메모리 및 그 제조 방법{Flash memory and the Fabricating Method thereof}
도 1 내지 도 8는 본 발명의 플래시 메모리의 제조 공정을 도시한 도이다.
본 발명은 플래시 메모리 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전원이 꺼지더라도 저장된 데이터가 손상되지 않는 비휘발성 기억매체이면서도 데이터의 기록, 읽기, 삭제 등의 처리 속도가 비교적 높다는 장점이 있다. 이에 따라, 상기 플래시 메모리는 PC의 Bios용, 셋탑 박스, 프린터 및 네트워크 서버 등의 데이터 저장용으로 널리 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있다.
이러한 플래시 메모리는 사이클링(Cycling) 및 데이터 리텐션(Data Retention) 특성이 매우 중요하다. 사이클링이란 플래시 메모리에서 가장 중요한 특성으로 데이터를 읽고, 쓰고, 소거하는 것을 여러 번 반복해도 특성의 변화없이 일정한 전자를 플로팅 게이트 안에 넣고 빼고를 반복하는 것을 말한다. 데이터 리텐션이란 플로팅 게이트에 있는 전자들이 오엔오(ONO) 및 터널 산화막을 통해 빠져나가는 것을 말하는데, 특히 셀 영역의 에지(edge) 부분을 통해 흐르는 누설 전류와 폴로팅 게이트 사이드로 빠져나가는 전자는 데이터 리텐션이 나빠지게 하는 문제점이 있다.
또한, 기술이 계속적으로 발전하면서 0.18㎛급 이상에서 생기지 않던 문제가 0.13㎛로 내려오면서 생기기 시작하는데, 그 중 하나가 게이트와 콘택홀이 가까워지면서 플로팅 게이트 주변에 있던 전하들이 후속 공정을 거치면서도 없어지지 않는 현상이 발생하고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 개선하기 위한 것으로서, 플래시 메모리의 플로팅 게이트에 저장되어 있는 전자가 주변으로 빠져나가는 것을 방지하고, 또한 스페이서 질화막에 있는 전자들이 플로팅 게이트로 들어오는 것을 방지하여 플래시 메모리의 전기적 특성을 향상시킬 수 있는 플래시 메모리 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 플래시 메모리 제조 방법은,
기판에 소자 분리막을 형성하는 단계; 상기 기판 위에 터널 산화막과 플로팅 게이트를 형성하는 단계; 상기 기판 전면에 오엔오막(ONO)을 형성하는 단계; 상기 오엔오막 위에 제어 게이트를 형성하는 단계; 상기 제어 게이트가 형성된 기판 전면에 고온 산화막을 형성하고, 상기 고온 산화막 위에 질화막을 형성하는 단계; 및, 상기 고온 산화막과 질화막을 식각하여 스페이서를 형성하는 단계를 포함한다.
또한, 본 발명에 따른 플래시 메모리는,
소자 분리막이 형성된 기판; 상기 기판 위에 형성된 터널 산화막과 플로팅 게이트; 상기 플로팅 게이트 위에 형성된 오엔오막; 상기 오엔오막 위에 형성된 제어 게이트; 및, 상기 터널 산화막, 플로팅 게이트, 오엔오막, 제어 게이트의 측면에 형성되고, 고온 산화막과 질화막으로 이루어진 스페이서를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 우선, 도면들 중 동일한 구성요소 또는 부품들은 가능한 한 동일한 참조부호를 나타내고 있음에 유의해야 한다. 본 발명을 설명함에 있어서 관련된 공지기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 모호하게 하지 않기 위해 생략한다.
또한, 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1 내지 도 8는 본 발명의 플래시 메모리의 제조 공정을 나타낸 것이다.
도 1에 도시한 바와 같이, 셀 영역과 주변 영역이 구획된 기판(20)이 마련되고, 상기 기판(20) 위에 산화막(21), 질화막(22), 그리고 절연막(23)을 순차적으로 형성한다. 이때, 상기 절연막(23)은 테오스막(TEOS)일 수 있다.
그 다음, 도 2에 도시한 바와 같이, 상기 절연막(23) 상에 소정의 마스크 물질을 증착한 후, 패터닝하고 이러한 마스크막을 이용하여 식각 공정을 수행하여 상기 기판(20)을 식각하고, 상기 마스크막을 제거한다.
상기 기판(20) 상에 소정의 절연 물질을 갭 필링(gap filling)한 후, 트렌치 CMP 공정을 수행하여 상기 기판(20) 상에 소자 분리막(26)을 형성한다. 상기 소자 분리막(26)은 추후 상기 기판(20) 상에 형성될 각종 소자를 절연하기 위한 영역으로 사용된다. 이때, 상기 절연 물질은 HDP-USG막일 수 있다.
이어서, 상기 질화막을 제거한다. 이에 따라, 상기 기판(20) 상에는 소자 분리막(26)과 상기 소자 분리막(26) 사이의 기판(20) 상에 산화막(24)이 형성되어 있다.
도 2에 도시되지 않았지만, 상기 소자 분리막(26)을 포함한 상기 기판(20)을 대상으로 선택적으로 이온 주입 공정을 수행하여, 상기 기판(20) 상에 P 웰(well) 및 N 웰을 형성한다.
그 다음, 도 3에 도시한 바와 같이, 상기 기판(20)의 전면 상에 소정의 폴리실리콘막을 증착한 후 상기 셀 영역의 기판(20)을 대상으로 패터닝하여 제1 폴리실리콘막(28')을 형성한다. 상기 제1 폴리실리콘막(28')은 플로팅 게이트이고, 그 하부에는 산화막(24)이 패터닝되어 형성된 터널 산화막이다. 상기 제1 폴리실리콘막(28')은 산화막(24)과 ONO막(30) 사이에 고립된 상태에서 도핑물질이 내부에 도핑되어서 전하(전자)를 보유하고 여기(Excite)된 상태로 있게 된다.
이어서, 상기 기판(20)의 전면에 옥사이드(oxide), 나이트라이드(nitride), 옥사이드(oxide)를 순차적으로 적층한 후 어닐(anneal) 공정을 수행한 다음 상기 셀 영역의 기판을 대상으로 패터닝하여 상기 제1 폴리실리콘막(28')을 둘러싸도록 ONO막(30)을 형성한다. 상기 ONO막(30)은 상/하부를 절연하는 역할을 한다.
이러한 경우, 상기 주변 영역의 기판(20) 상에는 상기 폴리실리콘막(28)과 ONO막(30)이 적층 형성되어 있다.
그 다음, 도 4에 도시한 바와 같이, 상기 기판(20)의 전면에 소정의 마스크 물질을 형성하고 패터닝하여 상기 주변 영역의 마스크 물질을 제거하여 상기 셀 영역의 기판(20) 상에만 마스크막이 형성되도록 한다.
이어서, 상기 마스크막을 이용하여 상기 기판(20)을 식각하여 상기 주변 영역의 기판(20) 상에 형성된 상기 폴리실리콘막(28)과 ONO막(30)을 제거한다.
그 다음, 도 5에 도시한 바와 같이, 상기 셀 영역 및 상기 주변 영역을 포함하는 기판(20)의 전 영역에 소정의 폴리실리콘막(32)을 증착한다.
상기 폴리실리콘막(32)을 증착하기 전에 상기 주변 영역의 기판(20) 상에 산화막(24)을 선택적으로 제거할 수 있다. 상기 선택 제거된 산화막(24)에 의해 상기 기판(20)이 노출된 영역으로 후술하는 이온 주입 공정에 의해 상기 기판(20)에 불순물 영역이 형성될 수 있다.
그 다음, 도 6에 도시한 바와 같이, 상기 폴리실리콘막(32)을 대상으로 패터닝하여 제2 폴리실리콘막(32a, 32b)을 형성한다.
상기 셀 영역의 기판(20)의 제2 폴리실리콘막(32a)은 상기 ONO막(30)을 덮어 형성되고, 상기 주변 영역의 기판(20)의 제2 폴리실리콘막(32b)은 상기 소자 분리막(26) 사이, 즉 게이트 형성 영역에 형성된다. 상기 셀 영역의 기판(20)에 형성된 제2 폴리실리콘막(32a)은 제어 게이트이고, 상기 주변 영역의 기판에 형성된 제2 폴리실리콘막(32b)은 플로팅 게이트이다.
상기 셀 영역의 기판(20)에 형성된 제2 폴리실리콘막(32a)은 하부에 있는 상기 제1 폴리실리콘막(28')에 내재된 전자를 여기시켜서 충전(charging) 혹은 방전(discharging)하기 위하여 바이어스 전압을 인가시키는 역할을 한다.
그 다음, 도 7에 도시한 바와 같이, 상기 기판(20) 전면에 고온 산화막(41)을 형성한 후, 상기 고온 산화막(41) 위에 질화막(42)을 형성한다. 이때, 상기 고온 산화막(41)은 500 내지 800℃ 온도의 산화막일 수 있으며, 바람직하게는 상기 고온 산화막은 780℃ 온도의 산화막이다. 또한, 상기 고온 산화막은 100 내지 200Å의 두께로 형성한다. 또한, 상기 고온 산화막은 여러가지 증착법을 사용할 수 있으나, 저압 화학 기상 증착법(LP-CVD)으로 형성하는 것이 바람직하다.
그 다음, 도 8에 도시한 바와 같이, 반응성 이온 식각 공정(RIE)으로 상기 고온 산화막(41)과 질화막(42)을 전면 식각하여, 상기 제2 폴리실리콘막(32a, 32b)의 측벽에 고온 산화막 패턴(41')과 질화막 패턴(42')으로 이루어진 스페이서(43)를 형성한 후, 상기 제2 폴리실리콘막(34a, 32b)과 상기 스페이서(43)를 마스크로 하여 이온 주입 공정을 수행하여 상기 기판(20) 내부에 불순물 영역(36), 즉 소스 및 드레인 영역을 형성한다.
그 다음, 상기 기판(20) 상에 PMD 물질(38)을 증착한 후, 상기 PMD 물질(38)을 선택 식각하여 콘택홀을 갖는 층간 절연막을 형성한 후, 상기 콘택홀에 컨택을 형성함으로써, 상기 콘택이 상기 주변 영역의 기판(20)의 불순물 영역(26)과 전기적으로 연결한다.
이에 따라, 플래시 메모리의 제조가 완성될 수 있다.
이상에서 본 발명의 설명의 편리를 위해 일부 공정들에 대한 설명이 생략되었지만, 생략된 공정들은 일반적으로 널리 알려진 공지 기술로서, 본 발명의 사상을 크게 저해하지는 않을 것이다.
상기와 같은 방법으로 제조된 본 발명의 플래시 메모리는, 기판에는 소자 분리막이 형성되고, 상기 기판 위에는 터널 산화막과 플로팅 게이트가 형성된다.
상기 플로팅 게이트 위에는 오엔오막이 형성되고, 상기 오엔오막 위에는 제어 게이트가 형성된다.
상기 터널 산화막, 플로팅 게이트, 오엔오막, 제어 게이트의 측면에는 스페 이서가 형성되고, 상기 스페이서는 고온 산화막과 질화막으로 이루어진다. 또한, 이때 상기 고온 산화막은 500 내지 800℃ 온도의 산화막일 수 있으며, 780℃ 온도인 것이 바람직하고, 100 내지 200Å의 두께로 형성된다.
이상과 같이 본 발명에 따른 플래시 메모리 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 플래시 메모리 및 그 제조 방법에 의하면,
스페이서 형성 공정에서 테오스(TEOS) 보다 조직적으로 단단한 고온 산화막을 스페이서로 형성함으로써, 플래시 메모리의 플로팅 게이트에 저장되어 있는 전자가 주변으로 빠져나가는 것을 방지하고, 또한 스페이서 질화막에 있는 전자들이 플로팅 게이트로 들어오는 것을 방지하여 플래시 메모리의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 기판에 소자 분리막을 형성하는 단계;
    상기 기판 위에 터널 산화막과 플로팅 게이트를 형성하는 단계;
    상기 기판 전면에 오엔오막(ONO)을 형성하는 단계;
    상기 오엔오막 위에 제어 게이트를 형성하는 단계;
    상기 제어 게이트가 형성된 기판 전면에 고온 산화막을 형성하고, 상기 고온 산화막 위에 질화막을 형성하는 단계; 및,
    상기 고온 산화막과 질화막을 식각하여 스페이서를 형성하는 단계
    를 포함하는 플래시 메모리 제조 방법.
  2. 제 1 항에 있어서,
    상기 고온 산화막은 500 내지 800℃ 온도의 산화막인 플래시 메모리 제조 방법.
  3. 제 1 항에 있어서,
    상기 고온 산화막은 100 내지 200Å의 두께로 형성하는 플래시 메모리 제조 방법.
  4. 제 1 항에 있어서,
    상기 고온 산화막은 저압 화학 기상 증착법(LP-CVD)으로 형성하는 플래시 메모리 제조 방법.
  5. 소자 분리막이 형성된 기판;
    상기 기판 위에 형성된 터널 산화막과 플로팅 게이트;
    상기 플로팅 게이트 위에 형성된 오엔오막;
    상기 오엔오막 위에 형성된 제어 게이트; 및,
    상기 터널 산화막, 플로팅 게이트, 오엔오막, 제어 게이트의 측면에 형성되고, 고온 산화막과 질화막으로 이루어진 스페이서
    를 포함하는 플래시 메모리.
  6. 제 5 항에 있어서,
    상기 고온 산화막은 500 내지 800℃ 온도의 산화막인 플래시 메모리.
  7. 제 5 항에 있어서,
    상기 고온 산화막은 100 내지 200Å의 두께인 플래시 메모리.
KR1020060134644A 2006-12-27 2006-12-27 플래시 메모리 및 그 제조 방법 KR20080060486A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060134644A KR20080060486A (ko) 2006-12-27 2006-12-27 플래시 메모리 및 그 제조 방법
US11/936,849 US20080157178A1 (en) 2006-12-27 2007-11-08 Flash memory device and method for manufacturing thereof
CNA2007101681912A CN101211857A (zh) 2006-12-27 2007-11-28 快闪存储器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060134644A KR20080060486A (ko) 2006-12-27 2006-12-27 플래시 메모리 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20080060486A true KR20080060486A (ko) 2008-07-02

Family

ID=39582603

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060134644A KR20080060486A (ko) 2006-12-27 2006-12-27 플래시 메모리 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20080157178A1 (ko)
KR (1) KR20080060486A (ko)
CN (1) CN101211857A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101510480B1 (ko) * 2008-12-24 2015-04-08 주식회사 동부하이텍 플래시 메모리 소자 및 그 제조 방법
CN102222645B (zh) * 2010-04-15 2015-07-08 联华电子股份有限公司 制作快闪存储器元件的方法
CN110379815A (zh) * 2019-07-25 2019-10-25 上海华力微电子有限公司 Sonos存储器的形成方法及sonos存储器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424567A (en) * 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
US5714412A (en) * 1996-12-02 1998-02-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-level, split-gate, flash memory cell and method of manufacture thereof
TW472398B (en) * 1997-06-27 2002-01-11 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
US6242306B1 (en) * 2000-07-28 2001-06-05 Advanced Micro Devices Dual bit isolation scheme for flash memory devices having polysilicon floating gates
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
TWI228834B (en) * 2003-05-14 2005-03-01 Macronix Int Co Ltd Method of forming a non-volatile memory device
JP5064651B2 (ja) * 2003-11-14 2012-10-31 ラピスセミコンダクタ株式会社 半導体記憶装置
KR100666384B1 (ko) * 2005-01-07 2007-01-09 삼성전자주식회사 복합 장벽막을 갖는 반도체 장치 및 이를 제조하는 방법
US7547599B2 (en) * 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US20070007576A1 (en) * 2005-07-07 2007-01-11 Samsung Electronics Co., Ltd. Multi-bit storageable non-volatile memory device
US7319618B2 (en) * 2005-08-16 2008-01-15 Macronic International Co., Ltd. Low-k spacer structure for flash memory
KR100849362B1 (ko) * 2006-07-12 2008-07-29 동부일렉트로닉스 주식회사 플래시 메모리 및 그 제조 방법

Also Published As

Publication number Publication date
CN101211857A (zh) 2008-07-02
US20080157178A1 (en) 2008-07-03

Similar Documents

Publication Publication Date Title
KR101221598B1 (ko) 유전막 패턴 형성 방법 및 이를 이용한 비휘발성 메모리소자 제조방법.
US9583640B1 (en) Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure
KR20100102982A (ko) 반도체 장치
KR20120027944A (ko) 비휘발성 메모리 소자 및 이의 제조방법
KR20080099460A (ko) 비휘발성 메모리 소자 및 그 제조방법
US7883952B2 (en) Method of manufacturing flash memory device
KR20050017758A (ko) 자기정렬형 1 비트 소노스(ｓｏｎｏｓ) 셀 및 그 형성방법
KR100849362B1 (ko) 플래시 메모리 및 그 제조 방법
TW201947742A (zh) 記憶體裝置的形成方法
TWI233666B (en) Method of manufacturing non-volatile memory cell
KR20080060486A (ko) 플래시 메모리 및 그 제조 방법
KR100880338B1 (ko) 플래시 메모리 소자의 제조방법
KR100806040B1 (ko) 플래시 메모리 소자의 제조 방법
KR101010437B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR20100138542A (ko) 불휘발성 메모리 소자의 게이트 패턴 형성방법
KR101034407B1 (ko) 불휘발성 메모리 소자 및 그 제조방법
KR100884975B1 (ko) 플래시 메모리 소자의 형성 방법
KR100672717B1 (ko) 비휘발성 메모리 장치의 제조방법
KR100649308B1 (ko) 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자
CN109524407B (zh) 存储器及其制造方法
KR20080038953A (ko) 플래시 메모리 소자의 제조방법
KR100946120B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
KR100832024B1 (ko) 반도체 소자의 절연막 평탄화방법
KR20090053034A (ko) 플래시 메모리 소자의 제조 방법
KR101094522B1 (ko) 불휘발성 메모리 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application