KR100685121B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 소자의 동작에 필요한 저장 용량을 충분히 확보하면서 고집적화에 용이하게 대응할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공한다.
본 발명에 따른 비휘발성 메모리 소자는, 소자 분리막에 의해 액티브 영역이 정의되고 액티브 영역 위로 돌출부가 구비된 반도체 기판, 돌출부 위에 형성된 소오스 영역, 돌출부 및 소오스 영역의 양 측벽에 형성된 제1 및 제2 게이트, 제1 및 제2 게이트 외측의 상기 액티브 영역에 각각 형성된 제1 및 제2 드레인 영역, 및 제1 및 제2 게이트와 상기 돌출부 및 소오스 영역 사이에 형성된 절연막을 포함한다.
SONOS, 비휘발성메모리소자, ONO, 게이트, 절연막
Description
도 1a 내지 도 1e는 종래 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2e는 종래 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃 평면도들이다.
도 3a 내지 3g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 레이아웃 평면도들이다.
본 발명은 반도체 소자 제조 기술에 관한 것으로, 보다 상세하게는 SONOS형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 작은 셀 사이즈, 빠른 제거(erase) 및 기록 동작과 장시간의 데이터 저장 능력 등으로 인해 PDA(personal digital assistance), 디지털 카메라, PCS(personal communication system), 스마트 카드 등의 제품에 신호 처리용 트랜지스터 또는 DRAM(dynamic random access memory) 대체용 메모리로 각광받고 있다.
이러한 비휘발성 메모리 소자는 크게 플로팅(floating) 게이트 계열과 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 비휘발성 메모리 소자는 전위우물(potential well)을 이용하여 기억 특성을 구현한다. 반면, MIS 계열의 비휘발성 메모리 소자는 2중 또는 3중의 유전막을 구비하여 유전막 벌크, 유전막과 유전막, 및 유전막과 반도체층 사이의 각 계면에 존재하는 트랩(trap)을 이용하여 기억 특성을 구현하므로, 플로팅 게이트 계열의 비휘발성 메모리 소자에 비해 저전압화 및 고속화에 유리한 장점을 갖는다.
MIS 계열의 비휘발성 메모리 소자로는 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 주로 응용되고 있는 금속막-산화막-질화막-산화막-실리콘막(Metal Oxide Nitride Oxide Silicon; MONOS, 이하 MONOS라 칭함)형과 실리콘막-산화막-질화막-실리콘막(Silicon Oxide Nitride Oxide Silicon; SONOS, 이하 SONOS라 칭함)형이 대표적이다.
MONOS형 및 SONOS형 비휘발성 메모리 소자는, 프로그램 동작의 경우 FN(Fowler-Nordheim) 터널링 또는 직접 터널링 방식으로 전자를 터널링시켜 질화막(Nitride) 내에 존재하는 트랩 사이트에 전자를 트랩시켜 문턱전압을 증가시키고, 제거 동작도 프로그램 동작과 마찬가지로 FN 터널링, 직접 터널링, 트랩 보조 터널 링 등과 같은 터널링 방식으로 전자를 터널링시켜 기판으로 빼내어 문턱 전압을 감소시킨다.
도 1a 내지 도 1e와 도 2a 내지 도 2e를 참조하여 종래 SONOS형 비휘발성 메모리 소자의 제조 방법을 설명한다.
도 1a 및 도 2a를 참조하면, 반도체 기판(110) 상에 패드 산화막과 패드 질화막으로 이루어지는 마스크 패턴(미도시)을 형성하고, 마스크 패턴에 의해 노출된 기판(210)의 부분을 식각하여 트렌치(미도시)를 형성한다. 그 다음, 트렌치를 매립하도록 산화막을 증착하고 화학기계연마(chemical mechanical polishing; CMP) 공정에 의해 산화막을 평탄화한 후, 상기 마스크 패턴을 제거하여 소자 분리막(112)을 형성함으로써 기판(110)에 액티브 영역(114)을 정의한다.
그 다음, 도시되지는 않았지만, 웰 이온 주입 및 문턱 전압 조절 이온 주입을 수행하여 기판(110)에 웰 영역 및 문턱 전압 조절층을 형성한다. 그 후, 기판(110) 상에 제1 산화막(122), 질화막(124) 및 제2 산화막(126)을 순차적으로 증착하여 ONO 구조의 절연막(120)을 형성한다.
도 1b 및 도 2b를 참조하면, 절연막(120) 상부에 폴리실리콘막(130)을 증착하고 패터닝하여 게이트(130)를 형성한다.
도 1c 및 도 2c를 참조하면, 기판(110)으로 엘디디(Lightly Doped Drain; LDD) 이온을 주입하여 게이트(130) 양측의 액티브 영역(114)에 LDD 영역(142, 144)을 형성한다.
도 1d 및 도 2d를 참조하면, 기판(110)의 전면 상에 산화막, 질화막 또는 이 들의 복합막으로 이루어지는 절연막을 증착하고, 게이트(130)가 노출되도록 상기 절연막을 블랭킷 식각하여 게이트(130) 양 측벽에 스페이서(150)를 형성한다. 그 다음, 기판(110)으로 고농도 불순물 이온을 주입하여 스페이서(150) 양측의 액티브 영역(114)에 소오스 및 드레인 영역(162, 164)을 형성한다.
도 1e 및 도 2e를 참조하면, 공지된 샐리사이드(salicide; self aligned silicide) 공정에 의해 소오스 및 드레인 영역(162, 164)과 게이트(130) 상부에 실리사이드층(172, 174, 176)을 각각 형성하고, 기판(110)의 전면 상에 층간 절연막(180)을 형성한다. 그 다음, 실리사이드층(172, 174, 176) 위의 층간 절연막(180)을 식각하여 콘택홀(미도시)을 각각 형성하고, 상기 콘택홀을 각각 매립하면서 실리사이드층(172, 174, 176)을 통하여 소오스 및 드레인 영역(162, 164) 및 게이트(130)와 각각 콘택하는 도전성의 플러그(192, 194, 196)를 형성한다.
그런데, 상술한 종래의 비휘발성 메모리 소자는 소자의 동작에 필요한 저장 용량을 확보하면서 셀 사이즈를 감소시키는데 한계가 있어 고집적화에 대응하기가 어렵다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 소자의 동작에 필요한 저장 용량을 충분히 확보하면서 고집적화에 용이하게 대응할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 소자 분리막에 의해 액티브 영역이 정의되고 액티브 영역 위로 돌출부가 구비된 반도체 기판, 돌출부 위에 형성된 소오스 영역, 돌출부 및 소오스 영역의 양 측벽에 형성된 제1 및 제2 게이트, 제1 및 제2 게이트 외측의 상기 액티브 영역에 각각 형성된 제1 및 제2 드레인 영역, 및 제1 및 제2 게이트와 상기 돌출부 및 소오스 영역 사이에 형성된 절연막을 포함하는 비휘발성 메모리 소자를 제공한다.
상기의 목적을 달성하기 위하여 본 발명은, 소자 분리막에 의해 액티브 영역이 정의된 반도체 기판을 준비하고, 액티브 영역에 소오스 영역을 형성하고, 소오스 영역 위에 폴리실리콘막 패턴 및 보호막이 순차적으로 적층된 구조물을 형성하고, 구조물에 의해 노출된 부분의 기판을 식각하여 소오스 영역 하부에 돌출부를 형성하고, 기판 전면 상에 절연막을 형성하고, 구조물, 소오스 영역 및 돌출부 양측의 절연막 상에 제1 및 제2 게이트를 각각 형성하고, 제1 및 제2 게이트 외측의 액티브 영역에 제1 및 제2 드레인 영역을 각각 형성하고, 판의 전면 상에 층간 절연막을 형성하고, 제1 및 제2 드레인 영역 위의 층간 절연막과, 소오스 영역 위의 보호막 및 층간 절연막과, 제1 및 제2 게이트 위의 층간 절연막을 식각하여 콘택홀을 각각 형성하고, 콘택홀들을 통하여 제1 및 제2 드레인 영역, 소오스 영역, 및 제1 및 제2 게이트와 콘택하는 도전성의 플러그를 각각 형성하는 단계들을 포함하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
여기서, 절연막은 제1 산화막, 질화막, 및 제2 산화막이 순차적으로 적층된 구조로 이루어질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 3a 내지 3g와 도 4a 내지 도 4g는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들 및 레이아웃 평면도들이다.
도 3a 및 도 4a를 참조하면, 반도체 기판(210) 상에 패드 산화막과 패드 질화막으로 이루어지는 마스크 패턴(미도시)을 형성하고, 마스크 패턴에 의해 노출된 기판(210)의 부분을 식각하여 트렌치(미도시)를 형성한다. 그 다음, 트렌치를 매립하도록 산화막을 증착하고 CMP 공정에 의해 산화막을 평탄화한 후, 상기 마스크 패턴을 제거하여 소자 분리막(214)을 형성함으로써 기판(210)에 액티브 영역(216)을 정의한다. 그 다음, 기판(210) 상에 패드 산화막(212)을 형성하고, 도시되지는 않았지만, 웰 이온 주입 및 문턱 전압 조절 이온 주입을 수행하여 기판(110)에 웰 영역 및 문턱 전압 조절층을 형성한다.
도 3b 및 도 4b를 참조하면, 포토리소그라피 공정에 의해 패드 산화막(212) 상에 포토레지스트 패턴(220)을 형성하고, 포토레지스트 패턴(220)을 마스크로 하여 기판(210)으로 고농도 불순물 이온을 주입하여 액티브 영역(216)에 소오스 영역(224)을 형성한다.
도 3c 및 도 4c를 참조하면, 포토레지스트 패턴(220)에 의해 노출된 부분의 패드 산화막(212)을 제거하여 소오스 영역(224)을 노출시킨다. 그 후, 공지된 방법에 의해 포토레지스트 패턴(220)을 제거한 후 불순물 이온의 활성화를 위해 어닐링 공정을 수행한다. 그 다음, 소오스 영역(224)과 콘택하도록 기판(210) 상에 제폴리실리콘막을 증착하고, 그 위에 산화막 및 질화막을 순차적으로 증착한다.
그 후, 상기 질화막, 산화막 및 폴리실리콘막을 패터닝하여, 질화막 패턴(234), 산화막 패턴(232) 및 폴리실리콘막 패턴(230)의 적층 구조로 이루어지는 구조물을 형성한다. 여기서, 질화막 패턴(234)과 산화막 패턴(232)은 후속 게이트 공정 시 폴리실리콘막 패턴(230)을 보호하는 보호막으로 작용한다.
도 3d 및 도 4d를 참조하면, 공지된 방법에 의해 패드 산화막(212)을 제거하고, 상기 구조물에 의해 노출된 부분의 기판(210)을 소오스 영역(224) 보다 깊게 식각하여 소오스 영역(224) 하부에 돌출부(210a)를 형성한다.
도 3e 및 도 4e를 참조하면, 기판(210)의 전면 상에 제1 산화막, 질화막 및 제2 산화막을 순차적으로 증착하여 ONO 구조의 절연막(240)을 형성하고, 그 위로 폴리실리콘막을 형성한다. 그 다음, 상기 구조물 위의 절연막(240)이 노출되도록 폴리실리콘막을 블랭킷 식각하여 상기 구조물, 소오스 영역(224) 및 돌출부(210a) 양측의 절연막(240) 상에 제1 및 제2 게이트(252, 254)를 각각 형성한다.
도 3f 및 도 4f를 참조하면, 기판(210)으로 LDD 이온을 주입하여 제1 및 제2 게이트(252, 254) 각 외측의 액티브 영역(216)에 제1 및 제2 드레인 영역(262, 264)을 형성한다.
도 3g 및 도 4g를 참조하면, 공지된 샐리사이드 공정에 의해 제1 및 제2 드레인 영역(262, 264) 상부에 제1 및 제2 실리사이드층(266, 268)을 각각 형성하고, 기판(210)의 전면 상에 층간 절연막(270)을 형성한다. 그 다음, 제1 및 제2 실리사이드층(266, 268) 위의 층간 절연막(270)과, 폴리실리콘막 패턴(230) 위의 산화막 패턴(232), 질화막 패턴(234) 및 층간 절연막(270)과, 제1 및 제2 게이트(252, 254) 위의 층간 절연막(270)을 식각하여 제1 내지 제5 콘택홀(미도시)을 형성한다.
그 후, 상기 콘택홀들을 각각 매립하면서 제1 및 제2 실리사이드층(266, 268)을 통하여 제1 및 제2 드레인 영역(262, 264)과 각각 콘택하는 도전성의 제1 및 제2 플러그(281, 282)와, 폴리실리콘막 패턴(230)을 통하여 소오스 영역(224)과 콘택하는 도전성의 제3 플러그(283)와, 제1 및 제2 게이트(252, 254)와 콘택하는 도전성의 제4 및 제5 플러그(284, 285)를 각각 형성한다.
이와 같이 본 실시예에 따른 SONOS 형 비휘발성 메모리 소자에서는 하나의 셀 면적 내에서 기판(210)의 돌출부(210a)를 중심으로 제1 및 제2 게이트(252, 254)가 대칭으로 형성되고, 소오스 영역(224)을 공통으로 하여 제1 및 제2 게이트(252, 254) 양측으로 제1 및 제2 드레인 영역(262, 264)이 각각 형성되어 2개의 메모리 셀이 구현된다.
이에 따라, 제1 및 제2 게이트(252, 254)로 동작 전압이 인가되면, 제1 및 제2 게이트(252, 254)와 절연막(240) 사이 및 절연막(240)과 기판(210) 사이의 각각의 계면에 존재하는 트랩에 의해 기억 특성이 각각 구현될 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
상술한 바와 같이, 본 발명에 따른 SONOS형 비휘발성 메모리 소자는 하나의 셀 면적 내에 2개의 메모리 셀을 구현하는 것이 가능하므로 고집적화를 용이하게 달성할 수 있다.
Claims (10)
- 소자 분리막에 의해 액티브 영역이 정의되고 상기 액티브 영역 위로 돌출부가 구비된 반도체 기판;상기 돌출부 위에 형성된 소오스 영역;상기 소오스 영역 상부에 형성되는 폴리실리콘막 패턴;상기 돌출부 및 상기 폴리실리콘막 패턴이 형성된 반도체 기판 상에 형성된 절연막;상기 절연막 상에서 상기 돌출부 및 소오스 영역의 양 측벽에 형성된 제1 및 제2 게이트; 및상기 제1 및 제2 게이트 외측의 상기 액티브 영역에 각각 형성된 제1 및 제2 드레인 영역;을 포함하는 비휘발성 메모리 소자.
- 제1 항에 있어서,상기 절연막이 제1 산화막, 질화막, 및 제2 산화막이 순차적으로 적층된 구조로 이루어지는 비휘발성 메모리 소자.
- 삭제
- 제1 항에 있어서,상기 제1 및 제2 드레인 영역, 상기 소오스 영역, 및 상기 제1 및 제2 게이트와 각각 콘택하는 도전성의 플러그들; 및상기 기판 상에 형성되어 상기 플러그들 사이를 절연하는 층간 절연막을 더욱 포함하는 비휘발성 메모리 소자.
- 제4 항에 있어서,상기 제1 및 제2 드레인 영역과 상기 플러그들 사이에 형성되는 실리사이드층을 더욱 포함하는 비휘발성 메모리 소자.
- 소자 분리막에 의해 액티브 영역이 정의된 반도체 기판을 준비하는 단계;상기 액티브 영역에 소오스 영역을 형성하는 단계;상기 소오스 영역 위에 폴리실리콘막 패턴 및 보호막이 순차적으로 적층된 구조물을 형성하는 단계;상기 구조물에 의해 노출된 부분의 기판을 식각하여 상기 소오스 영역 하부에 돌출부를 형성하는 단계;상기 기판 전면 상에 절연막을 형성하는 단계;상기 구조물, 상기 소오스 영역 및 상기 돌출부가 형성된 기판 상에 폴리실리콘층을 형성하고 식각하여, 상기 구조물, 상기 소오스 영역 및 상기 돌출부 양측의 상기 절연막 상에 제1 및 제2 게이트를 각각 형성하는 단계; 및상기 제1 및 제2 게이트 외측의 상기 액티브 영역에 제1 및 제2 드레인 영역을 각각 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제6 항에 있어서,상기 절연막은 제1 산화막, 질화막, 및 제2 산화막을 순차적으로 적층하여 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6 항에 있어서,상기 기판의 전면 상에 층간 절연막을 형성하는 단계;상기 제1 및 제2 드레인 영역 위의 상기 층간 절연막과, 상기 소오스 영역 위의 상기 보호막 및 상기 층간 절연막과, 상기 제1 및 제2 게이트 위의 상기 층간 절연막을 식각하여 콘택홀을 각각 형성하는 단계; 및상기 콘택홀들을 통하여 상기 제1 및 제2 드레인 영역, 상기 소오스 영역, 및 상기 제1 및 제2 게이트와 콘택하는 도전성의 플러그를 각각 형성하는 단계를 더욱 포함하는 비휘발성 메모리 소자의 제조 방법.
- 제6 항에 있어서,상기 층간 절연막을 형성하기 전에 상기 제1 및 제2 드레인 영역 위에 실리사이드층을 각각 형성하는 비휘발성 메모리 소자의 제조 방법.
- 제6 항 또는 제8 항에 있어서,상기 보호막이 산화막과 질화막의 적층 구조로 이루어지는 비휘발성 메모리 소자의 제조 방법.
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