KR100606536B1 - 비휘발성 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 자세하게는 미러 타입의 대칭 구조를 갖는 셀 구조에 노어형 어레이를 구성하여 셀사이즈를 줄일 수 있는 비휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
본 발명의 상기 목적은 비휘발성 메모리 소자에 있어서, 반도체 기판에 소자분리막에 의하여 구분되는 복수개의 나란한 활성 영역; 상기 활성 영역과 상기 소자 분리막의 소정 위치에 서로 이격되어 배치된 플로팅 게이트 전극; 상기 활성 영역과 교차되도록 상기 플로팅 게이트 전극의 일측벽과 상부면을 덮는 콘트롤 게이트 전극; 상기 플로팅 게이트 전극 사이의 반도체 기판 내에 배치된 소오스 영역; 상기 콘트롤 게이트 전극 사이의 반도체 기판 내에 배치된 드레인 영역 및 상기 드레인 영역에 존재하는 드레인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
따라서, 본 발명의 비휘발성 메모리 소자 및 그의 제조방법은 기존의 단순 적층 구조 혹은 채널 분리형 셀의 드레인 콘택을 자기정렬방식으로 하여 미러 타입의 대칭 구조를 갖는 셀 구조에 노어형 어레이를 구성하여 셀사이즈를 줄일 수 있는 효과가 있다.
비휘발성 메모리, 스플릿 게이트, 노어 타입
Description
도 1은 종래 기술에 의한 플래시 메모리 셀의 단면도.
도 2는 종래 기술에 의한 채널 분리형 셀의 어레이 구조.
도 3은 본 발명에 의한 채널 분리형 셀의 어레이 구조.
도 4a 내지 도 4e는 본 발명에 의한 비휘발성 메모리 소자의 제조방법의 공정단면도.
본 발명은 비휘발성 메모리 소자의 제조방법에 관한 것으로, 보다 자세하게는 미러 타입의 대칭 구조를 갖는 셀 구조에 노어형(NOR) 어레이를 구성하여 셀 사이즈를 줄일 수 있는 비휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다. 휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이타의 입력 및 보존이 가능하지만, 전원 제거시 데이타가 휘발되어 보존이 불가능한 특징을 가진다. 반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이타가 보존되는 특징을 가진다.
현재, 공정기술 측면에서 비휘발성 메모리 장치는 플로팅 게이트(floating gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열의 메모리 장치는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.
반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor)구조가 대표적인 예이다.
종래 기술의 플래시 메모리 셀의 제조 방법을 도 1 에서 간략하게 설명하면, 소자 분리막(11)이 형성된 반도체 기판(10) 상부에 게이트 산화막(12)을 형성하고 그 위에 제 1 폴리실리콘층(13)을 형성하여 플로팅 게이트로 사용한다. 이 플로팅 게이트(13) 상부에 유전체층(15)과 제 2 폴리실리콘층(16)을 형성하여 이 제 2 폴리실리콘층(16)을 콘트롤 게이트로 사용한다. 이 콘트롤 게이트(16) 상부에 금속층(17)과 질화막(18)을 형성하고 셀 구조로 패터닝하여 플래시 메모리 셀을 형성한다.
상기와 같은 종래의 플래시 메모리 셀에서는, 플로팅 게이트와 콘트롤 게이트를 평판 형태로 형성하였다. 그러나, 플래시 메모리에서는, 콘트롤 게이트의 전위가 플로팅 게이트에 잘 전달되는 것이 소자의 소거 및 프로그램 특성을 향상시키는 데에 매우 중요하다. 왜냐하면, 플래시 메모리의 핫 캐리어(hot carrier)를 이용한 프로그램 동작시, 소오스에 0V, 드레인에 5V 및 콘트롤 게이트에 9V를 인가하는데, 콘트롤 게이트에 인가한 전압이 플로팅 게이트를 거쳐 그 전압 그대로 게이트 산화막에 전계를 만들면 더욱 빠르게 핫 전자가 플로팅 게이트로 주입된다. 반대로 소거 동작시 콘트롤 게이트에 -7V, 소오스에 약 5V를 인가하여 플로팅 게이트에 있는 전자를 F-N(Fowler-Nordheim) 터널링에 의하여 소오스 쪽으로 방출시키는데, 콘트롤 게이트와 플로팅 게이트 사이의 캐패시턴스가 크고 플로팅 게이트와 기판 사이의 캐패시턴스가 작다면 플로팅 게이트가 더욱 낮은 전압으로 유지되어 소오스 쪽으로 전자가 더욱 많이 방출될 수 있으므로 소거 동작이 빠르게 될 수 있다. 결국, 프로그램 동작이나 소거 동작시에 플로팅 게이트의 전압이 콘트롤 게이트의 전압에 더욱 가깝게 따라 갈수록 동작이 빠르게 된다.
반도체 소자의 프로그램 및 소거 특성을 향상시키는 방법으로서 플로팅 게이트와 콘트롤 게이트 사이의 유전체층으로 고유전율의 물질을 사용하는 방법이 있 다. 그러나 이러한 방법은 기술적으로 개발되어야 할 부분이 상당히 많은 분야이다.
단순 적층 구조인 ETOX 셀 구조는 가장 간단한 구조로서 작은 셀 사이즈 구현이 가능하지만 비트 라인(Bit line)을 따라서 드레인 컨택 (Drain Contact)을 형성해야 하기 때문에 유효 셀 사이즈는 매우 커지게 되는 단점이 있다. 이러한 드레인 컨택을 제거할 수 있다면 단순 적층 구조의 셀은 다른 셀 구조에 비해 상당히 작은 셀 사이즈를 구현할 수 있다. 디바이스 측면에서는 과잉 소거에 의한 셀의 오동작 가능성을 콘트롤해야 하고, 프로그램시의 간섭(Disturb) 현상을 조절해야 한다. 또한, 소거 동작은 실리콘 기판이나 소오스 혹은 드레인을 통하여 일어나므로 얇은 터널링 산화막의 신뢰성을 확보해야 한다.
채널 분리형 셀은 플로팅 게이트(Floating gate)가 없는 선택 트랜지스터(Select transistor)와 플로팅 게이트가 있는 저장 트랜지스터(Storage transistor)가 직렬로 연결되어 있는 구조이다. 한 셀에 이러한 추가적인 선택 트랜지스터가 추가됨으로써 단위 셀의 사이즈가 커지고, 선택 트랜지스터와 저장 트랜지스터의 각 채널을 각각의 게이트와 자기정렬(self-align)시켜야 하기 때문에 이러한 공정 능력을 감안한 마진확보가 셀 사이즈의 증가 요인이 된다. 그러나 소자 측면에서 이러한 선택 트랜지스터의 사용으로 인하여 발생하는 장점은 셀이 과잉 소거되더라도 선택 트랜지스터에 의해 셀이 오프 상태로 되기 때문에 과잉 소거에 의한 셀의 오동작을 방지할 수 있고, 비대칭 구조로 인하여 소오스와 드레인 영역이 바뀌는 역방향 프로그램(Reverse program)이 일어나지 않기 때문에 프로그램 간섭을 방지할 수 있다.
그러나 채널 분리형 셀은 구조적으로 워드라인이 액티브와 동일한 방향으로 구현되기 때문에 정션을 미리 형성시켜야 한다. 이런 경우 졍션은 게이트 형성 이전에 이온주입되고 이후 게이트가 그 위에 증착되기 때문에 저항을 줄이기 위한 실리사이드(silicide) 공정을 할 수가 없는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 기존의 단순 적층 구조 혹은 채널 분리형 셀의 드레인 콘택을 자기정렬방식으로 하여 미러 타입의 대칭 구조를 갖는 셀 구조에 노어형 어레이를 구성하여 셀 사이즈를 줄일 수 있는 플래시 메모리 소자의 제조방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 비휘발성 메모리 소자에 있어서, 반도체 기판에 소자분리막에 의하여 구분되는 복수개의 나란한 활성 영역; 상기 활성 영역과 상기 소자 분리막의 소정 위치에 서로 이격되어 배치된 플로팅 게이트 전극; 상기 플로팅 게이트 전극 상부에 형성된 산화막 패턴과 측벽에 형성된 측변산화막 및 터널절연막; 상기 활성 영역과 교차되도록 상기 플로팅 게이트 전극의 일측벽과 상부면을 덮는 콘트롤 게이트 전극; 상기 플로팅 게이트 전극 사이의 반도체 기판 내에 배치된 소오스 영역; 상기 콘트롤 게이트 전극 사이의 반도체 기판 내에 배치된 드레인 영역; 상기 소오스 영역 및 드레인 영역상에 형성된 실리사이드; 및 상기 드레인 영역에 존재하는 드레인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 의해 달성된다.
본 발명의 상기 목적은 반도체기판에 소자분리막을 형성하여 활성 영역을 구분하는 단계; 상기 기판에 게이트 절연막을 형성하고 상기 게이트 절연막을 상부에 제 1 폴리 실리콘을 형성하고 패터닝하여 플로팅 게이트를 형성하는 단계; 상기 기판의 상부에 터널 절연막을 형성하고 상기 터널 절연막의 상부에 제 2 폴리 실리콘을 형성하고 패터닝하여 상기 활성 영역을 가로지르는 콘트롤 게이트를 형성하는 단계; 상기 기판에 이온주입 공정을 진행하여 소오스/드레인 영역을 형성하는 단계 및 상기 드레인에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법에 의해서도 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
채널 분리형 셀은 구조적으로 워드 라인이 액티브와 동일한 방향으로 구현되기에 졍션을 미리 형성시키는 매립 정션(buried junction) 구조를 사용하고 있다. 상기 구조의 정션은 게이트 형성 이전에 이온주입되고 이후 게이트가 그 위에 증착되기 때문에 저항을 줄이기 위한 실리사이드 공정이 불가능하다.
도 2는 기존 채널 분리형 셀의 어레이 구조이다. 워드라인(23)이 X-방향, 비트라인(24)이 Y-방향이고 셀의 정션(소오스, 드레인)은 가상접지(virtual ground) 상태로 실리사이드를 구현할 수 없는 구조이다.
도 3은 본 발명에 의한 채널 분리형 셀의 어레이 구조이다. 워드라인이 y-방향, x-방향으로 드레인 컨택을 사용한 비트라인이 지나가게 된다. 이 구조에서는 최종 컨트롤 게이트 형성 후에 셀의 졍션 이온주입을 하게 되므로 이후 바로 실리사이드 공정 진행이 가능하다.
도 3을 참조하면, 반도체 기판(100)에 복수개의 나란한 활성 영역(110)들이 배치된다. 상기 활성 영역들은 소자분리막에 의하여 구분된다. 다수의 콘트롤 게이트 전극(120)들이 상기 활성 영역들 상부를 가로지른다. 상기 각 콘트롤 게이트 전극과 상기 각 활성 영역 사이에 플로팅 게이트(130)가 개재된다. 상기 플로팅 게이트는 상기 콘트롤 게이트 전극과 중첩된다. 상기 콘트롤 게이트 전극은 상기 플로팅 게이트의 일측벽으로부터 연장되어 상기 플로팅 게이트에 인접한 활성 영역의 일부를 덮는다. 상기 각 플로팅 게이트 전극 사이의 활성 영역 내에 소오스 영역(140)이 배치되고, 상기 플로팅 게이트가 존재하지 않는 각 콘트롤 게이트 전극 사이의 활성 영역 내에 드레인 영역(150)이 배치된다. 상기 각 드레인 영역에 비트 라인 콘택 플러그인 드레인 콘택(151)이 존재한다.
상기 플로팅 게이트 및 상기 콘트롤 게이트 전극 사이에 터널 산화막이 개재되고, 상기 플로팅 게이트 및 상기 활성 영역 사이에 게이트 절연막이 개재된다. 상기 게이트 절연막은 상기 플로팅 게이트의 하부로부터 확장되어 상기 콘트롤 게이트 전극과 상기 활성 영역 사이에 개재된다. 또한, 상기 터널 산화막은 상기 플로팅 게이트의 측벽으로부터 연장되어 상기 콘트롤 게이트 전극과 상기 게이트 절연막 사이에 개재된다. 상기와 같이 형성된 구조는 드레인 영역을 기준으로 서로 대칭형태로 구성된다.
도 4a 내지 도 4e는 도 3의 A-A'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
먼저, 도 4a를 참조하면, 반도체 기판(200)의 소정 영역에 소자분리막을 형성하여 복수개의 나란한 활성 영역들을 한정한다. 이어서, 상기 반도체 기판 내에 도전성 우물(conductive well)을 형성하고, 소자의 문턱전압을 조절하기 위한 불순물 주입공정을 실시할 수 있다.
상기 반도체 기판 상에 게이트 절연막(202), 플로팅 게이트 도전막(204) 및 하드마스크막(206)을 차례로 형성한다. 상기 하드마스크막을 패터닝하여 상기 각 활성 영역들의 상부의 일부를 노출시키는 메쉬형태(mesh-shaped)의 하드마스크 패턴을 형성한다. 상기 플로팅 게이트 도전막은 도핑된 폴리 실리콘(doped poly silicon)으로 형성할 수 있다. 이와 달리, 상기 플로팅 게이트 도전막은 도핑되지 않은 폴리실리콘(undoped poly silicon)으로 형성하고, 상기 하드마스크 패턴을 이온주입 마스크로 사용하여 상기 플로팅 게이트 도전막에 불순물을 주입하여 도핑할 수도 있다. 상기 하드마스크막은 산화되기 힘든 절연막으로써, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다.
다음, 도 4b를 참조하면, 상기 하드마스크 패턴을 산화방지막으로 사용하여 상기 플로팅 게이트 도전막의 상부를 열산화시켜 산화막 패턴들(208)을 형성한다.
다음, 도 4c를 참조하면, 상기 하드마스크 패턴을 제거하고, 상기 산화막 패턴들을 식각마스크로 사용하여 상기 플로팅 게이트 도전막을 패터닝하여 상기 반도 체 기판 상에 복수개의 플로팅 게이트(204a)를 형성한다. 상기 플로팅 게이트는 상기 활성 영역의 상부를 덮고, 상기 반도체 기판 상에 매트릭스 형태로 배열된다. 상기 플로팅 게이트가 형성된 결과물에 열처리 공정을 적용하여 상기 플로팅 게이트의 측벽에 측벽산화막(210)을 형성한다. 상기 측벽산화막의 측벽에 질화막 스페이서를 더 형성할 수도 있다. 이 때, 상기 질화막 스페이서의 높이는 상기 측벽 산화막의 높이보다 낮게 형성하는 것이 바람직하다. 상기 질화막 스페이서는 비휘발성 메모리 소자에서 플로팅 게이트 하부에서 역방향 터널링이 일어나는 것을 방지하기 위함이다.
다음, 도 4d를 참조하면, 상기 측벽산화막이 형성된 결과물 전면에 터널 절연막(212)을 형성한다. 이어 상기 터널절연막의 상부 전면에 콘트롤 게이트 도전막(214)을 형성한다. 상기 콘트롤 게이트 도전막은 폴리실리콘 또는 메탈 폴리사이드로 형성할 수 있다.
다음, 도 4e를 참조하면, 상기 콘트롤 게이트 도전막을 패터닝하여, 상기 활성 영역을 가로지르는 복수개의 콘트롤 게이트 전극들(214a)을 형성한다. 상기 콘트롤 게이트 전극들의 각각은 각 열의 플로팅 게이트의 상부를 지난다. 상기 활성 영역과 나란한 방향의 단면으로 보여질 때, 상기 콘트롤 게이트 전극들의 각각은 상기 플로팅 게이트의 상부면과 상기 플로팅 게이트의 측벽으로부터 연장되어 상기 플로팅 게이트에 인접한 상기 활성 영역 일부를 덮도록 형성한다.
상기 콘트롤 게이트 사이의 활성 영역들 내에 불순물을 주입하여 불순물 확산층을 형성한다. 그 결과, 플로팅 게이트 전극 사이의 활성 영역들 내에 소오스 영역(220a)이 형성되고, 상기 플로팅 게이트의 일측벽이 드러나지 않은 콘트롤 게이트 사이의 활성 영역들 내에 드레인 영역(220b)이 형성된다.
이후, 상기 결과물 전면에 금속막을 증착하고 실리사이드 공정을 진행한다. 이후 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 드레인 영역들의 각각에 접속된 비트라인 콘택 플러그 및 상기 활성 영역과 평행한 각 행의 비트라인 플러그에 접속된 비트라인을 형성할 수 있다.
따라서 채널 분리 소자의 셀 제작시 상기와 같이 워드라인의 방향을 활성 영역과 교차시키게 되면 게이트 형성 이후 셀 졍션 부분의 활성 영역이 드러나게 되므로 게이트 형성 이후 졍션 이온주입이 가능해 진다. 이후 바로 실리사이드 공정을 진행하게 되면 셀 졍션의 저항을 크게 감소시킬 수 있게 된다. 셀 졍션의 저항은 반도체 소자가 미세해질수록 작은 활성 영역의 선폭으로 인하여 더욱 커지게 되어, 어레이 내부의 셀의 균일성을 저하시킨다. 따라서 본 셀의 제작 방법은 이러한 반도체 소자의 미세화에 대처하기 위한 방법이라 할 수 있다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 비휘발성 메모리 소자 및 그의 제조방법은 기존의 단순 적층 구조 혹은 채널 분리형 셀의 드레인 콘택을 자기정렬방식으로 하여 미러 타입의 대칭 구조를 갖는 셀 구조에 노어형(NOR) 어레이를 구성하여 셀 사이즈를 줄일 수 있는 효과가 있다.
Claims (6)
- 삭제
- 비휘발성 메모리 소자에 있어서,반도체 기판에 소자분리막에 의하여 구분되는 복수개의 나란한 활성 영역;상기 활성 영역과 상기 소자 분리막의 소정 위치에 서로 이격되어 배치된 플로팅 게이트 전극;상기 플로팅 게이트 전극 상부에 형성된 산화막 패턴과 측벽에 형성된 측변산화막 및 터널절연막;상기 활성 영역과 교차되도록 상기 플로팅 게이트 전극의 일측벽과 상부면을 덮는 콘트롤 게이트 전극;상기 플로팅 게이트 전극 사이의 반도체 기판 내에 배치된 소오스 영역;상기 콘트롤 게이트 전극 사이의 반도체 기판 내에 배치된 드레인 영역;상기 소오스 영역 및 드레인 영역상에 형성된 실리사이드; 및상기 플로팅 게이트의 일측벽이 드러나지 않은 콘트롤 게이트 사이의 활성 영역 내에 배치된 드레인 영역에 존재하는 드레인 콘택을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 비휘발성 메모리 소자에 있어서,반도체 기판에 소자분리막에 의하여 구분되는 복수개의 나란한 활성 영역;상기 활성 영역과 상기 소자 분리막의 소정 위치에 서로 이격되어 배치된 플로팅 게이트 전극;상기 플로팅 게이트 전극 상부에 형성된 산화막 패턴과 측벽에 형성된 측변산화막 및 터널절연막;상기 활성 영역과 교차되도록 상기 플로팅 게이트 전극의 일측벽과 상부면을 덮는 콘트롤 게이트 전극;상기 플로팅 게이트 전극 사이의 반도체 기판 내에 배치된 소오스 영역;상기 콘트롤 게이트 전극 사이의 반도체 기판 내에 배치된 드레인 영역;상기 소오스 영역 및 드레인 영역상에 형성된 실리사이드;상기 드레인 영역에 존재하는 드레인 콘택을 포함하며,상기 비휘발성 메모리 소자는 상기 드레인 콘택을 기준으로 서로 대칭되는 구조인 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판에 소자분리막을 형성하여 활성 영역을 구분하는 단계;상기 기판에 게이트 절연막을 형성하고 상기 게이트 절연막을 상부에 제 1 폴리 실리콘을 형성하고 패터닝하여 플로팅 게이트를 형성하는 단계;상기 기판의 상부에 터널 절연막을 형성하고 상기 터널 절연막의 상부에 제 2 폴리 실리콘을 형성하고 패터닝하여 상기 활성 영역을 가로지르는 콘트롤 게이트를 형성하는 단계;상기 기판에 이온주입 공정을 진행하여 소오스/드레인 영역을 형성하는 단계; 및상기 드레인에 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 소오스 영역은 플로팅 게이트 사이의 활성 영역 내에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 4항에 있어서,상기 드레인 영역은 플로팅 게이트의 일측벽이 드러나지 않은 콘트롤 게이트 사이의 활성 영역들 내에 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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