KR100446308B1 - 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 - Google Patents
선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100446308B1 KR100446308B1 KR10-2002-0055003A KR20020055003A KR100446308B1 KR 100446308 B1 KR100446308 B1 KR 100446308B1 KR 20020055003 A KR20020055003 A KR 20020055003A KR 100446308 B1 KR100446308 B1 KR 100446308B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- forming
- gate electrode
- semiconductor substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 126
- 229910052710 silicon Inorganic materials 0.000 title description 10
- 239000010703 silicon Substances 0.000 title description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 132
- 239000000758 substrate Substances 0.000 claims abstract description 132
- 239000012535 impurity Substances 0.000 claims abstract description 118
- 230000005641 tunneling Effects 0.000 claims abstract description 47
- 230000008569 process Effects 0.000 claims description 97
- 238000005530 etching Methods 0.000 claims description 66
- 125000006850 spacer group Chemical group 0.000 claims description 35
- 229910052751 metal Inorganic materials 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 26
- 229910021332 silicide Inorganic materials 0.000 claims description 25
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 21
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 20
- 239000012811 non-conductive material Substances 0.000 claims description 16
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 23
- 229920005591 polysilicon Polymers 0.000 description 23
- 238000000206 photolithography Methods 0.000 description 13
- 230000005684 electric field Effects 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 불휘발성 메모리 소자는, 반도체 기판과, 반도체 기판의 상부 일정 영역에서 상호 이격되도록 형성된 소스 영역 및 드레인 영역과, 소스 영역과 드레인 영역 사이의 반도체 기판의 상부 일정 영역에 형성된 플로팅 상태의 불순물 영역과, 소스 영역과 불순물 영역 사이의 반도체 기판 위의 선택된 제1 영역에 배치되며, 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 구조를 갖는 수직 구조물과, 소스 영역과 상기 불순물 영역 사이에서 수직 구조물과 인접되게 배치된 컨트롤 게이트 절연막과, 수직 구조물 및 컨트롤 게이트 절연막 위에 형성된 컨트롤 게이트 전극과, 불순물 영역 및 드레인 영역 사이의 반도체 기판 표면 위에 배치된 게이트 절연막, 및 게이트 절연막 위에 형성된 게이트 전극을 포함한다.
Description
본 발명은 불휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 선택 트랜지스터(select transistor) 구조와 SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은, 일반적으로, 휘발성(volatile)과 불휘발성(non-volatile) 메모리 소자로 구별될 수 있다. 휘발성 메모리 소자들은 전원 공급이 중단됨에 따라 저장된 데이터를 소실하지만, 불휘발성 메모리 소자는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 이동 전화 시스템, 음악 및/또는 영상 데이터를 저장하기 위한 메모리 카드 및 그 밖의 다른 응용 장치에서와 같이, 전원을 항상 사용할 수 없거나, 종종 중단되거나, 또는 낮은 파워 사용이 요구되는 상황에서는 불휘발성 메모리 소자들이 폭넓게 사용된다.
일반적으로 불휘발성 메모리 소자의 셀 트랜지스터들은 적층된 게이트(stacked gate) 구조를 갖는다. 적층된 게이트 구조는, 셀 트랜지스터의 채널 영역 위에서 순차적으로 적층되는 게이트 절연막, 플로팅 게이트 전극, 게이트간 절연막 및 컨트롤 게이트 전극을 포함한다. 경우에 따라서 불휘발성 메모리 소자는, 내부에 채널 영역이 형성되는 실리콘막, 터널링(tunneling)층을 형성하는 산화막, 전하 트랩(charge trapping)층으로 사용되는 질화막, 차폐(blocking)층으로 사용되는 산화막 및 컨트롤 게이트 전극으로 사용되는 실리콘막을 포함하는 구조로 이루어질 수 있다. 때때로 이와 같은 막들은 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 셀 구조로서 함축적으로 언급된다.
도 1은 일반적인 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 도면이다.
도 1을 참조하면, 상부 표면 영역에 상호 일정 간격 이격되도록 배치된 소스 영역(104) 및 드레인 영역(106)을 갖는 실리콘 기판(102) 위에 ONO막(110)이 형성된다. 상기 ONO막(110)은, 터널링층으로서의 제1 실리콘 산화막(112), 전하 트랩층으로서의 실리콘 질화막(114)을 및 차폐층으로서의 제2실리콘 산화막이 순차적으로 적층된 구조를 갖는다. ONO막(110) 위에는 컨트롤 게이트 전극으로 사용되는 폴리실리콘막(120)이 형성된다.
이와 같은 불휘발성 메모리 소자에 쓰거나 프로그램 동작을 수행하기 위해서, 컨트롤 게이트 전극(120) 및 드레인 영역(106)에는 양의 바이어스를 인가하고, 소스 영역(104)은 접지시킨다. 컨트롤 게이트 전극(120) 및 드레인영역(106)에 인가된 전압들은 소스 영역(104)으로부터 드레인 영역(106)에 이르는 채널 영역의 길이를 따라 수직적이고 수평적인 전계를 만들어낸다. 이 전계에 의해 전자들은 소스(104)로부터 밀려서 드레인 영역(106)을 향해 가속되기 시작한다. 전자들은 채널 길이를 따라 이동하면서 에너지를 얻으며, 몇몇 전자들은, 터널링층(112)의 포텐셜 장벽을 뛰어넘어서 전하 트랩층(114)으로 들어가기에 충분한 에너지를 얻는 "열적(hot)" 상태가 된다. 이와 같은 현상이 발생할 확률은 드레인 영역(106) 근처의 채널 영역에서 가장 큰데, 이는 드레인 영역(106) 근처의 채널 영역은 전자들이 가장 큰 에너지를 얻는 곳이기 때문이다. 열 전자들이 절연성 물질로 이루어진 전하 트랩층(114)으로 주입되기만 하면, 열 전자들은 전하 트랩층(114)에 트랩되어 그 안에 저장되고, 메모리 셀의 문턱 전압은 높아진다.
상기 불휘발성 메모리 소자를 소거하기 위해서는, 메모리 셀을 프로그램시키거나 읽을 때 사용된 전압과는 다른 전압들이 사용된다. 예를 들면, 드레인 영역(106)에 양의 바이어스를 인가하고, 컨트롤 게이트 전극(120)에는 음의 바이어스를 인가한다. 그리고 소스 영역(104)은 플로팅 상태로 만든다. 그러면, 이전에 실리콘 질화막(114)에 저장된 전자들이 드레인(106)을 향하여 이동되거나, 드레인 영역(106) 내의 홀들이 실리콘 질화막(114)으로 주입된다. 결국 실리콘 질화막(114)에 이전에 저장되었던 전자들이 제거되거나 또는 주입된 홀들에 의해 중성화되고, 그에 따라 메모리 셀은 소거된다.
그런데 상기와 같은 구조의 불휘발성 메모리 소자는, 바이트(byte) 단위의 프로그래밍 동작과 프로그램시에 채널 영역에서의 전류 제어가 용이하지 않다는 한계를 나타낸다. 즉 프로그래밍 동작이 항상 비트(bit) 단위로 이루어져야 하며, 또한 프로그램시에 채널 영역에서의 전류량이 조절되지 않으므로 일정 크기 이상의 전력 소모가 항상 이루어진다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 바이트 단위의 프로그래밍 동작이 가능하고 프로그램시에 채널에서의 전류 제어가 용이한, 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
도 1은 일반적인 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 6a 내지 도 6d는 도 2의 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 7a 내지 도 7c는 도 3의 불휘발성 메모리 소자의 제조 방법을 설명하기위하여 나타내 보인 단면도들이다.
도 8a 내지 도 8d는 도 4의 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 9a 내지 도 9c는 도 5의 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판; 상기 반도체 기판의 상부 일정 영역에서 상호 이격되도록 형성된 소스 영역 및 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판의 상부 일정 영역에 형성된 플로팅 상태의 불순물 영역; 상기 소스 영역과 상기 불순물 영역 사이의 상기 반도체 기판 위의 선택된 제1 영역에 배치되며, 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 구조를 갖는 수직 구조물; 상기 소스 영역과 상기 불순물 영역 사이에서 상기 수직 구조물과 인접되게 배치된 컨트롤 게이트 절연막; 상기 수직 구조물 및 상기 컨트롤 게이트 절연막 위에 형성된 컨트롤 게이트 전극; 상기 불순물 영역 및 상기 드레인 영역 사이의 상기 반도체 기판 표면 위에 배치된 게이트 절연막; 및 상기 게이트절연막 위에 형성된 게이트 전극을 포함하는 것을 특징으로 한다.
상기 전하 트랩층은 비도전성 물질막인 것이 바람직하다.
상기 수직 구조물이 배치되는 상기 제1 영역은 상기 소스 영역과 인접하는 위치인 것이 바람직하다.
상기 컨트롤 게이트 전극 상부에 형성된 금속 실리사이드막을 더 포함할 수도 있다.
상기 컨트롤 게이트 절연막의 두께는 상기 수직 구조물의 두께보다 작은 것이 바람직하다.
상기 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 불순물 영역 방향 쪽의 측벽상에 형성된 절연막 스페이서를 더 구비할 수 있다. 이 경우 상기 게이트 전극은 상기 절연막 스페이서상에 형성된 측벽 게이트 구조를 갖는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자는, 반도체 기판; 상기 반도체 기판의 상부 일정 영역에서 상호 이격되도록 형성된 소스 영역 및 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판의 상부 일정 영역에서 상호 일정 간격 이격되도록 형성되되, 상기 소스 영역에 가깝게 배치된 플로팅 상태의 제1 불순물 영역 및 상기 드레인 영역에 가깝게 배치된 플로팅 상태의 제2 불순물 영역; 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 반도체 기판 위에서 상기 제1 불순물 영역과 인접된 제1 영역에 배치되며, 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 구조를 갖는 제1 수직 구조물; 상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 반도체 기판 위에서 상기 제2 불순물 영역과 인접된 제2 영역에 배치되며, 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 구조를 갖는 제2 수직 구조물; 상기 제1 수직 구조물 및 상기 제2 수직 구조물 사이의 상기 반도체 기판 위에 배치된 컨트롤 게이트 절연막; 상기 제1 수직 구조물, 상기 컨트롤 게이트 절연막 및 상기 제2 수직 구조물 위에 형성된 컨트롤 게이트 전극; 상기 소스 영역 및 상기 제1 불순물 영역 사이의 상기 반도체 기판 표면 위에 배치된 제1 게이트 절연막; 상기 제1 게이트 절연막 위에 형성된 제1 게이트 전극; 상기 제2 불순물 영역 및 상기 드레인 영역 사이의 상기 반도체 기판 표면 위에 배치된 제2 게이트 절연막; 및 상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극을 포함하는 것을 특징으로 한다.
상기 제1 전하 트랩층 및 상기 제2 전하 트랩층은 비도전성 물질막인 것이 바람직하다.
상기 컨트롤 게이트 전극 상부에 형성된 금속 실리사이드막을 더 포함할 수도 있다.
상기 컨트롤 게이트 절연막의 두께는 상기 제1 및 제2 수직 구조물의 두께보다 작은 것이 바람직하다.
상기 제1 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 제1 불순물 영역 방향 쪽의 측벽상에 형성된 제1 절연막 스페이서를 더 구비하는 것이 바람직하다. 이 경우 상기 제1 게이트 전극은 상기 제1 절연막 스페이서상에 형성된측벽 게이트 구조를 갖는 것이 바람직하다.
상기 제2 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 제2 불순물 영역 방향 쪽의 측벽상에 형성된 제2 절연막 스페이서를 더 구비하는 것이 바람직하다. 이 경우 상기 제2 게이트 전극은 상기 제2 절연막 스페이서상에 형성된 측벽 게이트 구조를 갖는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 절연막 위에 제1 마스크막 패턴을 형성하는 단계; 상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물을 형성하는 단계; 상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계; 상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 및 선택 트랜지스터의 게이트 절연막 형성을 위한 산화막을 형성하는 단계; 상기 산화막 및 상기 수직 구조물 위에 컨트롤 게이트 전극 형성 및 선택 트랜지스터의 게이트 전극 형성을 위한 도전막을 형성하는 단계; 상기 도전막 위에 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여, 상기 반도체 기판의 제1 영역상에는 상기 수직 구조물과 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되고, 상기 반도체 기판의 제2 영역상에는 게이트 절연막 위의 게이트 전극이 한정되도록 하는 단계; 상기 제2 마스크막 패턴을 제거하는 단계; 및 상기 컨트롤 게이트 전극 및 상기 게이트 전극에 얼라인되도록 불순물 이온을 주입하여 상기 반도체 기판 표면 일정 영역에 소스 영역, 불순물 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 절연막은 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 그리고 상기 제2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것이 바람직하다.
상기 도전막 위에 금속 실리사이드막을 형성하는 단계를 더 포함할 수도 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 절연막 위에 제1 마스크막 패턴을 형성하는 단계; 상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물을 형성하는 단계; 상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계; 상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계; 상기 제3 절연막 및 상기 수직 구조물 위에 컨트롤 게이트 전극 형성용 제1 도전막을 형성하는 단계; 상기 컨트롤 게이트 전극 형성용 도전막 위에 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 제1 영역상에 상기 수직 구조물 및 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되도록 하는 단계; 상기 제2 마스크막 패턴을 제거하는 단계; 상기 컨트롤 게이트 전극 및 소정의 제1 이온 주입 마스크막을 이용한 이온 주입 공정을 수행하여 상기 반도체 기판의 표면 일정 영역에 불순물 영역을 형성하는 단계; 상기 컨트롤 게이트 전극 및 반도체 기판의 노출 표면을 덮는 절연막 스페이서 및 선택 트랜지스터의 게이트 절연막 형성을 위한 제4 절연막을 형성하는 단계; 상기 제4 절연막 위에 선택 트랜지스터의 게이트 전극 형성용 제2 도전막을 형성하는 단계; 상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정을 수행하여 상기 수직 구조물이 위치한 반대 방향의 상기 컨트롤 게이트 전극 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서상에 측벽 게이트 형태의 게이트 전극을 형성하는 단계; 및 상기 컨트롤 게이트 전극 및 상기 게이트 전극에 의해 노출된 반도체 기판에 불순물 이온을 주입하여 상기 반도체 기판의 표면 일정 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 절연막은 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 그리고 상기 제2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것이 바람직하다.
상기 제1 도전막 위에 금속 실리사이드막을 형성하는 단계를 더 포함할 수도 있다.
상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정은 에치 백 공정을 사용하여 수행하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 절연막 위에 상기 반도체 기판의 제1 영역 및 제2 영역을 덮는 제1 마스크막 패턴을 형성하는 단계; 상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 상기 제1 영역 위에는 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 제1 수직 구조물이 형성되도록 하고, 상기 반도체 기판의 상기 제2 영역 위에는 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 제2 수직 구조물이 형성되도록 하는 단계; 상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계; 상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막과 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계; 상기 제3 절연막, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 위에 컨트롤 게이트 전극 형성과 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 전극 형성을 위한 도전막을 형성하는 단계; 상기 도전막 위에 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여, 상기 제1 수직 구조물과 상기 제2 수직 구조물에 정렬된 컨트롤 게이트 전극을 한정하고, 상기 컨트롤 게이트 전극의 일 측벽과 일정 간격 이격된 상기 반도체 기판 표면에는 제1 게이트 절연막 및 제1 게이트 전극이 한정되도록 하며, 그리고 상기 컨트롤 게이트 전극의 다른 측벽과 일정 간격 이격된 상기반도체 기판 표면에는 제2 게이트 절연막 및 제2 게이트 전극이 한정되도록 하는 단계; 상기 제2 마스크막 패턴을 제거하는 단계; 및 상기 컨트롤 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 얼라인되도록 불순물 이온을 주입하여 상기 반도체 기판 표면 일정 영역에 소스 영역, 제1 불순물 영역, 제2 불순물 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계; 상기 제2 절연막 위에 상기 반도체 기판의 제1 영역 및 제2 영역을 덮는 제1 마스크막 패턴을 형성하는 단계; 상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 상기 제1 영역 위에는 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 제1 수직 구조물이 형성되도록 하고, 상기 반도체 기판의 상기 제2 영역 위에는 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 제2 수직 구조물이 형성되도록 하는 단계; 상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계; 상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계; 상기 제3 절연막, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 위에 컨트롤 게이트 전극 형성을 위한 제1 도전막을 형성하는 단계; 상기 제1 도전막 위에 제2 마스크막 패턴을 형성하는 단계; 상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기반도체 기판의 제1 영역상에 상기 수직 구조물과 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되도록 하는 단계; 상기 제2 마스크막 패턴을 제거하는 단계; 상기 컨트롤 게이트 전극 및 소정의 제1 이온 주입 마스크막을 이용한 이온 주입 공정을 수행하여 상기 컨트롤 게이트 전극의 좌우 양쪽 측벽의 상기 반도체 기판의 표면 일정 영역에 제1 불순물 영역 및 제2 불순물 영역을 각각 형성하는 단계; 상기 컨트롤 게이트 전극 및 반도체 기판의 노출 표면을 덮도록 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 절연막 형성을 위한 제4 절연막을 형성하는 단계; 상기 제4 절연막 위에 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 전극 형성을 위한 제2 도전막을 형성하는 단계; 상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정을 수행하여 상기 컨트롤 게이트 전극의 양 측벽에 제1 및 제2 절연막 스페이서를 각각 형성하고, 상기 제1 및 제2 절연막 스페이서상에 측벽 게이트 형태의 제1 및 제2 게이트 전극을 각각 형성하는 단계; 및 상기 컨트롤 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 의해 노출된 반도체 기판에 불순물 이온을 주입하여 상기 반도체 기판의 표면 일정 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정은 에치 백 공정을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 2는 본 발명의 제1 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 2를 참조하면, 본 발명에 따른 불휘발성 메모리 소자의 하나의 셀은, 실리콘으로 이루어진 반도체 기판(200) 상에 형성된 SONOS 셀(I)과 선택 트랜지스터(II)를 포함한다. 반도체 기판(202)의 상부 일정 영역에는 소스 영역(202) 및 드레인 영역(204)이 상호 일정 간격 이격되도록 배치되며, 소스 영역(202)과 드레인 영역(204) 사이에는 또 하나의 불순물 영역(206)이 배치된다.
소스 영역(202)과 불순물 영역(206) 사이의 반도체 기판(200) 표면 위에는, 터널링층(tunneling layer)(212), 전하 트랩층(charge trapping layer)(214) 및 차폐층(blocking layer)(216)이 순차적으로 적층된 수직 구조물(210)과 게이트 절연막(222)이 상호 인접되게 배치된다. 상기 수직 구조물(210)은 소스 영역(202)에 가깝게 배치된다. 터널링층(212), 차폐층(216) 및 게이트 절연막(222)은 산화막으로 이루어지며, 전하 트랩층(214)은 질화막으로 이루어진다. 차폐층(216) 및 게이트 절연막(222) 위에는 컨트롤 게이트 전극(232)이 형성된다. 컨트롤 게이트 전극(232)은 폴리실리콘막으로 이루어지며, 이 폴리실리콘막 위에는 금속 실리사이드막(240)이 형성된다. 상기 금속 실리사이드막(240)은 메모리 어레이에서의 워드 라인 저항을 감소시키는 효과를 제공한다.
드레인 영역(204) 및 불순물 영역(206) 사이의 반도체 기판(200) 위에는 선택 트랜지스터의 게이트 절연막(224)이 형성되고, 게이트 절연막(224) 위에는 선택트랜지스터의 게이트 전극(234)이 형성된다. 게이트 절연막(224)은 산화막으로 이루어지고, 게이트 전극(234)은 폴리실리콘막으로 이루어진다.
상기 불순물 영역(206)은 SONOS 셀(I)과 선택 트랜지스터(II)에 모두 사용되며, 항상 플로팅(floating) 상태가 유지되도록 한다. 불순물 영역(206)이 항상 플로팅 상태로 유지됨에 따라, 불순물 영역(206)은 소스 영역(202)과 드레인 영역(204) 사이의 전류 전달 매개체로서 작용한다. 보다 상세히 설명하면, 선택 트랜지스터(II)의 게이트 전극(234)에 바이어스가 인가되는지의 여부에 의해 드레인 영역(204)과 불순물 영역(206) 사이에 반전층(inversion layer)이 형성되는지의 여부가 결정된다. 즉 게이트 전극(234)에 양의 바이어스가 인가되면, 드레인 영역(204)과 불순물 영역(206) 사이에는 반전층이 만들어지며, 결과적으로 전류 이동 통로인 채널(channel)이 만들어진다. 반대로 게이트 전극(234)에 바이어스가 인가되지 않으면, 드레인 영역(204)과 불순물 영역(206) 사이에는 반전층이 만들어지지 않으며, 결과적으로 전류 이동 통로인 채널(channel)이 만들어지지 않는다. 따라서 이 경우에는 드레인 영역(204)과 불순물 영역(206) 사이의 전류 이동 통로가 존재하지 않게 된다.
드레인 영역(204)과 불순물 영역(206) 사이에 전류 이동 통로가 존재하지 않는 경우, SONOS 셀(I)의 프로그래밍 동작이 이루어지지 않는다. 즉 불휘발성 메모리 셀을 프로그램하기 위하여, SONOS 셀(I)의 컨트롤 게이트 전극(232) 및 소스 영역(202)에 적절한 바이어스를, 예컨대 컨트롤 게이트 전극(232)에는 대략 7.5V의 전압을, 그리고 소스 영역(202)에는 대략 6.5V의 전압을 인가하더라도, 선택 트랜지스터(II)가 온 상태가 아닌 경우, 즉 드레인 영역(204)과 불순물 영역(206) 사이에 전류 이동 통로인 채널이 형성되지 않은 경우, 불순물 영역(206)으로의 캐리어(carrier) 공급이 이루어지지 않으므로 프로그램 동작이 이루어지지 않게 된다. 이와 반대로, 선택 트랜지스터(II)가 온 상태인 경우, 즉 드레인 영역(204)과 불순물 영역(206) 사이에 전류 이동 통로인 채널이 형성되어 있는 경우, 드레인 영역(204)으로부터 불순물 영역(206)으로의 캐리어(carrier) 공급이 지속적으로 이루어지게 된다. 그리고 불순물 영역(206)으로 공급된 캐리어, 즉 전자들은 불순물 영역(204)과 소스 영역(202) 사이의 수평적이고 수직적인 전계에 의해 소스 영역(202)을 향해 이동하면서, 일부 전자들은 열적 상태가 되어 전하 트랩층(214)에 트랩됨으로써, 프로그램 동작이 이루어지게 된다.
이와 같이 SONOS 셀(I)의 프로그램 동작이 수행되는지의 여부는 선택 트랜지스터(II)의 상태에 따라 결정되며, 따라서 선택 트랜지스터(II)의 선택에 의해 비트 단위가 아닌 바이트 단위의 SONOS 셀(I)을 프로그램할 수 있다. 이를 위해서는 바이트 내의 셀의 소스 영역(202)과 선택 트랜지스터(II)의 게이트 전극(234)이 서로 공통되어 있어야 하지만, 경우에 따라서 다른 연결 방법을 사용할 수도 있다.
한편 선택 트랜지스터(II)가 온 상태가 되고, SONOS 셀(I)의 컨트롤 게이트(232) 및 소스 영역(202)에 적절한 바이어스가 인가됨으로써, 프로그램 동작이 이루어지는 경우, 불순물 영역(206)과 소스 영역(204) 사이의 전류량은, 드레인 영역(204)과 불순물 영역(206) 사이의 전류량에 영향을 받는다. 그런데 드레인 영역(204)과 불순물 영역(206) 사이의 전류량은 선택 트랜지스터(II)의 게이트전극(234)에 인가되는 바이어스 크기에 따라 변화된다. 따라서 본 발명에 따른 불휘발성 메모리 소자의 경우, 선택 트랜지스터(II)의 게이트 전극(234)에 인가되는 바이어스 크기를 조절함으로써, 프로그램시에 소모되는 전류량을 감소시킬 수 있으며, 이에 따라 프로그램시에 소모되는 전력량을 감소시킬 수 있다.
상기 불휘발성 메모리 소자를 소거(erase)하기 위해서는, HHE(Hot Hole Erase) 방법을 사용하지만, 반드시 이에 한정되는 것은 아니다. 불휘발성 메모리 소자를 소거하기 위하여 상기 HHE 방법을 사용할 경우, 컨트롤 게이트 전극(232)에 음의 바이어스, 예컨대 -7.5V를 인가하고, 소스 영역(202)에 양의 바이어스, 예컨대 대략 6.5V를 인가하여, 소스 영역(202) 부근에 브레이크다운 현상이 발생되도록 한다. 브레이크다운 현상이 발생하면, 소스 영역(202) 부근에는 다수의 캐리어들이 발생하게 되며, 이 캐리어들 중에서 일부 홀(hole)들은 수직 전계에 의해 전하 트랩층(214)으로 트랩된다. 전하 트랩층(214)으로 트랩된 홀들은 이미 전하 트랩층(214) 내에 트랩되어 있던 전자들과 재결합함으로써, 문턱 전압이 감소되도록 한다. 이 과정에서 선택 트랜지스터(II)는 오프(off) 상태를 유지한다.
도 3은 본 발명의 제2 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
본 실시예에 따른 불휘발성 메모리 소자는, 앞서 설명한 제1 실시예에 따른 불휘발성 메모리 소자와 마찬가지로, SONOS 셀(I) 구조와 선택 트랜지스터(II) 구조를 포함하여 구성된다. 그리고 SONOS 셀(I) 구조와 선택 트랜지스터(II) 구조는 플로팅 상태의 불순물 영역(206)을 공유한다. 전체적인 구조는 도 2의 불휘발성메모리 소자와 동일하므로, 중복된 설명을 피하기 위하여, 동일한 참조 부호에 대한 설명은 생략하기로 하고 차이점에 대해서만 설명하기로 한다. 프로그램 동작 및 소거 동작 또한 동일하므로 설명을 생략하기로 한다.
도 3을 참조하면, 선택 트랜지스터(II)의 게이트 전극(234')은, 게이트 절연막(224') 상부 및 절연막 스페이서(270) 측벽상에서 측벽 스페이서 구조로 이루어져 있다. 이와 더불어서 게이트 전극(234')의 폭(w)이, 제1 실시예에 따른 불휘발성 메모리 소자에 포함된 선택 트랜지스터의 게이트 전극(도 2의 234) 폭보다 작아졌다는 것을 알 수 있으며, 이에 따라 소자의 집적도가 향상된다는 것을 알 수 있다. 이는 제1 실시예에 따른 불휘발성 메모리 소자의 선택 트랜지스터의 게이트 전극(도 2의 234)을 형성하기 위해서는 필연적으로 포토리소그라피 공정을 사용하여야 하므로, 게이트 전극의 폭 또한 포토리소그라피 공정의 한계에 영향을 받는다. 그러나 본 실시예에 따른 불휘발성 메모리 소자의 경우, 선택 트랜지스터(II)의 게이트 전극(234')을 형성하기 위해서 포토리소그리피 공정을 사용할 필요가 없다. 대신에 게이트 전극용 물질막으로 적층된 폴리실리콘막에 대한 전면 식각 공정에 의해 만들어지므로, 포토리소그리피 공정의 한계에 영향을 받지 않는다.
도 4는 본 발명의 제3 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 4를 참조하면, 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자는, SONOS 셀(I) 구조와 두 개의 선택 트랜지스터, 즉 제1 선택 트랜지스터(II) 구조 및 제2 선택 트랜지스터(III) 구조를 포함한다. 상기 SONOS 셀(I) 구조는 양 측면가장자리에 배치됨으로써 상호 이격된 제1 수직 구조물(410) 및 제2 수직 구조물(420)을 포함한다. 각 수직 구조물(410, 420)은 각각 ONO 구조로 이루어져 있다. 상기 SONOS 셀(I) 구조와, 제1 및 제2 선택 트랜지스터(II, III) 구조들은 모두 실리콘으로 이루어진 반도체 기판(400) 상에 형성된다. 반도체 기판(400)의 상부 일정 영역에는 소스 영역(402) 및 드레인 영역(404)이 상호 이격되도록 형성되어 있다. 소스 영역(402) 및 드레인 영역(404) 사이에는 두 개의 불순물 영역들, 즉 제1 불순물 영역(406)과 제2 불순물 영역(408)이 형성된다. 제1 불순물 영역(406)은 SONOS 셀(I)과 제1 선택 트랜지스터(II)의 공통 영역에 배치되며, 제2 불순물 영역(408)은 SONOS 셀(I)과 제2 선택 트랜지스터(III)의 공통 영역에 배치된다. 제1 불순물 영역(406)과 제2 불순물 영역(408)은 항상 플로팅 상태를 유지한다.
상기 SONOS 셀(I)은 제1 불순물 영역(406) 및 제2 불순물 영역(408) 사이의 반도체 기판(400) 위에서 나란하게 배치된 제1 수직 구조물(410), 게이트 절연막(432) 및 제2 수직 구조물(420)을 포함한다. 제1 수직 구조물(410)은, 제1 터널링층(412), 제1 전하 트랩층(414) 및 제1 차폐층(416)이 순차적으로 적층된 구조를 갖는다. 마찬가지로, 제2 수직 구조물(420)도, 또한 제2 터널링층(422), 제2 전하 트랩층(424) 및 제2 차폐층(426)이 순차적으로 적층된 구조를 갖는다. 제1 수직 구조물(410)은 제1 불순물 영역(406)과 인접되게 배치되며, 제2 수직 구조물(420)은 제2 불순물 영역(408)과 인접되게 배치된다. 게이트 절연막(432)은 제1 수직 구조물(410)과 제2 수직 구조물(420)의 두께보다 작은 두께를 갖는다.제1 수직 구조물(410), 제2 수직 구조물(420) 및 게이트 절연막(432) 위에는 컨트롤 게이트 전극(442)이 형성되며, 컨트롤 게이트 전극(442) 위에는 금속 실리사이드막(450)이 형성된다.
상기 제1 선택 트랜지스터(II)는, 소스 영역(402)과 제1 불순물 영역(406) 사이의 반도체 기판(400) 표면 위에 형성된 제1 게이트 절연막(434) 및 제1 게이트 절연막(434) 위에 형성된 제1 게이트 전극(444)을 포함하여 구성된다. 마찬가지로, 상기 제2 선택 트랜지스터(III)는, 드레인 영역(404)과 제2 불순물 영역(408) 사이의 반도체 기판(400) 표면 위에 형성된 제2 게이트 절연막(436) 및 제2 게이트 절연막(436) 위에 형성된 제2 게이트 전극(446)을 포함하여 구성된다.
이와 같이, 상기 불휘발성 메모리 소자는, 하나의 셀에 두 개의 데이터 비트를 저장할 수 있는데, 그 이유는 전자들 또는 홀들이 제1 전하 트랩층(414) 및 제2 전하 트랩층(424)의 각 분리된 곳에 트랩될 수 있기 때문이다. 여기서 제1 전하 트랩층(414)을 포함하는 비트를 좌측 비트라 하고, 제2 전하 트랩층(424)을 포함하는 비트를 우측 비트라 한다. 상기 불휘발성 메모리 소자를 프로그램하고 판독하는 것은, 각 비트를 프로그램하고 판독하는 것이 상호 독립적으로 이루어진다는 점을 제외하고는, 앞서 설명한 제1 실시예에 따른 불휘발성 메모리 소자와 동일하다. 상기 불휘발성 메모리 소자를 소거하는 것은, 앞서 설명한 제1 실시예에 따른 불휘발성 메모리 소자와 다소 상이한데, 본 실시예에 따른 불휘발성 메모리 소자의 경우 F-N 터널링(Flower-Nordheim tunneling)을 사용하여 소거 동작을 수행한다.
상기 불휘발성 메모리 셀의 좌측 비트를 프로그램하기 위해서는, 컨트롤 게이트 전극(442) 및 소스 영역(402)에 각각 7.5V 및 6,5V의 바이어스 전압을 인가한다. 상기 바이어스 전압의 크기는 예시적인 것으로서 다른 바이어스 전압값이 인가될 수도 있다는 것은 당연하다. 드레인 영역(404)은 접지된다. 물론 제2 선택 트랜지스터(III)가 온 상태가 되어야 하므로, 제2 선택 트랜지스터(III)의 제2 게이트 전극(446)에도 일정 크기의 바이어스 전압이 인가된다. 이와 같은 조건에서, 제2 불순물 영역(408)과 드레인 영역(404) 사이에 채널이 형성되며, 제1 불순물 영역(406)과 제2 불순물 영역(408) 사이에는 수직적이고 수평적인 전계가 만들어진다. 이 전계에 의해 제2 불순물 영역(408)으로부터 제1 불순물 영역(406)을 향해 이동하는 전자들이 가속화되고, 이 과정에서 일부 전자들은 열적 상태가 되어 제1 전하 트랩층(414) 내로 트랩된다. 이와 같이, 좌측 비트에 대한 프로그램은 오른쪽에서 왼쪽 방향(이하 제1 방향)으로 이루어진다.
마찬가지로, 상기 불휘발성 메모리 셀의 우측 비트를 프로그램하기 위해서는, 컨트롤 게이트 전극(442) 및 드레인 영역(404)에 각각 7.5V 및 6,5V의 바이어스 전압을 인가한다. 역시 이 경우에도 상기 바이어스 전압의 크기는 예시적인 것으로서 다른 바이어스 전압값이 인가될 수 있다. 소스 영역(402)은 접지된다. 제1 선택 트랜지스터(II)는 온 상태가 되어야 한다. 따라서 제1 선택 트랜지스터(II)의 제1 게이트 전극(444)에도 일정 크기의 바이어스 전압이 인가된다. 이와 같은 조건에서, 소스 영역(402)과 제1 불순물 영역(406) 사이에 채널이 형성되며, 제1 불순물 영역(406)과 제2 불순물 영역(408) 사이에는 수직적이고 수평적인 전계가 만들어진다. 이 전계에 의해 제1 불순물 영역(406)으로부터 제2 불순물 영역(408)을 향해 이동하는 전자들이 가속화되고, 이 과정에서 일부 전자들은 열적 상태가 되어 제2 전하 트랩층(424) 내로 트랩된다. 이와 같이, 우측 비트에 대한 프로그램은 왼쪽에서 오른쪽 방향(이하 제2 방향)으로 이루어진다.
상기 불휘발성 메모리 셀을 좌측 비트를 판독하기 위해서는, 컨트롤 게이트 전극(442) 및 드레인 영역(404)에 각각 일정 크기의 바이어스 전압을 인가한다. 이때 바이어스 전압의 크기는 프로그램시에 인가되었던 바이어스 크기보다 작아야 한다. 소스 영역(402)은 접지된다. 제1 선택 트랜지스터(II)는 온 상태가 되어야 한다. 따라서, 제1 선택 트랜지스터(II)의 제1 게이트 전극(444)에도 일정 크기의 바이어스 전압이 인가된다. 따라서 좌측 비트에 대한 판독은 제2 방향으로 이루어진다.
마찬가지로 상기 불휘발성 메모리 셀을 우측 비트를 판독하기 위해서는, 컨트롤 게이트 전극(442) 및 소스 영역(402)에 각각 일정 크기의 바이어스 전압을 인가한다. 이때 바이어스 전압의 크기는 프로그램시에 인가되었던 바이어스 크기보다 작아야 한다. 드레인 영역(404)은 접지된다. 제2 선택 트랜지스터(III)는 온 상태가 되어야 한다. 따라서, 제2 선택 트랜지스터(III)의 제2 게이트 전극(446)에도 일정 크기의 바이어스 전압이 인가된다. 따라서 우측 비트에 대한 판독은 제1 방향으로 이루어진다.
도 5는 본 발명의 제4 실시예에 따른 선택 트랜지스터 구조와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자를 나타내 보인 단면도이다.
본 실시예에 따른 불휘발성 메모리 소자는, 앞서 설명한 제3 실시예에 따른불휘발성 메모리 소자와 마찬가지로, SONOS 셀(I) 구조와 제1 및 제2 선택 트랜지스터(II, III) 구조를 포함하여 구성된다. 전체적인 구조는 제3 실시예에 따른 불휘발성 메모리 소자와 동일하므로, 중복된 설명을 피하기 위하여, 동일한 참조 부호에 대한 설명은 생략하기로 하고 차이점에 대해서만 설명하기로 한다. 프로그램 동작, 판독 동작 및 소거 동작 또한 동일하므로 설명을 생략하기로 한다.
도 5를 참조하면, 제1 선택 트랜지스터(II)의 제1 게이트 전극(444')은, 제1 게이트 절연막(434') 상부 및 제1 절연막 스페이서(462) 측벽상에서 측벽 스페이서 구조로 이루어져 있다. 이와 더불어서 제1 게이트 전극(444')의 폭(w1)이, 제3 실시예에 따른 불휘발성 메모리 소자에 포함된 제1 선택 트랜지스터의 제1 게이트 전극(도 4의 444) 폭보다 작아졌다는 것을 알 수 있으며, 이에 따라 소자의 집적도가 향상된다는 것을 알 수 있다. 이는 제3 실시예에 따른 불휘발성 메모리 소자의 제1 선택 트랜지스터의 제1 게이트 전극(도 4의 444)을 형성하기 위해서는 필연적으로 포토리소그라피 공정을 사용하여야 하므로, 제1 게이트 전극의 폭 또한 포토리소그라피 공정의 한계에 영향을 받는다. 그러나 본 실시예에 따른 불휘발성 메모리 소자의 경우, 제1 선택 트랜지스터(II)의 제1 게이트 전극(444')을 형성하기 위해서 포토리소그리피 공정을 사용할 필요가 없다. 대신에 게이트 전극용 물질막으로 적층된 폴리실리콘막에 대한 전면 식각 공정에 의해 만들어지므로, 포토리소그리피 공정의 한계에 영향을 받지 않는다.
마찬가지로 제2 선택 트랜지스터(III)의 제2 게이트 전극(446')도, 제2 게이트 절연막(436') 상부 및 제2 절연막 스페이서(464) 측벽상에서 측벽 스페이서 구조로 이루어져 있다. 이와 더불어서 제2 게이트 전극(446')의 폭(w2)이, 제3 실시예에 따른 불휘발성 메모리 소자에 포함된 제2 선택 트랜지스터의 제2 게이트 전극(도 4의 446) 폭보다 작아졌다는 것을 알 수 있으며, 이에 따라 소자의 집적도가 향상된다는 것을 알 수 있다. 이는 제3 실시예에 따른 불휘발성 메모리 소자의 제2 선택 트랜지스터의 제2 게이트 전극(도 4의 446)을 형성하기 위해서는 필연적으로 포토리소그라피 공정을 사용하여야 하므로, 제2 게이트 전극의 폭 또한 포토리소그라피 공정의 한계에 영향을 받는다. 그러나 본 실시예에 따른 불휘발성 메모리 소자의 경우, 제2 선택 트랜지스터(III)의 제2 게이트 전극(446')을 형성하기 위해서 포토리소그리피 공정을 사용할 필요가 없다. 대신에 게이트 전극용 물질막으로 적층된 폴리실리콘막에 대한 전면 식각 공정에 의해 만들어지므로, 포토리소그리피 공정의 한계에 영향을 받지 않는다.
도 6a 내지 도 6d는 본 발명의 제1 실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 6a를 참조하면, 실리콘으로 이루어진 반도체 기판(200) 표면 위에 ONO막(210')을 형성한다. ONO막(210')은, 반도체 기판(200) 표면 위에서, 실리콘 산화막으로 이루어지는 터널링층(211)과, 질화막으로 이루어지는 전하 트랩층(213)과, 그리고 실리콘 산화막으로 이루어지는 차폐층(215)이 순차적으로 적층된 수직 구조물이다. 일 실시예에서, 터널링층(211)은 반도체 기판(200)을 열 산화(thermal oxidation)시킴으로써 형성할 수 있다. 경우에 따라서 상기 열 산화는, 나이트로전(Nitrogen)을 포함한 분위기, 예컨대 N2O 가스 또는 NO 가스 분위기에서 수행될 수 있는데, 이 경우 터널링층(211)이 옥시나이트라이드(oxynitride)막으로 이루어진다. 전하 트랩층(213) 및 차폐층(215)은 저압 화학 기상 증착(LP-CVD; Low- Pressure Chemical Vapor Deposition)법을 사용하여 형성한다. 경우에 따라서 상기 전하 트랩층(213)은 터널링층(211)에 대한 질화(nitridation) 공정을 수행함으로써 형성할 수도 있다. 상기 ONO막(210')을 형성한 후에는, 차폐층(215) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(600)을 형성한다. 이 포토레지스트막 패턴(600)은, 차폐층(215)의 일부 표면만을 덮고, 차폐층(215)의 나머지 표면을 노출시킨다.
다음에 도 6b를 참조하면, 상기 포토레지스트막 패턴(600)을 식각 마스크로 한 식각 공정을 수행하여, 실리콘 산화막 패턴으로 이루어진 터널링층(212), 질화막 패턴으로 이루어진 전하 트랩층(214), 및 산화막 패턴으로 이루어진 차폐층(216)이 순차적으로 적층된 수직 구조물(210)을 형성한다. 이때 상기 수직 구조물(210)이 위치하지 않은 반도체 기판(200) 표면은 노출된다. 다음에 상기 포토레지스트막 패턴(600)을 스트립한 후에, 반도체 기판(200)의 노출 표면을 열 산화시킴으로써 실리콘 산화막(220')을 형성한다. 이 실리콘 산화막(220')은 SONOS 셀의 게이트 절연막과 선택 트랜지스터의 게이트 절연막으로서 작용한다. 한편 상기 실리콘 산화막(220') 형성을 위한 열 산화 공정 전에 문턱 전압 조절을 위한 불순물 이온 주입 공정을 수행할 수 있다.
다음에 도 6c를 참조하면, 실리콘 산화막(220') 및 차폐층(216) 상부 표면 위에 게이트 전극용 도전막으로서의 폴리실리콘막(230)을 형성한다. 이 폴리실리콘막(230)은 CVD 법을 사용함으로써 형성할 수 있다. 일 실시예에서, 폴리실리콘막(230) 형성을 위한 CVD 공정시에, 소스 가스의 대략 10% 체적만큼 포스핀(phosphine) 가스를 혼합함으로써, n형 불순물인 포스포러스(Phosphorus)로 도핑되도록 하여 도핑되지 않은 폴리실리콘막보다 더 높은 도전성을 갖도록 한다. 다음에 게이트 라인의 전류 저항을 감소시키기 위하여 폴리실리콘막(230) 상부에 금속 실리사이드막(240)을 형성한다. 이 금속 실리사이드막(240)으로는 텅스텐 실리사이드(WSi)막, 코발트 실리사이드(CoSi)막 또는 티타늄 실리사이드(TiSi)막을 사용할 수 있다.
다음에 도 6d를 참조하면, 금속 실리사이드막(240) 위에 포토레지스트막 패턴(610)을 형성한다. 이 포토레지스트막 패턴(610)을 형성하기 위해서는, 먼저 금속 실리사이드막(240) 위에 포토레지스트막을 형성하고, 이어서 통상의 포토리소그리피 공정에 따른 노광 및 현상을 수행한다. 이 결과 형성된 포토레지스트막 패턴(610)은 제1 개구부(621), 제2 개구부(622) 및 제3 개구부(623)를 갖는다. 제1 개구부(621)는 반도체 기판(200)의 소스 영역이 만들어질 부분을 노출시키기 위한 것이고, 제2 개구부(622)는 반도체 기판(200)의 불순물 영역이 만들어질 부분을 노출시키기 위한 것이며, 그리고 제3 개구부(623)는 반도체 기판(200)의 드레인 영역이 만들어질 부분을 노출시키기 위한 것이다. 다음에 상기 포토레지스트막 패턴(610)을 식각 마스크로 한 식각 공정을 수행하여 제1 개구부(621), 제2개구부(622) 및 제3 개구부(623)에 대응하는 반도체 기판(200)의 표면들이 노출되도록 한다. 이 과정에서 컨트롤 게이트 전극(232) 및 선택 트랜지스터의 게이트 전극(234)이 상호 분리되면서 형성되며, 마찬가지로 컨트롤 게이트 전극(232) 하부의 게이트 절연막(222)과 선택 트랜지스터의 게이트 전극(234) 하부의 게이트 절연막(224)이 상호 분리된다.
다음에 상기 포토레지스트막 패턴(610)을 제거하고, 통상의 이온 주입 공정을 수행하여, 도 2에 도시된 바와 같이, 반도체 기판(200) 표면 부분에 소스 영역(202), 드레인 영역(204) 및 불순물 영역(206)을 형성한다. 도면에 나타내지는 않았지만, 이후에 드레인 영역(204)과 연결되는 금속 배선을 형성하는 공정을 수행할 수 있다.
도 7a 내지 도 7c는 본 발명의 제2 실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 7a를 참조하면, 도 6a 내지 도 6c를 참조하여 설명한 공정을 동일하게 수행한다. 다음에 마찬가지로 금속 실리사이드막(240) 위에 포토레지스트막 패턴(700)을 형성한다. 이때 포토레지스트막 패턴(700)은, 도 6d에 나타낸 바와는 다르게, 제1 개구부(701) 및 제2 개구부(702)를 갖는다. 제1 개구부(701)는 반도체 기판(200)의 소스 영역이 만들어질 부분을 노출시키기 위한 것이고, 제2 개구부(702)는 반도체 기판(200)의 불순물 영역, 선택 트랜지스터 및 드레인 영역이 만들어질 부분을 노출시키기 위한 것이다. 다음에 이 포토레지스트막 패턴(700)을 식각 마스크로 한 식각 공정을 수행하여, 반도체 기판(200)의 일부 표면들을 노출시킨다. 이와 함께 컨트롤 게이트 전극(232)과 그 하부의 게이트 절연막(222)도 한정된다. 상기 식각 공정이 종료되면 포토레지스트막 패턴(700)을 스트립한다.
다음에 도 7b를 참조하면, 상기 컨트롤 게이트 전극(232) 및 소정의 이온 주입 마스크(미도시)를 사용한 이온 주입 공정을 수행하여, 반도체 기판(200) 표면 영역에 소스 영역(202) 및 불순물 영역(206)을 각각 형성한다. 상기 이온 주입 공정이 종료되면 이온 주입 마스크를 제거한다. 그리고 전면에 절연막(270')을 형성하고, 다시 절연막(270') 위에 선택 트랜지스터의 게이트 전극 형성용 도전막으로서의 폴리실리콘막(234")을 형성한다.
다음에 도 7c를 참조하면, 등방성 식각 공정을 수행하여 금속 실리사이드막(240) 표면이 노출될 때까지 폴리실리콘막(도 7b의 234") 및 절연막(도 7b의 270')의 일부를 제거한다. 그러면 선택 트랜지스터의 게이트 절연막(224')과 절연막 스페이서(270)가 만들어지고, 게이트 절연막(224')과 절연막 스페이서(270) 위에 선택 트랜지스터의 측벽 게이트 전극(234')이 만들어진다. 상기 선택 트랜지스터의 측벽 게이트 전극(234')은 폴리실리콘막(도 7b의 234")의 적층과 등방성 식각 공정만을 통해서 형성되므로, 좁은 폭의 측벽 게이트 전극(234')을 형성할 수 있다.
다음에 도 3에 도시된 바와 같이, 소정의 이온 주입 마스크막 패턴(미도시)을 이용한 이온 주입 공정을 수행하여 반도체 기판(200)의 표면 일부 영역에 드레인 영역(204)을 형성한 후에, 상기 이온 주입 마스크막 패턴을 제거한다. 그리고도면에 나타내지는 않았지만, 이후에 드레인 영역(204)과 연결되는 금속 배선을 형성하기 위한 공정을 수행할 수 있다.
도 8a 내지 도 8d는 본 발명의 제3 실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8a를 참조하면, 실리콘으로 이루어진 반도체 기판(400) 표면 위에 ONO막(410')을 형성한다. ONO막(410')은, 반도체 기판(400) 표면 위에서, 실리콘 산화막으로 이루어지는 터널링층(411)과, 질화막으로 이루어지는 전하 트랩층(413)과, 그리고 실리콘 산화막으로 이루어지는 차폐층(415)이 순차적으로 적층된 수직 구조물이다. 일 실시예에서, 터널링층(411)은 반도체 기판(400)을 열 산화시킴으로써 형성할 수 있다. 경우에 따라서 상기 열 산화는, 나이트로전을 포함한 분위기, 예컨대 N2O 가스 또는 NO 가스 분위기에서 수행될 수 있는데, 이 경우 터널링층(411)이 옥시나이트라이드막으로 이루어진다. 전하 트랩층(413) 및 차폐층(415)은 LP-CVD법을 사용하여 형성한다. 경우에 따라서 상기 전하 트랩층(413)은 터널링층(411)에 대한 질화 공정을 수행함으로써 형성할 수도 있다. 상기 ONO막(410')을 형성한 후에는, 차폐층(415) 위에 마스크막 패턴, 예컨대 포토레지스트막 패턴(800)을 형성한다. 이 포토레지스트막 패턴(800)은, 상호 일정 간격 이격되도록 배치되며, 각각 차폐층(415)의 일부 표면만을 덮고, 차폐층(415)의 나머지 표면을 노출시킨다.
다음에 도 8b를 참조하면, 상기 포토레지스트막 패턴(800)을 식각 마스크로한 식각 공정을 수행하여, 반도체 기판(400) 위에서 상호 일정 간격 이격되도록 배치된 제1 수직 구조물(410) 및 제2 수직 구조물(420)을 형성한다. 제1 수직 구조물(410)은, 실리콘 산화막 패턴으로 이루어진 제1 터널링층(412), 질화막 패턴으로 이루어진 제1 전하 트랩층(414), 및 산화막 패턴으로 이루어진 제1 차폐층(416)이 순차적으로 적층된 구조다. 제2 수직 구조물(420)도, 마찬가지로, 실리콘 산화막 패턴으로 이루어진 제2 터널링층(422), 질화막 패턴으로 이루어진 제2 전하 트랩층(424), 및 산화막 패턴으로 이루어진 제2 차폐층(426)이 순차적으로 적층된 구조다. 이때 상기 제1 및 제2 수직 구조물(410, 420)들이 위치하지 않은 반도체 기판(400) 표면은 노출된다. 다음에 상기 포토레지스트막 패턴(800)을 스트립한 후에, 반도체 기판(400)의 노출 표면을 열 산화시킴으로써 실리콘 산화막(430')을 형성한다. 상기 열 산화 공정에 의해 제1 수직 구조물(410)과 제2 수직 구조물(420) 사이의 반도체 기판(400) 표면 위에는 컨트롤 게이트 절연막(432)이 형성된다. 그리고 상기 실리콘 산화막(430')은 두 개의 선택 트랜지스터들의 각각의 게이트 절연막으로서 작용한다. 한편 상기 실리콘 산화막(430') 형성을 위한 열 산화 공정 전에 문턱 전압 조절을 위한 불순물 이온 주입 공정을 수행할 수 있다.
다음에 도 8c를 참조하면, 컨트롤 게이트 절연막(432), 실리콘 산화막(430'), 제1 차폐층(416) 및 제2 차폐층(426) 상부 표면 위에 게이트 전극용 도전막으로서의 폴리실리콘막(440)을 형성한다. 이 폴리실리콘막(440)은 CVD 법을 사용함으로써 형성할 수 있다. 일 실시예에서, 폴리실리콘막(440) 형성을 위한CVD 공정시에, 소스 가스의 대략 10% 체적만큼 포스핀(phosphine) 가스를 혼합함으로써, n형 불순물인 포스포러스(Phosphorus)로 도핑되도록 하여 도핑되지 않은 폴리실리콘막보다 더 높은 도전성을 갖도록 한다. 다음에 게이트 라인의 전류 저항을 감소시키기 위하여 폴리실리콘막(440) 상부에 금속 실리사이드막(450)을 형성한다. 이 금속 실리사이드막(450)으로는 텅스텐 실리사이드(WSi)막, 코발트 실리사이드(CoSi)막 또는 티타늄 실리사이드(TiSi)막을 사용할 수 있다.
다음에 도 8d를 참조하면, 금속 실리사이드막(450) 위에 포토레지스트막 패턴(810)을 형성한다. 이 포토레지스트막 패턴(810)을 형성하기 위해서는, 먼저 금속 실리사이드막(450) 위에 포토레지스트막을 형성하고, 이어서 통상의 포토리소그리피 공정에 따른 노광 및 현상을 수행한다. 이 결과 형성된 포토레지스트막 패턴(810)은 제1 개구부(821), 제2 개구부(822), 제3 개구부(823) 및 제4 개구부(824)를 갖는다. 제1 개구부(821)는 반도체 기판(400)의 소스 영역이 만들어질 부분을 노출시키기 위한 것이고, 제2 개구부(822)는 반도체 기판(400)의 제1 불순물 영역이 만들어질 부분을 노출시키기 위한 것이고, 제3 개구부(823)는 반도체 기판(400)의 제2 불순물 영역이 만들어질 부분을 노출시키기 위한 것이며, 그리고 제4 개구부(824)는 반도체 기판(400)의 드레인 영역이 만들어질 부분을 노출시키기 위한 것이다. 다음에 상기 포토레지스트막 패턴(810)을 식각 마스크로 한 식각 공정을 수행하여 제1 개구부(821), 제2 개구부(822), 제3 개구부(823) 및 제4 개구부(824)에 대응하는 반도체 기판(400)의 표면들이 노출되도록 한다. 이 과정에서 컨트롤 게이트 전극(442), 제1 선택 트랜지스터의 제1 게이트 전극(444) 및제2 선택 트랜지스터의 제2 게이트 전극(446)이 상호 분리되면서 형성되며, 마찬가지로 제1 선택 트랜지스터의 제1 게이트 전극(444) 하부의 제1 게이트 절연막(434)과 제2 선택 트랜지스터의 제2 게이트 전극(446) 하부의 제2 게이트 절연막(436)이 제1 수직 구조물(410)과 제2 수직 구조물(420)의 측벽으로부터 분리된다.
다음에 상기 포토레지스트막 패턴(810)을 제거하고, 통상의 이온 주입 공정을 수행하여, 도 4에 도시된 바와 같이, 반도체 기판(400) 표면 부분에 소스 영역(402), 드레인 영역(404), 제1 불순물 영역(406) 및 제2 불순물 영역(408)을 형성한다. 도면에 나타내지는 않았지만, 이후에 소스 영역(402) 및 드레인 영역(244)과 연결되는 금속 배선을 형성하는 공정을 수행할 수 있다.
도 9a 내지 도 9c는 본 발명의 제4 실시예에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 9a를 참조하면, 도 8a 내지 도 8c를 참조하여 설명한 공정들을 동일하게 수행한다. 다음에 금속 실리사이드막(450) 위에 포토레지스트막 패턴(900)을 형성한다. 이때 포토레지스트막 패턴(900)은, 도 8d에 나타낸 바와는 다르게, 제1 개구부(901) 및 제2 개구부(902)를 갖는다. 제1 개구부(901)는 제1 선택 트랜지스터 및 소스 영역이 만들어질 부분을 노출시키기 위한 것이고, 제2 개구부(902)는 제2 선택 트랜지스터 및 드레인 영역이 만들어질 부분을 노출시키기 위한 것이다. 다음에 이 포토레지스트막 패턴(900)을 식각 마스크로 한 식각 공정을 수행하여, 반도체 기판(400)의 일부 표면들을 노출시킨다. 이와 함께 컨트롤 게이트 전극(440)과 그 하부의 게이트 절연막(432)도 한정된다. 상기 식각 공정이 종료되면 포토레지스트막 패턴(900)을 스트립한다.
다음에 도 9b를 참조하면, 상기 컨트롤 게이트 전극(440) 및 소정의 이온 주입 마스크(미도시)를 사용한 이온 주입 공정을 수행하여, 반도체 기판(400) 표면 영역에 제1 불순물 영역(406) 및 제2 불순물 영역(208)을 각각 형성한다. 상기 이온 주입 공정이 종료되면 이온 주입 마스크를 제거한다. 그리고 전면에 절연막(430")을 형성하고, 다시 절연막(430") 위에 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 전극 형성용 도전막으로서의 폴리실리콘막(440")을 형성한다.
다음에 도 9c를 참조하면, 등방성 식각 공정을 수행하여 금속 실리사이드막(450) 표면이 노출될 때까지 폴리실리콘막(도 9b의 440") 및 절연막(도 9b의 430")의 일부를 제거한다. 그러면 제1 선택 트랜지스터의 제1 게이트 절연막(434')과 제1 절연막 스페이서(462)가 만들어지고, 제1 게이트 절연막(434')과 제1 절연막 스페이서(462) 위에는 제1 선택 트랜지스터의 제1 측벽 게이트 전극(444')이 만들어진다. 마찬가지로 제2 선택 트랜지스터의 제2 게이트 절연막(436')과 제2 절연막 스페이서(464)도 만들어지고, 제2 게이트 절연막(436')과 제2 절연막 스페이서(464) 위에는 제2 선택 트랜지스터의 제2 측벽 게이트 전극(446')이 역시 만들어진다. 상기 제1 및 제2 선택 트랜지스터의 제1 및 제2 측벽 게이트 전극(444', 446')은 폴리실리콘막(도 9b의 440")의 적층과 등방성 식각 공정만을 통해서 형성되므로, 좁은 폭의 제1 및 제2 측벽 게이트 전극(444', 446')을 형성할 수 있다.
다음에 도 5에 도시된 바와 같이, 소정의 이온 주입 마스크막 패턴(미도시)을 이용한 이온 주입 공정을 수행하여 반도체 기판(400)의 표면 일부 영역에 소스 영역(402) 및 드레인 영역(404)을 형성한 후에, 상기 이온 주입 마스크막 패턴을 제거한다. 그리고 도면에 나타내지는 않았지만, 이후에 소스 영역(402) 및 드레인 영역(404)과 각각 연결되는 금속 배선을 형성하기 위한 공정을 수행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다. 예컨대 소스 영역과 드레인 영역은 그 위치가 서로 바뀔 수도 있다.
이상의 설명에서와 같이, 본 발명에 다른 선택 트랜지스터와 SONOS 셀 구조를 갖는 불휘발성 메모리 소자 및 그 제조 방법에 따르면, 선택 트랜지스터에 의해 SONOS 셀에서의 프로그램 동작을 제어할 수 있으므로, 적절한 회로 연결 수단을 통하여 바이트 단위의 프로그램 동작을 수행할 수 있다는 이점을 제공한다. 더욱이 선택 트랜지스터의 게이트 전극에 인가되는 바이어스 크기를 조절하여 프로그램시에 사용되는 전류량을 감소시킬 수 있으므로 프로그램시의 전력 소모량을 감소시킬 수 있으며, 이에 따라 엠베디드 소자(embedded device) 등에 대한 적용 범위를 넓힐 수 있다는 이점도 또한 제공한다.
Claims (25)
- 반도체 기판;상기 반도체 기판의 상부 일정 영역에서 상호 이격되도록 형성된 소스 영역 및 드레인 영역;상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판의 상부 일정 영역에 형성된 플로팅 상태의 불순물 영역;상기 소스 영역과 상기 불순물 영역 사이의 상기 반도체 기판 위의 선택된 제1 영역에 배치되며, 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 구조를 갖는 수직 구조물;상기 소스 영역과 상기 불순물 영역 사이에서 상기 수직 구조물과 인접되게 배치된 컨트롤 게이트 절연막;상기 수직 구조물 및 상기 컨트롤 게이트 절연막 위에 형성된 컨트롤 게이트 전극;상기 불순물 영역 및 상기 드레인 영역 사이의 상기 반도체 기판 표면 위에 배치된 게이트 절연막; 및상기 게이트 절연막 위에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 전하 트랩층은 비도전성 물질막인 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 수직 구조물이 배치되는 상기 제1 영역은 상기 소스 영역과 인접하는 위치인 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 컨트롤 게이트 전극 상부에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 컨트롤 게이트 절연막의 두께는 상기 수직 구조물의 두께보다 작은 것을 특징으로 하는 불휘발성 메모리 소자.
- 제1항에 있어서,상기 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 불순물 영역 방향 쪽의 측벽상에 형성된 절연막 스페이서를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제6항에 있어서,상기 게이트 전극은 상기 절연막 스페이서상에 형성된 측벽 게이트 구조를 갖는 것을 특징으로 하는 불휘발성 메모리 소자.
- 반도체 기판;상기 반도체 기판의 상부 일정 영역에서 상호 이격되도록 형성된 소스 영역 및 드레인 영역;상기 소스 영역과 상기 드레인 영역 사이의 상기 반도체 기판의 상부 일정 영역에서 상호 일정 간격 이격되도록 형성되되, 상기 소스 영역에 가깝게 배치된 플로팅 상태의 제1 불순물 영역 및 상기 드레인 영역에 가깝게 배치된 플로팅 상태의 제2 불순물 영역;상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 반도체 기판 위에서 상기 제1 불순물 영역과 인접된 제1 영역에 배치되며, 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 구조를 갖는 제1 수직 구조물;상기 제1 불순물 영역과 상기 제2 불순물 영역 사이의 상기 반도체 기판 위에서 상기 제2 불순물 영역과 인접된 제2 영역에 배치되며, 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 구조를 갖는 제2 수직 구조물;상기 제1 수직 구조물 및 상기 제2 수직 구조물 사이의 상기 반도체 기판 위에 배치된 컨트롤 게이트 절연막;상기 제1 수직 구조물, 상기 컨트롤 게이트 절연막 및 상기 제2 수직 구조물 위에 형성된 컨트롤 게이트 전극;상기 소스 영역 및 상기 제1 불순물 영역 사이의 상기 반도체 기판 표면 위에 배치된 제1 게이트 절연막;상기 제1 게이트 절연막 위에 형성된 제1 게이트 전극;상기 제2 불순물 영역 및 상기 드레인 영역 사이의 상기 반도체 기판 표면 위에 배치된 제2 게이트 절연막; 및상기 제2 게이트 절연막 위에 형성된 제2 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제8항에 있어서,상기 제1 전하 트랩층 및 상기 제2 전하 트랩층은 비도전성 물질막인 것을 특징으로 하는 불휘발성 메모리 소자.
- 제8항에 있어서,상기 컨트롤 게이트 전극 상부에 형성된 금속 실리사이드막을 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제8항에 있어서,상기 컨트롤 게이트 절연막의 두께는 상기 제1 및 제2 수직 구조물의 두께보다 작은 것을 특징으로 하는 불휘발성 메모리 소자.
- 제8항에 있어서,상기 제1 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 제1 불순물 영역 방향 쪽의 측벽상에 형성된 제1 절연막 스페이서를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제12항에 있어서,상기 제1 게이트 전극은 상기 제1 절연막 스페이서상에 형성된 측벽 게이트 구조를 갖는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제8항에 있어서,상기 제2 수직 구조물 및 상기 컨트롤 게이트 전극의 측벽들 중 상기 제2 불순물 영역 방향 쪽의 측벽상에 형성된 제2 절연막 스페이서를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
- 제14항에 있어서,상기 제2 게이트 전극은 상기 제2 절연막 스페이서상에 형성된 측벽 게이트 구조를 갖는 것을 특징으로 하는 불휘발성 메모리 소자.
- 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계;상기 제2 절연막 위에 제1 마스크막 패턴을 형성하는 단계;상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물을 형성하는 단계;상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계;상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 및 선택 트랜지스터의 게이트 절연막 형성을 위한 산화막을 형성하는 단계;상기 산화막 및 상기 수직 구조물 위에 컨트롤 게이트 전극 형성 및 선택 트랜지스터의 게이트 전극 형성을 위한 도전막을 형성하는 단계;상기 도전막 위에 제2 마스크막 패턴을 형성하는 단계;상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여, 상기 반도체 기판의 제1 영역상에는 상기 수직 구조물과 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되고, 상기 반도체 기판의 제2 영역상에는 게이트 절연막 위의 게이트 전극이 한정되도록 하는 단계;상기 제2 마스크막 패턴을 제거하는 단계; 및상기 컨트롤 게이트 전극 및 상기 게이트 전극에 얼라인되도록 불순물 이온을 주입하여 상기 반도체 기판 표면 일정 영역에 소스 영역, 불순물 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제16항에 있어서,상기 제1 절연막은 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 그리고 상기 제2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제16항에 있어서,상기 도전막 위에 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계;상기 제2 절연막 위에 제1 마스크막 패턴을 형성하는 단계;상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 터널링층, 전하 트랩층 및 차폐층이 순차적으로 적층된 수직 구조물을 형성하는 단계;상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계;상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계;상기 제3 절연막 및 상기 수직 구조물 위에 컨트롤 게이트 전극 형성용 제1 도전막을 형성하는 단계;상기 컨트롤 게이트 전극 형성용 도전막 위에 제2 마스크막 패턴을 형성하는단계;상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 제1 영역상에 상기 수직 구조물 및 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되도록 하는 단계;상기 제2 마스크막 패턴을 제거하는 단계;상기 컨트롤 게이트 전극 및 소정의 제1 이온 주입 마스크막을 이용한 이온 주입 공정을 수행하여 상기 반도체 기판의 표면 일정 영역에 불순물 영역을 형성하는 단계;상기 컨트롤 게이트 전극 및 반도체 기판의 노출 표면을 덮는 절연막 스페이서 및 선택 트랜지스터의 게이트 절연막 형성을 위한 제4 절연막을 형성하는 단계;상기 제4 절연막 위에 선택 트랜지스터의 게이트 전극 형성용 제2 도전막을 형성하는 단계;상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정을 수행하여 상기 수직 구조물이 위치한 반대 방향의 상기 컨트롤 게이트 전극 측벽에 절연막 스페이서를 형성하고, 상기 절연막 스페이서상에 측벽 게이트 형태의 게이트 전극을 형성하는 단계; 및상기 컨트롤 게이트 전극 및 상기 게이트 전극에 의해 노출된 반도체 기판에 불순물 이온을 주입하여 상기 반도체 기판의 표면 일정 영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제19항에 있어서,상기 제1 절연막은 열산화에 의한 실리콘 산화막으로 형성하고, 상기 비도전성 물질막은 화학 기상 증착에 의한 질화막으로 형성하며, 그리고 상기 제2 절연막은 화학 기상 증착에 의한 산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제19항에 있어서,상기 제1 도전막 위에 금속 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제19항에 있어서,상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정은 에치 백 공정을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계;상기 제2 절연막 위에 상기 반도체 기판의 제1 영역 및 제2 영역을 덮는 제1 마스크막 패턴을 형성하는 단계;상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 상기 제1 영역 위에는 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 제1 수직 구조물이 형성되도록 하고, 상기 반도체 기판의 상기 제2 영역 위에는 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 제2 수직 구조물이 형성되도록 하는 단계;상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계;상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막과 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계;상기 제3 절연막, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 위에 컨트롤 게이트 전극 형성과 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 전극 형성을 위한 도전막을 형성하는 단계;상기 도전막 위에 제2 마스크막 패턴을 형성하는 단계;상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여, 상기 제1 수직 구조물과 상기 제2 수직 구조물에 정렬된 컨트롤 게이트 전극을 한정하고, 상기 컨트롤 게이트 전극의 일 측벽과 일정 간격 이격된 상기 반도체 기판 표면에는 제1 게이트 절연막 및 제1 게이트 전극이 한정되도록 하며, 그리고 상기 컨트롤 게이트 전극의 다른 측벽과 일정 간격 이격된 상기 반도체 기판 표면에는 제2 게이트 절연막 및 제2 게이트 전극이 한정되도록 하는 단계;상기 제2 마스크막 패턴을 제거하는 단계; 및상기 컨트롤 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 얼라인되도록 불순물 이온을 주입하여 상기 반도체 기판 표면 일정 영역에 소스 영역, 제1 불순물 영역, 제2 불순물 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 반도체 기판상에 터널링층 형성을 위한 제1 절연막, 전하 트랩층 형성을 위한 비도전성 물질막 및 차폐층 형성을 위한 제2 절연막을 순차적으로 형성하는 단계;상기 제2 절연막 위에 상기 반도체 기판의 제1 영역 및 제2 영역을 덮는 제1 마스크막 패턴을 형성하는 단계;상기 제1 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 상기 제1 영역 위에는 제1 터널링층, 제1 전하 트랩층 및 제1 차폐층이 순차적으로 적층된 제1 수직 구조물이 형성되도록 하고, 상기 반도체 기판의 상기 제2 영역 위에는 제2 터널링층, 제2 전하 트랩층 및 제2 차폐층이 순차적으로 적층된 제2 수직 구조물이 형성되도록 하는 단계;상기 식각 공정을 수행한 후에 상기 제1 마스크막 패턴을 제거하는 단계;상기 수직 구조물에 의해 노출된 반도체 기판상에 컨트롤 게이트 절연막 형성을 위한 제3 절연막을 형성하는 단계;상기 제3 절연막, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 위에 컨트롤 게이트 전극 형성을 위한 제1 도전막을 형성하는 단계;상기 제1 도전막 위에 제2 마스크막 패턴을 형성하는 단계;상기 제2 마스크막 패턴을 식각 마스크로 한 식각 공정을 수행하여 상기 반도체 기판의 제1 영역상에 상기 수직 구조물과 컨트롤 게이트 절연막 위의 컨트롤 게이트 전극이 한정되도록 하는 단계;상기 제2 마스크막 패턴을 제거하는 단계;상기 컨트롤 게이트 전극 및 소정의 제1 이온 주입 마스크막을 이용한 이온 주입 공정을 수행하여 상기 컨트롤 게이트 전극의 좌우 양쪽 측벽의 상기 반도체 기판의 표면 일정 영역에 제1 불순물 영역 및 제2 불순물 영역을 각각 형성하는 단계;상기 컨트롤 게이트 전극 및 반도체 기판의 노출 표면을 덮도록 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 절연막 형성을 위한 제4 절연막을 형성하는 단계;상기 제4 절연막 위에 제1 및 제2 선택 트랜지스터의 제1 및 제2 게이트 전극 형성을 위한 제2 도전막을 형성하는 단계;상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정을 수행하여 상기 컨트롤 게이트 전극의 양 측벽에 제1 및 제2 절연막 스페이서를 각각 형성하고, 상기 제1 및 제2 절연막 스페이서상에 측벽 게이트 형태의 제1 및 제2 게이트 전극을 각각 형성하는 단계; 및상기 컨트롤 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극에 의해 노출된 반도체 기판에 불순물 이온을 주입하여 상기 반도체 기판의 표면 일정영역에 소스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
- 제24항에 있어서,상기 제2 도전막 및 상기 제4 절연막에 대한 등방성 식각 공정은 에치 백 공정을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055003A KR100446308B1 (ko) | 2002-09-11 | 2002-09-11 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
| TW092118569A TWI227049B (en) | 2002-09-11 | 2003-07-08 | Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device |
| US10/620,025 US6794711B2 (en) | 2002-09-11 | 2003-07-14 | Non-volatile memory device having select transistor structure and SONOS cell structure and method for fabricating the device |
| JP2003289265A JP2004104108A (ja) | 2002-09-11 | 2003-08-07 | 選択トランジスタ構造及びｓｏｎｏｓセル構造を有する不揮発性メモリ素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055003A KR100446308B1 (ko) | 2002-09-11 | 2002-09-11 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040023295A KR20040023295A (ko) | 2004-03-18 |
| KR100446308B1 true KR100446308B1 (ko) | 2004-09-01 |
Family
ID=31987395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0055003A KR100446308B1 (ko) | 2002-09-11 | 2002-09-11 | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6794711B2 (ko) |
| JP (1) | JP2004104108A (ko) |
| KR (1) | KR100446308B1 (ko) |
| TW (1) | TWI227049B (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532429B1 (ko) * | 2003-04-18 | 2005-11-30 | 삼성전자주식회사 | 바이트 오퍼레이션 비휘발성 반도체 메모리 장치 |
| KR100585107B1 (ko) * | 2003-11-13 | 2006-05-30 | 삼성전자주식회사 | 자기 정렬을 이용한 로컬 소노스 소자 제조 방법 |
| US20060046403A1 (en) * | 2004-08-31 | 2006-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming separated charge-holding regions in a semiconductor device |
| US7446371B2 (en) * | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
| CN100438038C (zh) * | 2004-11-02 | 2008-11-26 | 力晶半导体股份有限公司 | 非易失性存储器及其制造方法与操作方法 |
| US7361543B2 (en) * | 2004-11-12 | 2008-04-22 | Freescale Semiconductor, Inc. | Method of forming a nanocluster charge storage device |
| WO2006090458A1 (ja) * | 2005-02-24 | 2006-08-31 | Spansion Llc | 半導体装置及びその製造方法 |
| CN100391001C (zh) * | 2005-03-22 | 2008-05-28 | 旺宏电子股份有限公司 | 非易失性存储器及其制造方法 |
| TWI260769B (en) * | 2005-08-23 | 2006-08-21 | Ememory Technology Inc | Non-volatile memory and operating method thereof |
| KR100725375B1 (ko) * | 2006-05-11 | 2007-06-07 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| KR100843141B1 (ko) | 2006-05-19 | 2008-07-02 | 삼성전자주식회사 | 비휘발성 메모리 집적 회로 장치 및 그 제조 방법 |
| JP2008118040A (ja) * | 2006-11-07 | 2008-05-22 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 |
| US7595237B2 (en) * | 2007-04-27 | 2009-09-29 | Chartered Semiconductor Manufacturing, Ltd. | Non-volatile memory cell with a hybrid access transistor |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US8072072B2 (en) * | 2007-09-20 | 2011-12-06 | Qimonda Ag | Integrated circuit including different types of gate stacks, corresponding intermediate integrated circuit structure and corresponding integrated circuit |
| US7829929B2 (en) | 2008-02-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same |
| US8471328B2 (en) | 2010-07-26 | 2013-06-25 | United Microelectronics Corp. | Non-volatile memory and manufacturing method thereof |
| US8546871B2 (en) | 2011-07-06 | 2013-10-01 | United Microelectronics Corp. | Non-volatile memory cell and fabricating method thereof |
| KR101601101B1 (ko) | 2014-10-27 | 2016-03-08 | 서강대학교산학협력단 | 전하 트랩을 이용한 메모리 소자 및 그의 제조 방법 |
| US9947687B2 (en) | 2016-06-08 | 2018-04-17 | Micron Technology, Inc. | Memory cells comprising a programmable field effect transistor having a reversibly programmable gate insulator |
| US10199385B1 (en) | 2017-08-01 | 2019-02-05 | United Microelectronics Corp. | Non-volatile memory device with reduced distance between control gate electrode and selecting gate electrode and manufacturing method thereof |
| CN110707092B (zh) | 2018-07-09 | 2021-11-16 | 联华电子股份有限公司 | 半导体存储器元件及其制作方法 |
| US10790304B2 (en) | 2018-07-26 | 2020-09-29 | Micron Technology, Inc. | Integrated assemblies comprising ferroelectric transistors and non-ferroelectric transistors |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249670A (ja) * | 1986-04-18 | 1987-03-04 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JPH11238814A (ja) * | 1998-02-23 | 1999-08-31 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
| JP2001060675A (ja) * | 1999-08-23 | 2001-03-06 | Sony Corp | 不揮発性の電気的書き換えが可能な半導体メモリ素子 |
| US6388293B1 (en) * | 1999-10-12 | 2002-05-14 | Halo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, operating method of the same and nonvolatile memory array |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559735A (en) * | 1995-03-28 | 1996-09-24 | Oki Electric Industry Co., Ltd. | Flash memory having select transistors |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
-
2002
- 2002-09-11 KR KR10-2002-0055003A patent/KR100446308B1/ko active IP Right Grant
-
2003
- 2003-07-08 TW TW092118569A patent/TWI227049B/zh not_active IP Right Cessation
- 2003-07-14 US US10/620,025 patent/US6794711B2/en not_active Expired - Lifetime
- 2003-08-07 JP JP2003289265A patent/JP2004104108A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6249670A (ja) * | 1986-04-18 | 1987-03-04 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| JPH11238814A (ja) * | 1998-02-23 | 1999-08-31 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
| JP2001060675A (ja) * | 1999-08-23 | 2001-03-06 | Sony Corp | 不揮発性の電気的書き換えが可能な半導体メモリ素子 |
| US6388293B1 (en) * | 1999-10-12 | 2002-05-14 | Halo Lsi Design & Device Technology, Inc. | Nonvolatile memory cell, operating method of the same and nonvolatile memory array |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200405519A (en) | 2004-04-01 |
| KR20040023295A (ko) | 2004-03-18 |
| US6794711B2 (en) | 2004-09-21 |
| US20040046210A1 (en) | 2004-03-11 |
| TWI227049B (en) | 2005-01-21 |
| JP2004104108A (ja) | 2004-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100446308B1 (ko) | 선택 트랜지스터 구조와 ｓｏｎｏｓ 셀 구조를 갖는불휘발성 메모리 소자 및 그 제조 방법 | |
| KR100468745B1 (ko) | 실리콘-옥사이드-나이트라이드-옥사이드-실리콘 게이트구조를 갖는 불휘발성 메모리 셀 및 그 제조 방법 | |
| US6903968B2 (en) | Nonvolatile memory capable of storing multibits binary information and the method of forming the same | |
| US6940120B2 (en) | Non-volatile semiconductor memory device and method of fabricating thereof | |
| US8264030B2 (en) | Flash memory device and manufacturing method of the same | |
| WO1998034275A1 (fr) | Dispositif a semi-conducteur comprenant un element mos et son procede de fabrication | |
| KR20060021054A (ko) | 불휘발성 메모리 장치, 이를 제조하는 방법 및 이를동작시키는 방법 | |
| US20070045673A1 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| US20100163965A1 (en) | Flash memory device and manufacturing method of the same | |
| US20080111181A1 (en) | Nonvolatile memory devices, methods of operating the same and methods of forming the same | |
| US7687345B2 (en) | Flash memory device and method of manufacturing the same | |
| US6624466B2 (en) | Implant method for forming Si3N4 spacer | |
| KR100442883B1 (ko) | 측벽 게이트와 ｓｏｎｏｓ 셀 구조를 갖는 불휘발성메모리 소자의 제조 방법 | |
| KR20040016684A (ko) | 국부적 ｓｏｎｏｓ 구조를 갖는 불휘발성 메모리 소자의제조 방법 | |
| US7741179B2 (en) | Method of manufacturing flash semiconductor device | |
| US7713795B2 (en) | Flash memory device with single-poly structure and method for manufacturing the same | |
| US6830969B2 (en) | Method for manufacturing semiconductor device and the device thereof | |
| KR100606536B1 (ko) | 비휘발성 메모리 소자 및 그의 제조방법 | |
| US6242773B1 (en) | Self-aligning poly 1 ono dielectric for non-volatile memory | |
| US7541639B2 (en) | Memory device and method of fabricating the same | |
| KR100685880B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 | |
| KR100660284B1 (ko) | 스플리트 게이트 구조를 가지는 비휘발성 기억 소자 및 그제조 방법 | |
| JP2000252448A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 | |
| JPH09129759A (ja) | 半導体不揮発性メモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20140731 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 13 |
|
| FPAY | Annual fee payment |
Payment date: 20180731 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20190731 Year of fee payment: 16 |