JP2008118040A - 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 Download PDF

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Abstract

【課題】 注入効率の改善と製造工程の簡素化の両立が実現可能な不揮発性半導体記憶装置を提供する。
【解決手段】 第１導電型の半導体基板２上に、第２導電型の第１不純物拡散領域４及び第２不純物拡散領域３を有し、両領域間に、第１絶縁膜５、電荷蓄積層６、第２絶縁膜７、及び第１ゲート電極８を下から順に積層してなる第１積層部１５と、第３絶縁膜９及び第２ゲート電極１０を下から順に積層してなる第２積層部と、を有するメモリセル１を備えて構成される不揮発性半導体記憶装置であって、前記第１積層部１５と前記第２積層部１６とに挟まれた領域が、不純物密度が前記第１及び第２不純物拡散領域より低く５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている前記第２導電型の第３不純物拡散領域１３で構成される。
【選択図】 図２

Description

本発明は、不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法に関し、より詳細には、電気的に情報の書き換え及び消去が可能な不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法に関する。
従来よりチャネルホットエレクトロンを用いて情報の書き込みを行い、ＦＮ（ファウラー・ノルドハイム）トンネル電流を用いて情報の消去を行う不揮発性半導体記憶装置が提供されている（例えば、特許文献１参照）。図６は、特許文献１に記載の不揮発性半導体記憶装置が備える一メモリセルの概略断面図である。
図６に示される従来構成の不揮発性半導体記憶装置９０は、第１導電型（以下では「Ｐ型」とする）の半導体基板２上に、第２導電型（以下では「Ｎ型」とする）の不純物拡散領域３、４、及び９１が夫々形成されている。又、半導体基板２上の不純物拡散領域９１と不純物拡散領域４とに挟まれた領域内には、第１絶縁膜５が堆積されており、当該第１絶縁膜５の上部に電荷蓄積層６、第３絶縁膜７、及び第１ゲート電極８が下からこの順に形成されている。一方、半導体基板２上の不純物拡散領域３と不純物拡散領域９１とに挟まれた領域内には、第２絶縁膜９が堆積されており、当該第２絶縁膜９の上部に第２ゲート電極１０が形成されている。尚、不純物拡散領域９１は、不純物密度が２×１０１５〜６×１０１５ｉｏｎｓ／ｃｍ２の範囲の高密度状態であると記載されている。
このように構成されるとき、不純物拡散領域３、第２絶縁膜９、第２ゲート電極１０、及び不純物拡散領域９１によって一のトランジスタ（以下、「アクセストランジスタ」と称する）１１が形成されており、又、不純物拡散領域９１、第２絶縁膜５、電荷蓄積層６、第３絶縁膜７、第１ゲート電極８、及び不純物拡散領域４によって別のトランジスタ（以下、「メモリセルトランジスタ」と称する）１２が形成される。そして、このアクセストランジスタ１１とメモリセルトランジスタ１２とが不純物拡散領域９１を介して直列に接続される構成である。又、不純物拡散領域４がドレインビット線に接続され、不純物拡散領域３がソースビット線に接続される。
このように構成される不揮発性半導体記憶装置９０の駆動方法の一例を説明する。まず、書き込み方法の一例としては、選択されたメモリセルの第１ゲート電極８、第２ゲート電極１０、及びドレインとなる不純物拡散領域４夫々に所定の正電圧を印加し、ソースとなる不純物拡散領域３を接地電圧にする。このとき、半導体基板２上における第１ゲート電極８の下部領域及び第２ゲート電極１０の下部領域夫々にチャネル領域が形成され、アクセストランジスタ１１及びメモリセルトランジスタ１２が導通状態となる。このとき、不純物拡散領域９１のドレイン近傍にチャネルが消失するピンチオフ点が発生し、この部分を電子がドリフト伝導するため、このドレイン近傍の領域にチャネル電位とドレイン電位の高電位差により高電界が発生する。又、第１ゲート電極８には正電圧が印加されているため、当該チャネルホットエレクトロンが第１ゲート電極８側に引き付けられ、電荷蓄積層６内に取り込まれることで情報が書き込まれる。このように、高電位差を上述のドレイン近傍に集中させ、他の部分の電圧降下は極力防止する必要があるため、不純物拡散領域９１内の不純物密度は高密度状態であることが必要とされる。
又、消去方法の一例としては、不純物拡散領域３を開放し、第２ゲート電極１０及び第１ゲート電極８に所定の負電圧を印加する。そして、不純物拡散領域４に所定の正電圧を印加する。これによって、第１ゲート電極８と不純物拡散領域４との間に高電位差が生じ、両者の間に高電界が発生する。この高電界によって、第１絶縁膜５をトンネルして流れる電流（ＦＮ電流）を生じさせて電荷蓄積層６内に保持されている電子を不純物拡散領域４側に引き抜くことで、保持されていた情報を消去する。
又、読み出し方法の一例としては、不純物拡散領域４と第１ゲート電極８、及び第２ゲート電極１０に正電圧を印加して、不純物拡散領域３を接地することで、ソース線を流れる電流量を検知することで行う。メモリセルトランジスタ１２内に情報が記憶されている場合、電荷蓄積層６内に電子が保持されているため、メモリセルトランジスタ１２の閾値電圧が初期状態（電荷蓄積層６内に電子が保持されていない状態、即ち情報が記憶されていない状態）と比較して上昇する。即ち、メモリセルトランジスタ１２内に情報が記憶されている場合とされていない場合とで、選択されたメモリセルトランジスタ１２を流れる電流量が変化するため、この電流量をソース線により検知することにより、当該メモリセルに情報が書き込まれているか否かの判別を行うことができる。
しかしながら、上記特許文献１に記載の不揮発性半導体記憶装置によれば、チャネルホットエレクトロンの注入により情報の書き込みを行う構成であるため、書き込みの際に、１メモリセル当たり１００μＡ以上の電流量を必要とすると共に、ドレインとなる不純物拡散領域４に対して印加される電圧も高電圧を必要とする。これは、不純物拡散領域４近傍にピンチオフ領域を形成して高電界状態を形成し、このピンチオフ領域内の高電界内によってチャネル内を移動する電子を加速させることで、電子に対して第１絶縁膜５のエネルギ障壁を超えるのに十分なエネルギを与える必要があるためである。しかしながら、この方法では、結果的に第１絶縁膜５のエネルギ障壁を超えるのに必要なエネルギを与えるために、ドレイン−ソース間の高電圧をもってに対して過剰なエネルギ量を電子に与えることとなり、上述のような過大な電流量を必要とする結果、注入効率が低いという問題があった。
このため、構造に一定の特徴を持たせることで注入効率を高くすることを可能にした不揮発性半導体装置が従来より提供されている（例えば、特許文献２、特許文献３参照）。
米国特許第６２６５２６６号明細書 特許第２８６２４３４号明細書 米国特許第５２１２５４１号明細書
図７は特許文献２及び特許文献３に記載された従来構成の不揮発性半導体記憶装置が備える一メモリセルの概略断面図であり、図７（ａ）が特許文献２のものを、図７（ｂ）が特許文献３のものを夫々示している。
図７（ａ）に示されるように、特許文献２に示される従来構成のメモリセル９４ではドレインとなる不純物拡散領域４とソースとなる不純物拡散領域３の間隔部分において、第２ゲート電極１０とサイドスペーサ状の電荷蓄積層６を形成すると共に、これらの上部を覆うように第１ゲート電極８が形成される。
又、図７（ｂ）に示されるように、特許文献３に示される従来構成のメモリセル９５ではドレインとなる不純物拡散領域４とソースとなる不純物拡散領域３の間隔部分において、第１ゲート電極８の上部に第２ゲート電極１０の一部が乗り上げることで、当該領域のゲート電極が２層構造を形成し、第１ゲート電極８と、前記第１ゲート電極８の側壁部分に第２ゲート電極１０の一部が絶縁膜を介して隣接する構造を形成する。
これら図７（ａ）或いは（ｂ）に示されるような構成の下で、ドレインとなる不純物拡散領域４に正電圧を加え、ソースとなる不純物拡散領域３を接地電圧にした状態の下で、第２ゲート電極１０、第１ゲート電極８に対し、この順に正電圧を印加する。第２ゲート電極１０に正電圧が印加されることで、当該第２ゲート電極１０の下部領域に形成されるチャネルが弱反転状態となり、第１ゲート電極８に正電圧が印加されることで、当該第１ゲート電極８の下部領域に形成されるチャネルが強反転状態となり、これらの境界付近で高電界が発生するため、ソース（不純物拡散領域３）側から供給された電子がこの高電界で励起されて、電荷蓄積層６に対しソース側から注入されることで情報が書き込まれる（ソースサイドインジェクション）。この方法によれば、特許文献１に記載の方法と比較して注入効率を１桁程度改善することができる。
しかしながら、上記各特許文献２及び特許文献３の何れの構成においても、図７（ａ）或いは（ｂ）に示されるように、第１ゲート電極８と、前記第１ゲート電極８の側壁部分に第２ゲート電極１０の一部が絶縁膜を介して隣接する構造となるように、２層のゲート材料を堆積する必要があり、製造工程が複雑化するという問題がある。又、製造工程を簡略化して第１及び第２ゲート電極を同一層で形成すると、第１及び第２ゲート電極間の間隔が大きくなりすぎるため、第２ゲート電極に対する印加電圧によって当該間隔部分における第１導電型の半導体基板表面の反転状態を制御することが困難となり、これに伴って少数キャリア密度が極度に低下するため、書き込みに必要な電流を確保できないという問題がある。
このような問題点に鑑み、本発明は、注入効率が高いソースサイドインジェクションにより電荷注入を実現でき、且つ、単純な製造工程によって製造が可能な不揮発性半導体記憶装置を提供することを目的とする。
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１導電型の半導体基板上に、第２導電型の第１不純物拡散領域及び第２不純物拡散領域を有し、当該第１及び第２不純物拡散領域間に、第１絶縁膜、電荷蓄積層、第２絶縁膜、及び第１ゲート電極を下から順に積層してなる第１積層部と、第３絶縁膜及び第２ゲート電極を下から順に積層してなる第２積層部と、を有するメモリセルを備えて構成される不揮発性半導体記憶装置であって、前記第１積層部と前記第２積層部とに挟まれた領域が、前記第２導電型の不純物密度が前記第１及び第２不純物拡散領域より低く５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている第３不純物拡散領域であることを第１の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第１の特徴構成によれば、第３不純物拡散領域内が第１及び第２不純物拡散領域内より第２導電型の不純物密度が低く設定されているため、第１不純物拡散領域と第２不純物拡散領域との間に電位差が生じている書き込み動作時において、第２不純物拡散領域内のキャリアがチャネル領域内を第１不純物拡散領域に向けて移動する際に、第３不純物拡散領域内において移動速度が低下し、当該領域内で電流が律速される。これにより、第１不純物拡散領域と第２不純物拡散領域との間の電位差が事実上第３不純物拡散領域内に集中し、当該領域が高電界状態となる（水平方向に高電界が発生する）。従って、キャリアが第３不純物拡散領域内を移動することによって、高電界に起因して当該キャリアが励起されてエネルギが上昇し、第１積層部近傍でホットキャリア状態となる。このとき、第１ゲート電極に当該キャリアと極性が逆となる電圧を印加することで、第１積層部近傍の第３不純物拡散領域内から第１絶縁膜のエネルギ障壁を超えて電荷蓄積層に当該ホットキャリアが取り込まれ、情報が保持されることとなる。即ち、第３不純物拡散領域内を低密度状態とすることで、従来のようにゲート電極の一部領域が２層構造となるようにゲート材料を配置することなくソースサイドインジェクションが実現可能となるため、従来構成と比較して製造工程が簡素化される。又、チャネルホットエレクトロンが電荷蓄積層に注入される従来構成と比較してメモリセル領域を流れる電流が律速されるため、ホットエレクトロンの注入効率を向上することができる。特に、標準的な製造条件の下で電子が第３不純物拡散領域から電荷蓄積層内にトラップされる際に生じる電流の最大値を大きくすることができ、言い換えれば、第３不純物拡散領域から電荷蓄積層に対して単位時間内に多くの電子をトラップすることができるため、メモリセルに対して情報の書き込みを正しく行うことが可能となる。
特に、第３不純物拡散領域における第２導電型の不純物密度を５×１０１２ｉｏｎｓ／ｃｍ２以下に設定することにより、標準的な製造条件の下で電子が第３不純物拡散領域から電荷蓄積層内にトラップされる際に生じる電流の最大値を大きくすることができ、言い換えれば、第３不純物拡散領域から電荷蓄積層に対して単位時間内に多くの電子をトラップすることができるため、メモリセルに対して情報の書き込みを正しく行うことが可能となる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴構成に加えて、前記第３不純物拡散領域の上部に何れのゲート電極も配置されていないことを第２の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第２の特徴構成によれば、構造が簡素化されるため少ない工程数で製造することが可能となる。尚、本特徴構成における上記「ゲート電極」には、第１ゲート電極及び第２ゲート電極を含むものとする。
又、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴構成に加えて、前記第１不純物拡散領域、前記第２不純物拡散領域、前記第１ゲート電極、及び前記第２ゲート電極に対して夫々所定の書き込み電圧が印加される第１状態の下では、前記第３不純物拡散領域内に高電界状態が形成され、当該第３不純物拡散領域から前記電荷蓄積層に対してホットキャリアのソースサイドインジェクションによる電荷注入の結果、情報の書き込みが行われることを第３の特徴とする。
又、本発明に係る不揮発性半導体記憶装置は、上記第３の特徴構成に加えて、前記第１状態の下では、前記第２積層部下部のチャネルが弱反転状態を形成することを第４の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第３の特徴構成によれば、第２積層部の下部領域に弱反転状態が形成されるため、第２積層部の下部領域と第３不純物拡散領域の接点部分の電位が第２不純物拡散領域の電位に近づき、前記第１状態の下で第１不純物拡散領域と第２不純物拡散領域との間に発生している電位差が事実上第３不純物拡散領域内に集中し、当該領域に高電界状態を形成することができ、かかる領域内で効果的にホットキャリアを生成することができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第４の何れか一の特徴構成に加えて、前記第１及び第２不純物拡散領域内の不純物密度が１×１０１５ｉｏｎｓ／ｃｍ２以上に設定されていることを第５の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第５の特徴構成によれば、第３不純物拡散領域内の不純物密度と第１及び第２不純物拡散領域内の不純物密度との間に大きな差異が生じるため、第３不純物拡散領域内に高電界が発生する効果を顕著に得ることができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第５の何れか一の特徴構成に加えて、前記第２絶縁膜と前記第３絶縁膜とが同じ絶縁性材料で形成されることを第６の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第６の特徴構成によれば、前記第２絶縁膜と前記第３絶縁膜とを同一工程内で形成することができ、本発明に係る不揮発性半導体記憶装置を製造する際の工程の短縮化を図ることができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第６の何れか一の特徴構成に加えて、前記第１ゲート電極と前記第２ゲート電極とが同じ導電性材料で形成されることを第７の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第７の特徴構成によれば、前記第１ゲート電極と前記第２ゲート電極を同一工程内で形成することができ、本発明に係る不揮発性半導体記憶装置を製造する際の工程の短縮化を図ることができる。
又、本発明に係る不揮発性半導体記憶装置は、上記第１〜第７の何れか一の特徴構成に加えて、前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、前記メモリセルアレイの構成領域以外の周辺回路領域内に、前記第２絶縁膜と同じ絶縁性材料、前記第１ゲート電極と同じ導電性材料、及び前記第２導電型の不純物拡散領域を有して構成されるトランジスタを備えることを第８の特徴とする。
本発明に係る不揮発性半導体記憶装置の上記第８の特徴構成によれば、メモリセル形成工程を経ることで周辺回路領域内のトランジスタを同時に形成することができ、本発明に係る不揮発性半導体記憶装置を製造する際の工程の短縮化を図ることができる。
又、上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、請求項１に記載の不揮発性半導体記憶装置の製造方法であって、前記第１積層部の形成予定領域に前記第１絶縁膜及び前記電荷蓄積層を形成する第１工程と、前記第１工程終了後、絶縁性材料及び導電性材料を順次堆積後、所定領域以外に堆積された両材料を除去することで、前記第１積層部及び前記第２積層部を形成する第２工程と、前記第２工程終了後、前記第３不純物拡散領域に不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下となるように前記第２導電型の不純物を注入する第３工程と、前記第１不純物拡散領域及び前記第２不純物拡散領域を含む領域に不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２より高い所定の密度となるように前記第２導電型の不純物を注入する第４工程と、を有することを第１の特徴とする。
又、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記第３工程と前記第４工程において注入される不純物が、前記第１積層部或いは前記第２積層部を構成する前記導電性材料をマスクとして注入されることを第２の特徴とする。
又、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１又は第２の特徴に加えて、前記第４工程において注入される不純物の密度が１×１０１５ｉｏｎｓ／ｃｍ２以上の範囲内であることを第２の特徴とする。
又、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１〜第３の何れか一の特徴に加えて、前記第１積層部の前記導電性材料によって情報を記憶するためのメモリセルトランジスタのコントロールゲート電極が形成され、前記第２積層部の前記導電性材料によって前記メモリセルトランジスタに対する導通を制御するためのアクセストランジスタのゲート電極が形成されることを第３の特徴とする。
又、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第２工程において堆積される前記導電性材料を利用して、前記半導体基板上に汎用論理回路を形成する工程を有することを第４の特徴とする。
又、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１〜第４の何れか一の特徴に加えて、前記第２工程において、前記メモリセルが行方向及び列方向に夫々複数配列されてなるメモリセルアレイの構成領域以外の周辺回路領域内の第１所定領域に前記絶縁性材料及び前記導電性材料を堆積すると共に、前記第４工程において前記周辺回路領域内の第２所定領域に前記第２導電型の不純物を注入して不純物拡散領域を形成することで、前記周辺回路領域内に前記絶縁性材料、前記導電性材料及び前記不純物拡散領域を有してなるトランジスタが形成されることを第５の特徴とする。
又、上記目的を達成するための本発明に係る不揮発性半導体記憶装置を用いた情報の書き込み方法は、前記第１不純物拡散領域、前記第２不純物拡散領域、前記第１ゲート電極、及び前記第２ゲート電極に対して夫々所定の書き込み電圧を印加することで情報の書き込みを行う請求項１に記載の不揮発性半導体記憶装置における情報の書き込み方法であって、前記第２ゲート電極に対して、前記第２積層部下部のチャネルの閾値電圧近傍の電圧を印加することを特徴とする。
本発明の構成によれば、従来構成と比較して注入効率の改善と製造工程の簡素化の両立を実現することが可能となる。
以下において、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と称する）及びその製造方法（以下、適宜「本製造方法」と称する）の実施形態について図面を参照して説明する。まず、本発明装置全体の構成例について説明をした後、本発明装置の特徴部分であるメモリセル領域の構成についての説明を行う。
＜本発明装置の説明＞
図１は、本発明装置の一構成例であるＥＥＰＲＯＭの全体的な概略構成を示すブロック図である。図１に示される本発明装置２０は、複数のメモリセルがマトリクス状に配列されてなるメモリセルアレイ２１、データ入出力端子２３、入力バッファ２４、ドレイン電圧制御回路２５、カラムデコーダ２６、アドレス入力端子２７、アドレスバッファ２８、ロウデコーダ２９、ゲート電圧制御回路３１、出力バッファ３２、センスアンプ３３、ソース電圧制御回路３４、及び各制御回路及びバッファ等を制御する制御手段（不図示）を備えて構成される。
メモリセルアレイ２１は、電気的に書き換え可能なメモリセルが行方向及び列方向に夫々複数マトリクス状に配置されて構成される。各メモリセルは、セル選択用のアクセストランジスタと、情報蓄積用のメモリセルトランジスタとを備える。
同一行にあるメモリセルにおいて、メモリセルトランジスタが備えるゲート電極（以下、「第１ゲート電極」と称する）は同一のコントロール線に接続され、アクセストランジスタが備えるゲート電極（以下、「第２ゲート電極」と称する）は同一のワード線に接続される。又、同一列にあるメモリセルにおいて、メモリセルトランジスタのドレイン領域には同一のドレインビット線が接続され、アクセストランジスタのソース領域には同一のソースビット線が接続される。
ドレイン電圧制御回路２５は各ドレインビット線の電圧の制御を行い、ゲート電圧制御回路３１は、各ワード線及び各コントロール線の電圧の制御を行い、ソース電圧制御回路３４は各ソース線の電圧の制御を行う。
アドレスバッファ２８は、アドレス入力端子２７より入力されたアドレス信号が与えられると、与えられたアドレス信号をカラムアドレスとロウアドレスに分割して、夫々カラムデコーダ２６及びロウデコーダ２９に各別に入力する。カラムデコーダ２６は入力されたカラムアドレスに対応したドレインビット線を選択し、ロウデコーダ２９は入力されたロウアドレスに対応したワード線及びコントロール線を選択する。そして、カラムデコーダ２６及びロウデコーダ２９によって選択されたメモリセルに対し、データ入出力端子２３から入力されたデータが入力バッファ２４を介して書き込まれ、或いは、カラムデコーダ２６及びロウデコーダ２９によって選択されたメモリセルに書き込まれていた情報が読み出され、センスアンプ３３を介して増幅された後、出力バッファ３２を介してデータ入出力端子２３へと出力される。
メモリセルアレイ２１内の一のメモリセル１に着目すると、メモリセル１はアクセストランジスタ１１及びメモリセルトランジスタ１２を備えて構成され、アクセストランジスタ１１のソース領域３はソースビット線ＳＬ１に接続され、第２ゲート電極１０はワード線ＷＬ１に接続されている。又、アクセストランジスタ１１のドレイン領域とメモリセルトランジスタ１２のソース領域は電気的に接続されており（領域１３）、メモリセルトランジスタ１２のドレイン領域４がドレインビット線ＤＬ１に接続され、第１ゲート電極８がコントロール線ＣＬ１に接続されている。
図２は、メモリセル１の概略断面構造図である。尚、図２に示される概略断面構造図は模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではないとする。又、図６に示された従来構成と同一の部分には同一の符号を付してその説明を簡略化する。
図２に示されるメモリセル１は、素子分離領域及びウェルが形成されたＰ型シリコン半導体基板２上に、メモリセルトランジスタ１２及びアクセストランジスタ１１が形成されている。
メモリセルトランジスタ１２は、膜厚が２〜１０ｎｍ程度の第１絶縁膜５、膜厚が２〜５ｎｍ程度の電荷蓄積層６、膜厚が２〜１０ｎｍ程度の第２絶縁膜７、及び第１ゲート電極８が下から順に積層された構造（以下、これらの積層構造を「第１積層部１５」と称する）を有する。ここで、第１絶縁膜５、及び第２絶縁膜７としては例えばシリコン酸化膜を利用することができる。又、電荷蓄積層６としては例えばシリコン窒化膜を利用することができる他、シリコン酸化膜よりも比誘電率及びトラップ密度が高い材料であれば他の材料を利用しても良い。又、第１ゲート電極８としては、例えばＮ型不純物が導入されたポリシリコンと高融点金属（タングステン等）の２層構造を利用することができる。
そして、上記第１積層部１５を挟むように、半導体基板２上に不純物密度が１×１０１５ｉｏｎｓ／ｃｍ２以上に設定されているＮ型不純物拡散領域（以下、「第１不純物拡散領域」と称する）４及び不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されているＮ型不純物拡散領域（以下、「第３不純物拡散領域」と称する）１３が形成されている。尚、図１に示すように、第１不純物拡散領域４はドレインビット線ＤＬ１に接続されている。
一方、アクセストランジスタ１１は、膜厚が２〜２０ｎｍ程度の第３絶縁膜９及び第２ゲート電極１０が下から順に積層された構造（以下、これらの積層構造を「第２積層部１６」と称する）を有する。ここで、第３絶縁膜９としては例えばシリコン酸化膜を利用することができ、メモリセルアレイ２１の周辺部に形成される周辺回路領域内のＭＯＳトランジスタが備えるゲート絶縁膜と同時に形成されるものとして構わない。又、アクセストランジスタ１１の閾値電圧は周辺回路領域内の電源電圧Ｖｃｃよりは低く、０Ｖよりは十分高い値に設定されており、例えば０．５Ｖ〜２Ｖ程度の範囲内の値とすることができる。ここでは、電源電圧Ｖｃｃを３．３Ｖ程度とし、第３絶縁膜９の膜厚を７ｎｍとして説明する。
更に、上記第２積層部１６を挟むように、半導体基板２上に１×１０１５ｉｏｎｓ／ｃｍ２以上に設定されているＮ型不純物拡散領域（以下、「第２不純物拡散領域」と称する）３、及び前記第３不純物拡散領域１３が形成されている。尚、図１に示すように、第２不純物拡散領域３はソースビット線ＳＬ１に接続されている。
即ち、メモリセル１は、Ｐ型の半導体基板２上にＮ型不純物拡散領域たる第１不純物拡散領域４及び第２不純物拡散領域３が形成されると共に、両領域間に、第１不純物拡散領域４に隣接するように第１積層部１５が、第２不純物拡散領域３に隣接するように第２積層部１６が、第１積層部１５と第２積層部１６とに挟まれる領域に第３不純物拡散領域１３が、夫々形成される構成である。
このように構成されるメモリセル１において、第１不純物拡散領域４に接続されるドレインビット線ＤＬ１、第１ゲート電極８に接続されるコントロール線ＣＬ１、第２ゲート電極１０に接続されるワード線ＷＬ１に対して夫々所定の正電圧を印加すると共に、第２不純物拡散領域３に接続されるソースビット線ＳＬ１に対して接地電圧を印加する場合を想定する。尚、本実施形態では、ドレインビット線ＤＬ１に印加する電圧を４Ｖ程度、コントロール線ＣＬ１に印加する電圧を８〜１２Ｖ程度、ワード線ＷＬ１に印加する電圧を１〜２Ｖ程度とする（以下、かかる電圧印加状態を「第１状態」と称する）。
このように電圧を印加したとき、半導体基板２上における第２積層部１６の下部領域及び第１積層部１５の下部領域夫々にチャネル領域が形成される。これによって、第２不純物拡散領域３、第３不純物拡散領域１３、及び第１不純物拡散領域４が電気的に接続可能な状態となる。即ち、第２不純物拡散領域３内の電子が、第１不純物拡散領域４内に印加される正電圧によって引き付けられて、第２積層部１６の下部領域内に形成されるチャネル領域、第３不純物拡散領域１３を経由して第１積層部１５の方向に移動する。
ところで、上述したように第３不純物拡散領域１３内の不純物密度は５×１０１２ｉｏｎｓ／ｃｍ２以下程度と低い値に設定されている。このため、第２不純物拡散領域３内の電子が当該第３不純物拡散領域１３内を移動する際にドリフト伝導し、当該領域内で移動速度が低下する。言い換えれば、第３不純物拡散領域１３内において電流が律速されることとなる。これにより、第１不純物拡散領域４と第２不純物拡散領域３との間の電位差が事実上第３不純物拡散領域１３内に集中し、当該領域が高電界状態となる（水平方向に高電界が発生する）。更に、第２ゲート電極１０を制御して第２積層部１６の下部領域を弱反転状態とすることで第２積層部１６の下部領域と第３不純物拡散領域１３の接点部分の電位を接地電位に近づけ、前記第３不純物拡散領域１３内の電位差をより大きく広げることができる。即ち、前記第３不純物拡散領域１３内の電界をより高くする効果がある。
図３は、前記第１状態の下で半導体基板１上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移を、図４は、前記第１状態の下で半導体基板１上に形成されるチャネル領域内の水平方向位置に対する水平方向電界の大きさの推移を夫々概念的に示したグラフである。尚、図３及び図４において、半導体基板２上の第２不純物拡散領域３及び第２積層部１６の下部領域に係るチャネル領域を領域Ａ、第３不純物拡散領域１３を領域Ｂ、第１積層部１５の下部領域に係るチャネル領域及び第１不純物拡散領域４を領域Ｃとして記載している（図２内にもその旨を記載している）。
上述したように、第３不純物拡散領域１３内におけるメモリセル領域を流れる電流の律速と高い電位差に起因して当該領域（領域Ｂ）内が高電界状態となる（図４参照）。そして、第２不純物拡散領域３内の電子が当該領域内を移動することによって、この高電界に起因して励起され、ポテンシャルが上昇する（図３参照）。このようにポテンシャルが上昇した電子は、第３不純物拡散領域１３内の第１積層部１５近傍においてホットエレクトロンとなる。このとき、第１状態の下では上記のように第１ゲート電極８に正電圧が印加されているため、当該ホットエレクトロンが第１ゲート電極８側に引き付けられ、電荷蓄積層６内に取り込まれることで情報が書き込まれる。即ち、図２に示されるメモリセル構造の下、第１状態のような電圧印加状態とすることで選択メモリセル１に対して情報の書き込みを行うことができる。
第３不純物拡散領域１３の不純物密度が高い場合、図３内の領域Ｂの両端における電位差が減少し、図３の領域Ｂと領域Ｃの境界付近の高いポテンシャルが領域Ｂと領域Ａの境界付近まで延在することになり、電界のピークが領域Ｂと領域Ａの境界付近まで移動する。この場合、高電界によるホットキャリアの発生箇所が電荷保持層のある第１積層部１５から離れるため、第１積層部１５に対するホットキャリアの注入確率は低下し、電子が第３不純物拡散領域１３から電荷蓄積層６内にトラップされる際に生じる電流の最大値（以下、「最大ゲート電流」と称する）は低下する。このように、最大ゲート電流を確保するため、第３不純物拡散領域１３の密度は上述の範囲内で充分低いことが好ましい。
又、第２ゲート電極１０の電圧が高い場合、アクセストランジスタ１１のチャネルが強反転となり、高いゲート電圧により図３内の領域Ａにおける前記アクセストランジスタのチャネル部分の電位が上昇するため、領域Ｂと領域Ａの境界付近の電位が上昇する。このため、第３不純物拡散層１３（領域Ｂ）の両端での電位差が減少し、領域Ｂにおけるピーク電界の大きさも低下する。この結果、ホットキャリアの生成確率が減少し最大ゲート電流は低下する。このため、アクセストランジスタ１１のチャネルが弱反転状態であることが好ましい。また、前記チャネルに反転層が形成されていない状況では、前記アクセストランジスタがオフ状態であり、書込みに必要なドレイン電流自身が流れないのためホットキャリアを発生させることはできない。
このように、前記第１状態の下では、第３不純物拡散領域１３の密度は、上述の範囲内で充分低く、さらに、第２ゲート電極１０の電圧が閾値電圧近傍で、アクセストランジスタ１１のチャネルが弱反転状態であることが好ましい。
図５は、第３不純物拡散領域１３の不純物密度と、最大ゲート電流及び選択メモリセル１の第１不純物拡散領域４（ドレイン拡散領域）を流れる電流（以下、単に「ドレイン電流」と称する）との関係を示すグラフである。尚、図５において、横軸が不純物密度を、左側縦軸が最大ゲート電流を、右側縦軸がドレイン電流を夫々表している。
ここで、最大ゲート電流が大きいということは、第３不純物拡散領域１３から電荷蓄積層６に対して単位時間内に電子が多くトラップされることを表している。逆に言えば、ゲート電流が所定の値より小さい場合、第３不純物拡散領域１３から電荷蓄積層６に対して単位時間内にトラップされる電子量が少なく、選択されたメモリセルに対して正しく情報が書き込まれない事態が想定される。従って、選択されたメモリセルに対して情報が正しく書き込まれるためには、最大ゲート電流が所定の値以上である必要がある。図５によれば、不純物密度が５×１０１２／ｃｍ２以下の範囲で最大ゲート電流が大きく上昇していることが分かる。これは、不純物密度が５×１０１２／ｃｍ２より大きい領域では、選択メモリセル１の第１不純物拡散領域４近傍で発生するチャネルホットエレクトロンによるゲート電流が支配的であり、不純物密度が５×１０１２／ｃｍ２以下の範囲では前述の作用により第３不純物拡散領域１３近傍で発生するホットエレクトロンによるゲート電流が支配的になることを示している。又、不純物密度が減少するほど、前述の通り、第３不純物拡散領域１３内における電流の律速により、ゲート電流の上昇にもかかわらず、選択メモリセル１のドレイン電流が減少することが分かる。
このように、図３の領域Ｂにおける電圧降下と電界集中を確保するのに十分低い電子濃度を供給するためには、第３不純物拡散領域１３は上述の５×１０１２／ｃｍ２以下の不純物密度範囲であることが必要である。更には、この第３不純物拡散領域１３の密度は、上述の範囲を満たしつつ、書き込み時のドレイン電流を確保できる程度に十分高い密度を満たす必要がある。
即ち、第３不純物拡散領域１３の不純物密度を５×１０１２／ｃｍ２以下の範囲内に設定しておくことで、前記第１状態の下で最大ゲート電流が所定の値以上を示すこととなり、第３不純物拡散領域１３から電荷蓄積層６に対して十分な電子量がトラップされ、メモリセルトランジスタ１２に対して正しく情報が書き込まれることとなる。更に、上述の不純物密度の範囲内では、ドレイン電流が大きく減少しているため、消費電流となる該ドレイン電流に対する最大ゲート電流の割合、すなわちゲートに対するホットエレクトロンの注入効率が著しく改善されることとなる。
又、図１及び図２に示されるメモリセル１において、第２不純物拡散領域３に接続されるソースビット線ＳＬ１を開放し、第２ゲート電極１０が接続されるワード線ＷＬ１、及び第１ゲート電極８が接続されるコントロール線ＣＬ１に所定の負電圧（例えば−５Ｖ）を印加し、第１不純物拡散領域４に接続されるドレインビット線ＤＬ１に所定の正電圧（例えば５Ｖ）を印加する（以下、かかる電圧印加状態を「第２状態」と称する）。これによって、第１ゲート電極８と第１不純物拡散領域４との間に高電位差が生じることより、両者の間に高電界が発生し、当該高電界によって第１絶縁膜５をトンネルして流れる電流（ＦＮ電流）を生じさせて電荷蓄積層６内に保持されている電子が不純物拡散領域４側に引き抜かれる。或いは、第１不純物拡散領域４と第１ゲート電極８のオーバーラップ部分に発生するバンド間トンネル電流により誘起されたホットホールを電荷蓄積層６内に注入し、当該蓄積層８内に保持されている電子を相殺する。即ち、図２に示されるメモリセル構造の下、第２状態のような電圧印加状態とすることで選択メモリセル１に保持されていた情報が消去される。
ここで、例えばメモリセルの書き込み状態と消去状態をデータの「０」と「１」に対応付けることで、上述の書き込み及び消去により１ビットデータ（０／１）の書き換えを繰り返し行うことができる。更に、図１及び図２に示されるメモリセル１において、第１不純物拡散領域４に接続されるドレインビット線ＤＬ１、第１ゲート電極８に接続されるコントロール線ＣＬ１、及び第２ゲート電極１０に接続されるワード線ＷＬ１に対して所定の正電圧を印加すると共に、第２不純物拡散領域３が接続されるソースビット線ＳＬ１を接地する。尚、第１状態の場合と異なり、ドレインビット線ＤＬ１に印加する電圧を１Ｖ程度、コントロール線ＣＬ１に印加する電圧を３Ｖ程度、ワード線ＷＬ１に印加する電圧を３Ｖ程度とする（以下、かかる電圧印加状態を「第３状態」と称する）。そして当該状態の下で、ソースビット線ＳＬ１を流れる電流量を検知し、この電流量によって当該メモリセル内の情報の有無を判別する。メモリセルトランジスタ１２内に書き込み状態に情報が記憶されている場合、電荷蓄積層６内に電子が保持されているため、メモリセルトランジスタ１２の閾値電圧が初期状態（電荷蓄積層６内に電子が保持されていない消去状態）と比較して上昇する。即ち、メモリセルトランジスタ１２内に記憶されている情報が書き込み状態である「１」か消去状態である「０」かで選択されたメモリセルトランジスタ１２を流れる電流量が変化するため、ソース線ＳＬ１を流れる電流量を検知することにより、当該メモリセル１に情報が書き込まれているか否かの判別を行うことができる。
本発明装置によれば、第１積層部１５と第２積層部１６との間に形成される第３不純物拡散領域１３の不純物密度を低密度状態とし、当該領域内の電子移動を律速させる。更に、第２ゲート電極１０に第２積層部１６下部領域を弱反転状態にする電圧を加えることで、第２積層部１６の下部領域と第３不純物拡散領域１３の接点部分の電位を接地電位に近づけ、前記第３不純物拡散領域１３内の電位差をより大きく広げる。これによって当該領域内に高電界を発生させてホットエレクトロンが生成される。そして、当該ホットエレクトロンがメモリセルトランジスタ１２のソース側から電荷蓄積層６内に注入されるソースサイドインジェクションが実現されることとなる。このとき、図２に示されるように、本発明に係るメモリセル１の構造はアクセストランジスタ１１とメモリセルトランジスタ１２を水平方向に配列した従来の特許文献１の構成（図６）に近い構造であり、従来の特許文献 ３の構成（図７）と比較してゲート電極の一部領域を２層構造にすることなくソースサイドインジェクションが実現されるため、製造工程を簡素化することができる。又、チャネルホットエレクトロンを生成して電荷蓄積層に注入する従来の特許文献１と比較した場合、ソースサイドインジェクションにより電荷蓄積層に電子の注入を行うことができる本発明装置の方が、書き込み電流を低減することができ、注入効率を１桁程度改善することができる。即ち、本発明装置によれば、従来構成と比較して注入効率の改善と製造工程の簡素化の両立を実現することが可能となる。
尚、第３不純物拡散領域１３のチャネル方向（水平方向）の距離を短くするほど当該領域内の水平方向電界が大きくなるため、第３不純物拡散領域１３の水平方向距離は狭い方が好ましい。従って、当該領域１３の水平方向距離は、第１ゲート電極１２及び第２ゲート電極１１の加工処理が可能な最小間隔として構わない。第３不純物拡散領域１３の水平方向距離を十分小さい１００ｎｍ程度以下とする場合、第１ゲート電極８或いは第２ゲート電極１０の第３不純物領域１３に対面する側壁から第３不純物拡散領域１３に対するフリンジ電界の影響により該不純物領域１３内の電子密度を増加させることができる。即ち、第３不純物拡散領域１３の不純物密度が５×１０１２／ｃｍ２以下の範囲内で当該領域１３の正味の活性不純物の導電型がＮ型となるように調節すると、デプリーション型の寄生ＭＯＳトランジスタとして上述のゲート電極側面からのフリンジ電界により同様に当該領域１３の電子密度を増加させることができる。前述の場合よりも更にこの水平方向距離を短くすると、上述のフリンジ電界はさらに増加し、電子濃度の増加による該領域の電位降下量の低下を防止するため、第３不純物拡散領域の密度を更に低くすることが好ましい。即ち、第３不純物拡散領域１３の水平方向距離を狭くすればするほど、高電界を発生させるために必要な所定の電圧降下を確保すべく第３不純物拡散領域１３の不純物拡散密度の最適値は低くなる。
第３不純物拡散領域１３の水平方向距離がさらに狭くなり、上述のフリンジ電界が、ゲート電極直下の垂直方向電界とほぼ同程度となると、該領域１３の正味の活性不純物の導電型をＰ型としても、該領域１３はエンハンスメント型の寄生ＭＯＳトランジスタとして機能して上述のゲート電極側面からのフリンジ電界により該不純物領域１３の電子密度を増加させることができる。このため、上述の充分短い該水平方向距離の範囲においては、水平距離が長い場合の第３不純物拡散領域１３の不純物密度よりも低い不純物密度であっても充分な書き込み電流と書き込み効率を確保できる。従って、この場合は第３不純物拡散領域の正味の導電型が第１不純物拡散領域４及び第２不純物拡散領域３の極性に対して逆極性であるＰ型であっても構わない。
又、図５のグラフでは、第３不純物拡散領域１３の不純物密度が５×１０１２／ｃｍ２以下の範囲内で最大ゲート電流が上昇しているが、かかる値は標準的な製造条件の下で得られる標準的な値であり、半導体基板２にドープされたＰ型不純物の不純物濃度や、第１絶縁膜５、第２絶縁膜７等の膜厚等の製造条件に左右され得る。しかしながら、少なくとも第３不純物拡散領域１３の不純物密度を、第１不純物拡散領域４及び第２不純物拡散領域３における不純物密度より低い範囲内の値に設定することで、情報を正しく書き込むために十分な電子量を電荷蓄積層６にトラップすることが可能な大きさの最大ゲート電流値を実現することができる。
＜本発明方法についての説明＞
次に、図１に示される本発明装置２０が備えるメモリセルアレイ２１の製造方法について説明する。尚、以下では、誤解の恐れのない範囲内で図２に記載されたメモリセル１内の符号を用いて、図８（ａ）〜図８（ｅ）に示される製造工程に係る各断面図を参照して説明を行う。
まずＰ型不純物がドープされた半導体基板２上にシリコン酸化膜（第１絶縁膜の材料膜。以下、「第１絶縁膜」と称する）５を膜厚２〜１０ｎｍ程度堆積した後、シリコン窒化膜（電荷蓄積層の材料膜。以下、「電荷蓄積層」と称する）６を膜厚２〜２０ｎｍ程度堆積する（図８（ａ）参照）。その後、所定領域以外に堆積された第１絶縁膜５及び電荷蓄積層６をフォトリソグラフィ技術及びエッチング技術を用いて除去する（図８（ｂ）参照
）。尚、ここでいう所定領域とは、メモリセル２１を構成する各メモリセル内のメモリセルトランジスタ形成領域（厳密には第１積層部１５形成領域）を指す。
その後、シリコン酸化膜（第２絶縁膜及び第３絶縁膜の材料膜。以下、「第２絶縁膜」と称する）７を膜厚７ｎｍ程度堆積した後、ポリシリコン膜（第１ゲート電極８及び第２ゲート電極１０の材料膜。以下、「ゲート電極膜」と称する）８を膜厚５０〜２００ｎｍ程度堆積する。その後、所定領域以外に堆積された第２絶縁膜７及びゲート電極膜８をフォトリソグラフィ技術及びエッチング技術を用いて除去する。尚、ここでいう所定領域とは、メモリセルアレイ２１を構成する各メモリセル内のメモリセルトランジスタ形成領域（厳密には第１積層部１６形成領域）及びアクセストランジスタ形成領域（厳密には第２積層部１５形成領域）の他、メモリセルアレイの周辺に存在する周辺回路領域内のトランジスタ形成領域（厳密には当該トランジスタを構成するゲート電極形成領域）を含む領域を指す。当該工程により、各メモリセル領域に第１積層部１６及び第２積層部１５が形成される（図８（ｃ）参照）。
次に、半導体基板２上の第２不純物拡散領域３、第１不純物拡散領域４、第３不純物拡散領域１３、及び周辺回路領域内のトランジスタの拡散領域に対して不純物密度が低密度状態（５×１０１２ｉｏｎｓ／ｃｍ２以下）となるような条件下でＮ型不純物イオンを注入する（以下、「第１注入工程」と称する）（図８（ｄ）参照）。その後、半導体基板２上の第３不純物拡散領域１３の上部領域をマスクして、上記第２不純物拡散領域３、第１不純物拡散領域４、及び周辺回路領域内のトランジスタの拡散領域に対して、不純物密度が高密度状態（１×１０１５ｉｏｎｓ／ｃｍ２以上）となるような条件下でＮ型不純物イオンを注入する（以下、「第２注入工程」と称する）（図８（ｅ）参照）。その後、絶縁膜堆積、コンタクト形成、金属配線形成等の従来工程を経て本発明装置が製造される。
即ち、本発明方法によれば、第１ゲート電極８及び第２ゲート電極１０が同一工程内で形成されるため、ゲート電極が２層構造である特許文献３に記載の従来構造の不揮発性半導体記憶装置を製造する場合より工程を短縮化することができる。又、第２絶縁膜７の堆積、ゲート電極膜８の堆積、及びＮ型不純物イオンの注入の各工程を経ることで、メモリセル内のアクセストランジスタ及びメモリセルトランジスタに加えて、周辺回路領域内のトランジスタが同時に形成されるため、本発明装置全体としての製造工程の短縮化を図ることができる。
尚、第１注入工程と第２注入工程の間に、絶縁膜の堆積工程と加工工程を経ることで、サイドウォール絶縁膜を形成する工程を有し、当該サイドウォール絶縁膜によって第３不純物拡散領域１３がマスクされるものとしても構わない。
尚、上述した製造方法は一例であって、図２に示されるメモリセル１の構造が実現可能であれば、一部の工程順が前後してなる製造方法や、一部の工程が他の工程で置き換えられてなる製造方法でも構わない。
＜別実施形態＞
以下において、別実施形態について説明を行う。
〈１〉 上述の実施形態では、アクセストランジスタ及びメモリセルトランジスタが何れもＮチャネル構造であるものとして説明を行ったが、半導体基板２の極性、及び各不純物拡散領域の極性を夫々上述の実施形態と逆極性にすることでＰチャネル構造の場合も同様に実現することが可能である。
〈２〉 上述の実施形態では、メモリセルトランジスタ１２を構成する電荷蓄積層６としてシリコン窒化膜を利用する構成としたが、電荷蓄積層６として導電性材料を用いることにより浮遊ゲートを備えるフラッシュメモリ構造とすることも可能である。
本発明装置の一構成例であるＥＥＰＲＯＭの全体的な概略構成を示すブロック図 本発明装置の一構成例であるＥＥＰＲＯＭが備える一メモリセルの概略断面構造図 所定の電圧印加状態の下で半導体基板上に形成されるチャネル領域内の水平方向位置に対するポテンシャル変化の推移を示すグラフ 所定の電圧印加状態の下で半導体基板上に形成されるチャネル領域内の水平方向位置に対する水平方向電界の大きさの推移を示すグラフ 第３不純物拡散領域の不純物密度と、電子が第３不純物拡散領域から電荷蓄積層内にトラップされる際に生じる電流の最大値、及び選択メモリセルのドレイン電流との関係を示すグラフ 従来構成の不揮発性半導体記憶装置が備える一メモリセルの概略断面図 従来構成の不揮発性半導体記憶装置が備える一メモリセルの別の概略断面図 メモリセルの製造工程に係る概略断面図
符号の説明
１： メモリセル領域
２： 半導体基板
３： 第２不純物拡散領域（ソース領域）
４： 第１不純物拡散領域（ドレイン領域）
５： 第１絶縁膜
６： 電荷蓄積層
７： 第２絶縁膜
８： 第１ゲート電極
９： 第３絶縁膜
１０： 第２ゲート電極
１１： アクセストランジスタ
１２： メモリセルトランジスタ
１３： 第３不純物拡散領域
１５： 第１積層部
１６： 第２積層部
２０： 本発明に係る不揮発性半導体記憶装置
２１： メモリセルアレイ
２３： データ入出力端子
２４： 入力バッファ
２５： ドレイン電圧制御回路
２６： カラムデコーダ
２７： アドレス入力端子
２８： アドレスバッファ
２９： ロウデコーダ
３１： ゲート電圧制御回路
３２： 出力バッファ
３３： センスアンプ
３４： ソース電圧制御回路
９０： 従来構成の不揮発性半導体記憶装置
９１： 従来構成の不揮発性半導体記憶装置が備える不純物拡散領域
９４： 従来構成の不揮発性半導体記憶装置
９５： 従来構成の不揮発性半導体記憶装置
ＣＬ１： コントロール線
ＤＬ１： ドレインビット線
ＳＬ１： ソースビット線
ＷＬ１： ワード線

Claims (15)

  1. 第１導電型の半導体基板上に、第２導電型の第１不純物拡散領域及び第２不純物拡散領域を有し、当該第１及び第２不純物拡散領域間に、第１絶縁膜、電荷蓄積層、第２絶縁膜、及び第１ゲート電極を下から順に積層してなる第１積層部と、第３絶縁膜及び第２ゲート電極を下から順に積層してなる第２積層部と、を有するメモリセルを備えて構成される不揮発性半導体記憶装置であって、
    前記第１積層部と前記第２積層部とに挟まれた第３不純物拡散領域が、前記第２導電型の不純物密度が前記第１及び第２不純物拡散領域より低く５×１０１２ｉｏｎｓ／ｃｍ２以下に設定されている第３不純物拡散領域であることを特徴とする不揮発性半導体記憶装置。
  2. 前記第３不純物拡散領域の上部に何れのゲート電極も配置されていないことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記第１不純物拡散領域、前記第２不純物拡散領域、前記第１ゲート電極、及び前記第２ゲート電極に対して夫々所定の書き込み電圧が印加される第１状態の下では、前記第３不純物拡散領域内に高電界状態が形成され、当該第３不純物拡散領域から前記電荷蓄積層に対してホットキャリアのソースサイドインジェクションによる電荷注入の結果、情報の書き込みが行われることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
  4. 前記第１状態の下では、前記第２積層部下部のチャネルが弱反転状態を形成することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 前記第１及び第２不純物拡散領域内の不純物密度が１×１０１５ｉｏｎｓ／ｃｍ２以上に設定されていることを特徴とする請求項１〜請求項４の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記第２絶縁膜と前記第３絶縁膜とが同じ絶縁性材料で形成されることを特徴とする請求項１〜請求項５の何れか１項に記載の不揮発性半導体記憶装置。
  7. 前記第１ゲート電極と前記第２ゲート電極とが同じ導電性材料で形成されることを特徴とする請求項１〜請求項６の何れか１項に記載の不揮発性半導体記憶装置。
  8. 前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイを備え、
    前記メモリセルアレイの構成領域以外の周辺回路領域内に、前記第２絶縁膜と同じ絶縁性材料、前記第１ゲート電極と同じ導電性材料、及び前記第２導電型の不純物拡散領域を有して構成されるトランジスタを備えることを特徴とする請求項１〜請求項７の何れか１項に記載の不揮発性半導体記憶装置。
  9. 請求項１に記載の不揮発性半導体記憶装置の製造方法であって、
    前記第１積層部の形成予定領域に前記第１絶縁膜及び前記電荷蓄積層を形成する第１工程と、
    前記第１工程終了後、絶縁性材料及び導電性材料を順次堆積後、所定領域以外に堆積された両材料を除去することで、前記第１積層部及び前記第２積層部を形成する第２工程と、
    前記第２工程終了後、前記第３不純物拡散領域に不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２以下となるように前記第２導電型の不純物を注入する第３工程と、
    前記第１不純物拡散領域及び前記第２不純物拡散領域を含む領域に不純物密度が５×１０１２ｉｏｎｓ／ｃｍ２より高い所定の密度となるように前記第２導電型の不純物を注入する第４工程と、を有することを特徴とする不揮発性半導体記憶装置の製造方法。
  10. 前記第３工程と前記第４工程において注入される不純物が、前記第１積層部或いは前記第２積層部を構成する前記導電性材料をマスクとして注入されることを特徴とする請求項９に記載の不揮発性半導体記憶装置の製造方法。
  11. 前記第４工程において注入される不純物の密度が１×１０１５ｉｏｎｓ／ｃｍ２以上の範囲内であることを特徴とする請求項９又は請求項１０に記載の不揮発性半導体記憶装置の製造方法。
  12. 前記第１積層部の前記導電性材料によって情報を記憶するためのメモリセルトランジスタのコントロールゲート電極が形成され、前記第２積層部の前記導電性材料によって前記メモリセルトランジスタに対する導通を制御するためのアクセストランジスタのゲート電極が形成されることを特徴とする請求項９〜請求項１１の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
  13. 前記第２工程において堆積される前記導電性材料を利用して、前記半導体基板上に汎用論理回路を形成する工程を有することを特徴とする請求項９〜請求項１２に記載の不揮発性半導体記憶装置の製造方法。
  14. 前記第２工程において、前記メモリセルが行方向及び列方向に夫々複数配列されてなるメモリセルアレイの構成領域以外の周辺回路領域内の第１所定領域に前記絶縁性材料及び前記導電性材料を堆積すると共に、前記第４工程において前記周辺回路領域内の第２所定領域に前記第２導電型の不純物を注入して不純物拡散領域を形成することで、前記周辺回路領域内に前記絶縁性材料、前記導電性材料及び前記不純物拡散領域を有してなるトランジスタが形成されることを特徴とする請求項９〜請求項１３の何れか１項に記載の不揮発性半導体記憶装置の製造方法。
  15. 前記第１不純物拡散領域、前記第２不純物拡散領域、前記第１ゲート電極、及び前記第２ゲート電極に対して夫々所定の書き込み電圧を印加することで情報の書き込みを行う請求項１に記載の不揮発性半導体記憶装置における情報の書き込み方法であって、
    前記第２ゲート電極に対して、前記第２積層部下部のチャネルの閾値電圧近傍の電圧を印加することを特徴とする不揮発性半導体記憶装置における情報の書き込み方法。
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