JPS60182777A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS60182777A JPS60182777A JP3812884A JP3812884A JPS60182777A JP S60182777 A JPS60182777 A JP S60182777A JP 3812884 A JP3812884 A JP 3812884A JP 3812884 A JP3812884 A JP 3812884A JP S60182777 A JPS60182777 A JP S60182777A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000926 separation method Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 14
- 230000015654 memory Effects 0.000 abstract description 13
- 230000001133 acceleration Effects 0.000 abstract description 4
- 238000010276 construction Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＯ８構造を有する浮遊ゲート型不揮発性半
導体メモリに関する。さらに詳細には、低い電圧でかつ
高い注入効率で電荷の浮遊ゲート電極への書込み全可能
とする不揮発性半導体メモリに関する。
導体メモリに関する。さらに詳細には、低い電圧でかつ
高い注入効率で電荷の浮遊ゲート電極への書込み全可能
とする不揮発性半導体メモリに関する。
従来、チャネル注入方式を用いた浮遊ゲート型不揮発性
メモリの書込み（電荷を浮遊ゲート電極に注入すること
）電圧は最低７ｖ程度の書込み電圧を必要としていた。
メモリの書込み（電荷を浮遊ゲート電極に注入すること
）電圧は最低７ｖ程度の書込み電圧を必要としていた。
回路システムの動作電圧として５ｖ単一化が進んでいる
現在、４．０Ｖ以下で書込み・読出し可能の不揮発性メ
モリの必要性が高まっている。第１図に７ｖ程度でチャ
ネル注入によシ書込み可能な従来の浮遊ゲート型不揮発
性メモリの断面図を示す。Ｐ型のシリコン半導体基板１
（ｎ型基板上に作られたＰ−ウェルでもよい）にｎ十の
暴−ス領域２とドレイン領域６が形成され、電極８及び
９により外部と接続されている。
現在、４．０Ｖ以下で書込み・読出し可能の不揮発性メ
モリの必要性が高まっている。第１図に７ｖ程度でチャ
ネル注入によシ書込み可能な従来の浮遊ゲート型不揮発
性メモリの断面図を示す。Ｐ型のシリコン半導体基板１
（ｎ型基板上に作られたＰ−ウェルでもよい）にｎ十の
暴−ス領域２とドレイン領域６が形成され、電極８及び
９により外部と接続されている。
ソース領域２と接する第１のチャネル領域１１にはゲー
ト酸化膜４を介して選択ゲート電極７が形成されている
。また、ドレイン領域３及びドレイン領域６と隣接する
第２のチャネル領域１２の上、には、薄い（１ｏｏＸ〜
２００Ｘ）ゲート酸化膜５を介して多結晶シリコンよシ
なる浮遊ゲート電極６が形成され酸化膜１０により電気
的に孤立させられている。
ト酸化膜４を介して選択ゲート電極７が形成されている
。また、ドレイン領域３及びドレイン領域６と隣接する
第２のチャネル領域１２の上、には、薄い（１ｏｏＸ〜
２００Ｘ）ゲート酸化膜５を介して多結晶シリコンよシ
なる浮遊ゲート電極６が形成され酸化膜１０により電気
的に孤立させられている。
第１のチャネル領域と第２のチャネル領域の間には極め
て短い第３のチャネル領域が形成されている浮遊ゲート
電極６の電位ＶＦｔｒｙドレイン領域６と浮遊ゲート電
極６の間の静電容量のためドレイン領域６に印加される
ドレイン電圧ＶＤにより制御される。仲、浮遊ゲート電
極６の中に電子が注入されていない場合、ドレイン電圧
ＶＤ＝ ｓｖ’１印加すると、浮遊ゲート領域６の電位
ＶＦ もほぼ５ｖ程度になる。従って浮。遊ゲート電極
６の下の第２のチャネール領域１２の表面電位ψｓＦは
ドレイン領域３の電位に近づく。−力選択ゲート電極７
にはそのしきい値電圧にほぼ等しいα圧が与えられるた
め、選択ゲート電極７の下の第１のチャネル領域１１の
表面電位ψｓ’ｓはソース領域２の電位にほぼ等しくな
る。従って第１のチャネル領域１１から第２のチャネル
領域１２にかけて、表面電位ψＢは表面電位ψ８Ｂから
表向電位ψＳＦ １で急峻に変化する。゛電子はこの境
界で電界加速されて浮遊ゲート乙の下でホットエレクト
ロンになり、浮遊ゲート乙に飛び込む。詳細には基板シ
リコンと二酸化シリコンの電位障壁６．２θＶ以上のエ
ネルギーを得たホットエレクトロンのみが薄いゲート酸
化膜５を通９抜は浮遊ゲート６に入９込むことができる
。
て短い第３のチャネル領域が形成されている浮遊ゲート
電極６の電位ＶＦｔｒｙドレイン領域６と浮遊ゲート電
極６の間の静電容量のためドレイン領域６に印加される
ドレイン電圧ＶＤにより制御される。仲、浮遊ゲート電
極６の中に電子が注入されていない場合、ドレイン電圧
ＶＤ＝ ｓｖ’１印加すると、浮遊ゲート領域６の電位
ＶＦ もほぼ５ｖ程度になる。従って浮。遊ゲート電極
６の下の第２のチャネール領域１２の表面電位ψｓＦは
ドレイン領域３の電位に近づく。−力選択ゲート電極７
にはそのしきい値電圧にほぼ等しいα圧が与えられるた
め、選択ゲート電極７の下の第１のチャネル領域１１の
表面電位ψｓ’ｓはソース領域２の電位にほぼ等しくな
る。従って第１のチャネル領域１１から第２のチャネル
領域１２にかけて、表面電位ψＢは表面電位ψ８Ｂから
表向電位ψＳＦ １で急峻に変化する。゛電子はこの境
界で電界加速されて浮遊ゲート乙の下でホットエレクト
ロンになり、浮遊ゲート乙に飛び込む。詳細には基板シ
リコンと二酸化シリコンの電位障壁６．２θＶ以上のエ
ネルギーを得たホットエレクトロンのみが薄いゲート酸
化膜５を通９抜は浮遊ゲート６に入９込むことができる
。
第２図に第１図に示した構成のメモリ素子における表向
電位ψＢの分布の例を示す。領域ｉ、ＩＩ。
電位ψＢの分布の例を示す。領域ｉ、ＩＩ。
ＩＩＩ、 Ｗ、 Ｖはそれぞれ第１図のソース領域２、
第１のチャネル領域１１、第３のチャネル領域１６、第
２のチャネル領域１２、ドレイン領域６に対応している
。実ｆｍはＰ氾基板１の不純物濃度が高い場合の表面電
位ψＢの分布である。領域■側での表面電位の変化に急
峻であるが、領域■側では基板１の不純物濃度が畠いた
め浮遊ゲート’ｔ＠！、６の電位がその下の表１を十分
に反転できず表面電位の変′化はゆるや〃）となる。破
線はＰ型基板１の不純物濃度の低い場合の表面電位ψＳ
の分布を示している。領域■側での表面′電位ψＢの電
位降下はみられないが、領域■側での表向電位ψ８の変
化がゆるやかになる。表面電位ψＳの変化がゆるやかで
あると、刀ｌＪ運電界が弱くなｐ高いエネルギーを有す
るホットエレクトロンの発生確率が小さく書込み寛庄葡
低くできなかった。
第１のチャネル領域１１、第３のチャネル領域１６、第
２のチャネル領域１２、ドレイン領域６に対応している
。実ｆｍはＰ氾基板１の不純物濃度が高い場合の表面電
位ψＢの分布である。領域■側での表面電位の変化に急
峻であるが、領域■側では基板１の不純物濃度が畠いた
め浮遊ゲート’ｔ＠！、６の電位がその下の表１を十分
に反転できず表面電位の変′化はゆるや〃）となる。破
線はＰ型基板１の不純物濃度の低い場合の表面電位ψＳ
の分布を示している。領域■側での表面′電位ψＢの電
位降下はみられないが、領域■側での表向電位ψ８の変
化がゆるやかになる。表面電位ψＳの変化がゆるやかで
あると、刀ｌＪ運電界が弱くなｐ高いエネルギーを有す
るホットエレクトロンの発生確率が小さく書込み寛庄葡
低くできなかった。
本発明は、上口己のような欠点を克服するためになされ
たものでりり、低い普込み′電圧のメモリ金提供するも
のである。
たものでりり、低い普込み′電圧のメモリ金提供するも
のである。
本発明の不揮発性メモリについて第６図〜第５図き用い
て詳細に説明する。
て詳細に説明する。
第６図は、不発明の不揮発性半導体メモリの一実施例を
示す断面図である。第５図に示すように浮遊ゲートの下
にｎ型の不純物領域１４が設けられた構造となっている
。基板１の不純物濃度は高いものを用いる。
示す断面図である。第５図に示すように浮遊ゲートの下
にｎ型の不純物領域１４が設けられた構造となっている
。基板１の不純物濃度は高いものを用いる。
Ｍ４図に第３図のメモリの選択ゲート電極７にそのしき
い値電圧近傍の電圧を印〃口し、ドレイン領域５に書込
みに必要な電圧を与えた時の表面電位ψＢの分布をボす
。領域１． ＩＩ、 ｌｉｔ、 ＩＶ、 Ｖはそれぞれ
第３図のソース領域２、第１のチャネル領域１１、第６
のチャネル領域１６、第２のチャネル領域１２、ドレイ
ン領域６に対応している。
い値電圧近傍の電圧を印〃口し、ドレイン領域５に書込
みに必要な電圧を与えた時の表面電位ψＢの分布をボす
。領域１． ＩＩ、 ｌｉｔ、 ＩＶ、 Ｖはそれぞれ
第３図のソース領域２、第１のチャネル領域１１、第６
のチャネル領域１６、第２のチャネル領域１２、ドレイ
ン領域６に対応している。
Ｐ型基板１の不純物濃度２篩くすると１１１述の如く、
領域■での表面電位が上が９急峻な表面電位ψ５の変化
がイυられなかったが、ｎ型不純物領域１４全設けたこ
とによシ、領域■の辰面龜位ψ計・勿充分ドレイン領域
６の′電位近くまで引下げることが可能となる。従って
領域］■から領域■にｙ＞けての表面電位ψＢの変化は
極めて急峻となシドレ１ン・ソース間電圧■Ｄｓに近ず
く。これによシ加速亀界は強くなυ、かつその加速領域
も短くなるので散乱によるエネルギー損失が少なくなり
ホットエレクトロンの発生確率が高くなるので、低いド
レイン電圧（例えば４Ｖ）での書き込みが可能となる。
領域■での表面電位が上が９急峻な表面電位ψ５の変化
がイυられなかったが、ｎ型不純物領域１４全設けたこ
とによシ、領域■の辰面龜位ψ計・勿充分ドレイン領域
６の′電位近くまで引下げることが可能となる。従って
領域］■から領域■にｙ＞けての表面電位ψＢの変化は
極めて急峻となシドレ１ン・ソース間電圧■Ｄｓに近ず
く。これによシ加速亀界は強くなυ、かつその加速領域
も短くなるので散乱によるエネルギー損失が少なくなり
ホットエレクトロンの発生確率が高くなるので、低いド
レイン電圧（例えば４Ｖ）での書き込みが可能となる。
又チャネル′電子の浮遊ゲートへの注入効率が高くなる
ため、低電流消費、高速で書き込みを行なうこともげ龍
となる。
ため、低電流消費、高速で書き込みを行なうこともげ龍
となる。
仄にメモリの読出しは、選択ゲート電極７にその下のチ
ャンネル領域を充分強く反転するような電圧を印加し、
さらにドレイン領域６に読み出し電圧でを）るＶＲを印
加すると、浮遊ゲート電極乙の中の電子の量に応じたチ
ャネル電流がソースドレイン領域間に流れることがら可
能となる。電子が浮遊ゲート−也使、６の中に多数注入
された１込み状態では低コンダクタンスであｐ、逆に電
子の注入のない状態では高コンダクタンスである。
ャンネル領域を充分強く反転するような電圧を印加し、
さらにドレイン領域６に読み出し電圧でを）るＶＲを印
加すると、浮遊ゲート電極乙の中の電子の量に応じたチ
ャネル電流がソースドレイン領域間に流れることがら可
能となる。電子が浮遊ゲート−也使、６の中に多数注入
された１込み状態では低コンダクタンスであｐ、逆に電
子の注入のない状態では高コンダクタンスである。
第５図に不発明の不揮発性半導体メモリーの他の実施例
の断面図全示す。第す図に２いては、高濃度のＰ型基板
を用いていたのに対し、第５図では低請暦のｐｕ基板１
に、浮遊ゲート乙の下のｎ型領域１４と選択ゲート７の
下の高濃度Ｐ型領域１５を設けたものでめる。ｎ型領域
１４は浮遊ゲート６と選択ゲート７の境界からドレイン
側にかけてわずかに存在するだけでも、書込み電圧を低
下せしめることが可能である。この場合のメモリの読出
しは、浮遊ゲート電極６中の′屯すの量により、浮遊ゲ
ート乙の下のチャネル領域のしきい値電圧が変化するこ
とを利用すめ。
の断面図全示す。第す図に２いては、高濃度のＰ型基板
を用いていたのに対し、第５図では低請暦のｐｕ基板１
に、浮遊ゲート乙の下のｎ型領域１４と選択ゲート７の
下の高濃度Ｐ型領域１５を設けたものでめる。ｎ型領域
１４は浮遊ゲート６と選択ゲート７の境界からドレイン
側にかけてわずかに存在するだけでも、書込み電圧を低
下せしめることが可能である。この場合のメモリの読出
しは、浮遊ゲート電極６中の′屯すの量により、浮遊ゲ
ート乙の下のチャネル領域のしきい値電圧が変化するこ
とを利用すめ。
以上説明したように、不発明によれば、杏込み電圧の低
い小揮発住半纏体メモリ金つ〈々ことができる。
い小揮発住半纏体メモリ金つ〈々ことができる。
本発明の説明には、ＰＭシリコン基扱を用いたＮ型のメ
モリ音用いたが、ｌｑ型／リコン基板を用いたＰ型のメ
モリも全く同様に、１毛成さ７ＬることＱよいう址でも
ない。
モリ音用いたが、ｌｑ型／リコン基板を用いたＰ型のメ
モリも全く同様に、１毛成さ７ＬることＱよいう址でも
ない。
第１図は、従来の不揮発性半導体メモＩ）ｋ不す断面図
、第２〆１は第１図の不揮発性半導体メモリの書込み時
における半導体表面の電位分布図、第３図は不発明の不
揮発性半導体メモリの一実施例の断面図、第４図は第６
図の不揮発性半導体メモリの曹込み時に２ける半導体表
面の電位分布図、第５図は本発明の他の実施例を示す断
面図である。 １・・・ＰＭシリコン基板 ２・・・ｎ＋ソソー領域 ６・・・ｎ＋ドレイン領域 籾 ４、本・・・ゲート絶縁膜 ６・・・浮遊ゲート電極 ７・・・選択ゲート電極 ８・・・ソース電極 ９・・・ドレイン′電極 １０・・・絶縁膜 １１・・・第１のチャネル領域 １２・・・第２のチャネル領域 １６・・・第６のチャネル領域 １４・・・ｎ型不純物領域 １５・・・Ｐ型不純物領域 以上 代理人 最上 務 第１図 ■ 第３図 ど ＩＩ １．３／４ ／Ｚ ／ ｊ 第４図 第５図
、第２〆１は第１図の不揮発性半導体メモリの書込み時
における半導体表面の電位分布図、第３図は不発明の不
揮発性半導体メモリの一実施例の断面図、第４図は第６
図の不揮発性半導体メモリの曹込み時に２ける半導体表
面の電位分布図、第５図は本発明の他の実施例を示す断
面図である。 １・・・ＰＭシリコン基板 ２・・・ｎ＋ソソー領域 ６・・・ｎ＋ドレイン領域 籾 ４、本・・・ゲート絶縁膜 ６・・・浮遊ゲート電極 ７・・・選択ゲート電極 ８・・・ソース電極 ９・・・ドレイン′電極 １０・・・絶縁膜 １１・・・第１のチャネル領域 １２・・・第２のチャネル領域 １６・・・第６のチャネル領域 １４・・・ｎ型不純物領域 １５・・・Ｐ型不純物領域 以上 代理人 最上 務 第１図 ■ 第３図 ど ＩＩ １．３／４ ／Ｚ ／ ｊ 第４図 第５図
Claims (1)
- 【特許請求の範囲】 （１）第１導１！型の半導体領域表面部分に互いに間隔
を置いて設けられた第１導電型と異なる第２導電型のソ
ースやドレイン領域と、前記ソース・ドレイン領域間に
作られる前記ソース領域と接する第１のチャネル領域と
前記ソース・ドレイン間に作られ前記ドレイン領域と接
する第２のチャネル領域と、前記第１のチャネル領域と
前記第２のチャネル領域との間に作られる第５のチャネ
ル領域と、前記第１のチャネル領域上に設けられた第１
のゲート絶縁膜と、前記第２のチャネル領域と前記ドレ
イン領域の上に設けられた第２のゲート絶縁膜と、前記
第１のゲート絶縁膜上に設けられた選択ゲート電極と、
前記第２のゲート絶縁膜上に設けられた浮遊ゲート電極
と、前記第３のチャネル領域上に設けられた前記選択ゲ
ート電極と浮遊ゲート電極との間の分離絶縁膜と、前記
第２のチャネル領域内から前記第３のチャネル領域内に
かけて設けられた第２導電型の不純物領域とから成る不
揮発性半導体メ七り。 （２）前記第２の導電型の不純物領域が前記ドレイン領
域壕で達していることを特徴とする特許請求の範囲第１
項記載の不揮発性半導体メモリ。 （８）前記第１のチャネル領域に前記第１の導電型の不
純物のイオンが注入されていることを特徴とする特許請
求の範囲第１項または第２項記載の不揮発性半導体メモ
リ。 （４）前記第１のゲート電極に前記第１のチャネルのし
きい値電圧近傍の電圧を印加すると共に所足の電圧を前
記ドレイン領域に与えて前記浮遊ゲートに電荷の注入を
行なうことを特徴とする特許請求範囲第１項から第３項
いずれが記載の不揮発性半導体メモリ。 （５）前記第１のゲート電極に前記第１のチャネルのし
きい値電圧よシ十分高い電圧を印加して、前記ソース・
ドレイン間の導電状態を検出するとによシ前記浮遊ゲー
ト電極の電荷情報全貌み出すこと全特徴とする特許請求
の範囲第１項から第４項いずれか記載の不揮発性半導体
メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812884A JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812884A JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182777A true JPS60182777A (ja) | 1985-09-18 |
| JPH026233B2 JPH026233B2 (ja) | 1990-02-08 |
Family
ID=12516812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3812884A Granted JPS60182777A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182777A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| EP0369676A2 (en) * | 1988-11-17 | 1990-05-23 | Seiko Instruments Inc. | Semi-conductor non-volatile memory |
| US5262987A (en) * | 1988-11-17 | 1993-11-16 | Seiko Instruments Inc. | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation |
| JP2008118040A (ja) * | 2006-11-07 | 2008-05-22 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 |
-
1984
- 1984-02-29 JP JP3812884A patent/JPS60182777A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| EP0369676A2 (en) * | 1988-11-17 | 1990-05-23 | Seiko Instruments Inc. | Semi-conductor non-volatile memory |
| US5262987A (en) * | 1988-11-17 | 1993-11-16 | Seiko Instruments Inc. | Floating gate semiconductor nonvolatile memory having impurity doped regions for low voltage operation |
| JP2008118040A (ja) * | 2006-11-07 | 2008-05-22 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH026233B2 (ja) | 1990-02-08 |
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