JPS649741B2 - - Google Patents
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- JPS649741B2 JPS649741B2 JP56157044A JP15704481A JPS649741B2 JP S649741 B2 JPS649741 B2 JP S649741B2 JP 56157044 A JP56157044 A JP 56157044A JP 15704481 A JP15704481 A JP 15704481A JP S649741 B2 JPS649741 B2 JP S649741B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Description
【発明の詳細な説明】
本発明は低電圧、低電流で書き込み可能な不揮
発半導体メモリに関する。
発半導体メモリに関する。
従来のチヤンネル注入型不揮発性半導体メモリ
は書き込み効率が悪く、その為、書き込みに大電
流、大電圧を必要とした。その理由を第１図に示
した従来のチヤンネル注入型の不揮発性半導体メ
モリの構成図を用いて説明する。
は書き込み効率が悪く、その為、書き込みに大電
流、大電圧を必要とした。その理由を第１図に示
した従来のチヤンネル注入型の不揮発性半導体メ
モリの構成図を用いて説明する。
第１図において、５はＰ型の半導体基板であ
り、その表面近傍にn+型のソース領域３及びド
レイン領域４が形成され、これらの間のチヤンネ
ル上にシリコンの酸化膜あるいは窒化膜等の絶縁
物層７、その上に情報としての電荷を蓄える浮遊
ゲート電極２、この浮遊ゲート電極上に作られた
もう一つの絶縁物７、さらには制御ゲート電極１
を積み上げた構成となつている。このｎチヤンネ
ル型不揮発性半導体メモリにおいて、制御ゲート
領域１を基板５に対し正の電極VCGを印加して基
板５の表面を反転せしめ、ドレイン領域に正の電
圧を加えると第１図の矢印で示したように電子e-
がドレイン領域４の近傍で加速されて絶縁物７の
電位障壁を越えるに十分なエネルギーを得ると浮
遊ゲート電極２への電子の注入が可能となる。電
子e-の流れはドレイン近傍に近づく程、半導体内
部を流れるようになる。浮遊ゲート電極２へ注入
される電子は、このドレイン近傍のドレイン電圧
VDによつてのびた空乏層電界で加速された電子
が、シリコン結晶内部でシリコン原子と衝突し、
その衝突によつて生じた高エネルギー電子の一部
である。この衝突により生ずる高エネルギー電子
のうち、浮遊ゲート電極方向に散乱した電子しか
浮遊ゲート電極２に入ることができない。他の高
エネルギー電子は、電子に対してエネルギーレベ
ルの低いドレイン領域４に流れ込む。つまり、ソ
ース領域３から流出したチヤンネル電流のうち極
くわずかの電子しか浮遊ゲート電極２に入ること
ができない。一般にこの割合は、10-10〜10-8程
度である。従つて、第１図に示したような従来の
構造のメモリの場合、低い注入効率をおぎなうた
めに、 (1) チヤンネル電流を大きくして、注入電子を大
きくする。
り、その表面近傍にn+型のソース領域３及びド
レイン領域４が形成され、これらの間のチヤンネ
ル上にシリコンの酸化膜あるいは窒化膜等の絶縁
物層７、その上に情報としての電荷を蓄える浮遊
ゲート電極２、この浮遊ゲート電極上に作られた
もう一つの絶縁物７、さらには制御ゲート電極１
を積み上げた構成となつている。このｎチヤンネ
ル型不揮発性半導体メモリにおいて、制御ゲート
領域１を基板５に対し正の電極VCGを印加して基
板５の表面を反転せしめ、ドレイン領域に正の電
圧を加えると第１図の矢印で示したように電子e-
がドレイン領域４の近傍で加速されて絶縁物７の
電位障壁を越えるに十分なエネルギーを得ると浮
遊ゲート電極２への電子の注入が可能となる。電
子e-の流れはドレイン近傍に近づく程、半導体内
部を流れるようになる。浮遊ゲート電極２へ注入
される電子は、このドレイン近傍のドレイン電圧
VDによつてのびた空乏層電界で加速された電子
が、シリコン結晶内部でシリコン原子と衝突し、
その衝突によつて生じた高エネルギー電子の一部
である。この衝突により生ずる高エネルギー電子
のうち、浮遊ゲート電極方向に散乱した電子しか
浮遊ゲート電極２に入ることができない。他の高
エネルギー電子は、電子に対してエネルギーレベ
ルの低いドレイン領域４に流れ込む。つまり、ソ
ース領域３から流出したチヤンネル電流のうち極
くわずかの電子しか浮遊ゲート電極２に入ること
ができない。一般にこの割合は、10-10〜10-8程
度である。従つて、第１図に示したような従来の
構造のメモリの場合、低い注入効率をおぎなうた
めに、 (1) チヤンネル電流を大きくして、注入電子を大
きくする。
(2) ドレイン電圧を大きくして、ドレイン近傍の
空乏層電界を大きくして、電離衝突を多くす
る。
空乏層電界を大きくして、電離衝突を多くす
る。
(3) 注入時間を長くして、必要な注入量を浮遊ゲ
ート電極２へ入れる。
ート電極２へ入れる。
などの方法により、メモリとして動作するに必要
な電子を浮遊ゲート電極２へ注入していた。
な電子を浮遊ゲート電極２へ注入していた。
しかし、前記(1)〜(3)の方法より明らかなよう
に、従来のメモリは大電流、大電圧、長時間をメ
モリへの情報書込みに必要とするために、メモリ
の集積度の向上、高速書込みが困難であつた。
に、従来のメモリは大電流、大電圧、長時間をメ
モリへの情報書込みに必要とするために、メモリ
の集積度の向上、高速書込みが困難であつた。
本発明は、このような上記の欠点を克服するた
めになされたものであり、浮遊ゲート電極への注
入効率を上げることにより、メモリの高集積化、
高速書込みに適した半導体不揮発性メモリを提供
するものである。
めになされたものであり、浮遊ゲート電極への注
入効率を上げることにより、メモリの高集積化、
高速書込みに適した半導体不揮発性メモリを提供
するものである。
本発明による浮遊ゲート型不揮発性半導体メモ
リについて、構造、記憶書込み方法、読み出し方
法、消去方法について、図を用いて詳細に説明す
る。
リについて、構造、記憶書込み方法、読み出し方
法、消去方法について、図を用いて詳細に説明す
る。
第２図ａは、本発明の不揮発性半導体メモリの
断面図の一実施例である。Ｐ型半導体基板５の表
面近傍にn+型のソース領域３及びドレイン領域
４を形成し、ソース・ドレイン領域間のチヤンネ
ル領域上に、２種類の厚み（単位面積当りの容量
が異なつている）のゲート絶縁膜を形成する。
断面図の一実施例である。Ｐ型半導体基板５の表
面近傍にn+型のソース領域３及びドレイン領域
４を形成し、ソース・ドレイン領域間のチヤンネ
ル領域上に、２種類の厚み（単位面積当りの容量
が異なつている）のゲート絶縁膜を形成する。
第２図ａの実施例においては、ドレイン領域４
と接したチヤンネル領域上に薄い絶縁膜１０７、
ドレイン領域４と接していないチヤネル領域上に
より厚い絶縁膜７１を形成してある。ドレイン領
域４と接するチヤネル領域上のゲート絶縁膜１０
７の単位面積当りの容量は、もう一方のチヤネル
領域上に設けたゲート絶縁膜７１の単位面積当り
の容量に比べ大きく形成する。第２図ａの実施例
の如く、同一膜質（例えば、二酸化シリコン膜）
のときはゲート絶縁膜１０７の膜厚を、ゲート絶
縁膜７１の膜厚に比べ薄くしてもいい。また図に
は示していないが、誘電率の異なるゲート絶縁膜
を用いてもよい。例えば、ゲート絶縁膜１０７を
窒化膜、ゲート絶縁膜７１を二酸化シリコン膜で
形成してもよい。次に、ゲート絶縁膜の７１と１
０７に浮遊ゲート電極２１（一般には、多結晶シ
リコンが用いられている）を形成し、さらに、そ
の上にゲート絶縁膜６１を介して制御ゲート電極
１１を成する。第２図ａに示したゲート絶縁膜７
１と１０７の交わる部分は、少なくともドレイン
領域４からみて、基板５とドレイン領域の下側の
n+との間に生ずる空乏層の幅よりはなれた所に
形成される。
と接したチヤンネル領域上に薄い絶縁膜１０７、
ドレイン領域４と接していないチヤネル領域上に
より厚い絶縁膜７１を形成してある。ドレイン領
域４と接するチヤネル領域上のゲート絶縁膜１０
７の単位面積当りの容量は、もう一方のチヤネル
領域上に設けたゲート絶縁膜７１の単位面積当り
の容量に比べ大きく形成する。第２図ａの実施例
の如く、同一膜質（例えば、二酸化シリコン膜）
のときはゲート絶縁膜１０７の膜厚を、ゲート絶
縁膜７１の膜厚に比べ薄くしてもいい。また図に
は示していないが、誘電率の異なるゲート絶縁膜
を用いてもよい。例えば、ゲート絶縁膜１０７を
窒化膜、ゲート絶縁膜７１を二酸化シリコン膜で
形成してもよい。次に、ゲート絶縁膜の７１と１
０７に浮遊ゲート電極２１（一般には、多結晶シ
リコンが用いられている）を形成し、さらに、そ
の上にゲート絶縁膜６１を介して制御ゲート電極
１１を成する。第２図ａに示したゲート絶縁膜７
１と１０７の交わる部分は、少なくともドレイン
領域４からみて、基板５とドレイン領域の下側の
n+との間に生ずる空乏層の幅よりはなれた所に
形成される。
第２図ａの本発明の一実施例のメモリにおい
て、浮遊ゲート電極２１に電子を注入する方法を
第２図ｂを用いて説明する。
て、浮遊ゲート電極２１に電子を注入する方法を
第２図ｂを用いて説明する。
第２図ｂは、基板５の不純物濃度が５×
10-16atomscm-3、ゲート絶縁膜７１，１０７膜厚
がそれぞれ800Å、60Åの二酸化シリコン膜の構
造において、浮遊ゲート電極２１及びドレイン領
域４の電位が6Vの場合の電子に対するポテンシ
ヤル分布図である。第２図ｂから明らかなよう
に、ゲート絶縁膜７１と１０７との交わる半導体
表面において、急激なポテンシヤル勾配が生ず
る。即ち、ゲート絶縁膜７１の下のチヤンネル領
域の表面ポテンシヤルφSSがゲート絶縁膜１０７
の下のチヤネル領域の表面ポテンシヤルφSDへの
接する部分１０８で急に変化しているためであ
る。
10-16atomscm-3、ゲート絶縁膜７１，１０７膜厚
がそれぞれ800Å、60Åの二酸化シリコン膜の構
造において、浮遊ゲート電極２１及びドレイン領
域４の電位が6Vの場合の電子に対するポテンシ
ヤル分布図である。第２図ｂから明らかなよう
に、ゲート絶縁膜７１と１０７との交わる半導体
表面において、急激なポテンシヤル勾配が生ず
る。即ち、ゲート絶縁膜７１の下のチヤンネル領
域の表面ポテンシヤルφSSがゲート絶縁膜１０７
の下のチヤネル領域の表面ポテンシヤルφSDへの
接する部分１０８で急に変化しているためであ
る。
ソース領域３から流出した電子は、ドレイン領
域４の近傍まで走る間に、ソース・ドレイン間の
表面ポテンシヤル差△φS（＝φSD−φSS）の電界に
より加速される。この表面ポテンシヤル差△φS
が、シリコン基板５とゲート絶縁膜１０７の仕事
関数差φCより大きい場合、ソース領域から流出
した電子の一部は領域１０８から浮遊ゲート電極
２１へ入ることができる。ゲート絶縁膜１０７が
二酸化シリコンの場合、φC＝3.2Vである。従つ
て、△φS＞3.2Vになるような、ドレイン電圧VD
及び制御ゲート電圧VCGを印加することにより、
チヤネル電流の一部を浮遊ゲート電極２１へ注入
することができる。また、ゲート絶縁膜７１の下
のチヤネル領域の表面ポテンシヤルと、ゲート絶
縁膜１０７の下のチヤネル領域の表面ポテンシヤ
ルとの差△φSによる電子加速電界は、シリコン基
板５から浮遊ゲート電極２１に向う成分を含むの
で、ドレインへ向う電子の一部は浮遊ゲートへ注
入される方向に加速される。それ故、チヤネル電
流に対する注入効率は、10-7〜10-4と高くなる。
また、電子に対して、エネルギーレベルの低いド
レイン領域４が注入領域１０８からはなれた所に
あるため電子は浮遊ゲート電極にさらに入りやす
くなる。
域４の近傍まで走る間に、ソース・ドレイン間の
表面ポテンシヤル差△φS（＝φSD−φSS）の電界に
より加速される。この表面ポテンシヤル差△φS
が、シリコン基板５とゲート絶縁膜１０７の仕事
関数差φCより大きい場合、ソース領域から流出
した電子の一部は領域１０８から浮遊ゲート電極
２１へ入ることができる。ゲート絶縁膜１０７が
二酸化シリコンの場合、φC＝3.2Vである。従つ
て、△φS＞3.2Vになるような、ドレイン電圧VD
及び制御ゲート電圧VCGを印加することにより、
チヤネル電流の一部を浮遊ゲート電極２１へ注入
することができる。また、ゲート絶縁膜７１の下
のチヤネル領域の表面ポテンシヤルと、ゲート絶
縁膜１０７の下のチヤネル領域の表面ポテンシヤ
ルとの差△φSによる電子加速電界は、シリコン基
板５から浮遊ゲート電極２１に向う成分を含むの
で、ドレインへ向う電子の一部は浮遊ゲートへ注
入される方向に加速される。それ故、チヤネル電
流に対する注入効率は、10-7〜10-4と高くなる。
また、電子に対して、エネルギーレベルの低いド
レイン領域４が注入領域１０８からはなれた所に
あるため電子は浮遊ゲート電極にさらに入りやす
くなる。
以上説明したように、本発明の注入方法は、浮
遊ゲート電極の電圧、ゲート絶縁膜の膜厚、ゲー
ト絶縁膜の種類を適当に選ぶことにより、ドレイ
ン領域４からある距離（少なくともシリコン基板
５とドレイン領域４の下側の空乏層の幅以上）は
なれた領域で、そのソース側、ドレイン側の表面
ポテンシヤルの差の電界により電子を加速し、浮
遊ゲート電極２１へチヤネル電流の一部を効率良
く注入することから、 (1) 低電流書込み、 (2) 低電圧書込み、 (3) 短時間書込み、 が可能になる。
遊ゲート電極の電圧、ゲート絶縁膜の膜厚、ゲー
ト絶縁膜の種類を適当に選ぶことにより、ドレイ
ン領域４からある距離（少なくともシリコン基板
５とドレイン領域４の下側の空乏層の幅以上）は
なれた領域で、そのソース側、ドレイン側の表面
ポテンシヤルの差の電界により電子を加速し、浮
遊ゲート電極２１へチヤネル電流の一部を効率良
く注入することから、 (1) 低電流書込み、 (2) 低電圧書込み、 (3) 短時間書込み、 が可能になる。
第２図ａの断面図は、浮遊ゲート電極２１の電
位を制御ゲート電極１１が制御する場合の本発明
の一実施例であるが、ドレイン領域４が制御ゲー
ト電極１１の働きを兼ねることも可能である。
位を制御ゲート電極１１が制御する場合の本発明
の一実施例であるが、ドレイン領域４が制御ゲー
ト電極１１の働きを兼ねることも可能である。
第３図は、ドレイン領域４２が制御ゲート電極
１１と同様に浮遊ゲート電極２１の電位を制御す
る働きをもたせた本発明の一実施例の断面図であ
る。即ち、ドレイン電圧VDによつて浮遊ゲート
電極の電位VFが制御される。更に、極端には、
ドレイン領域４２が、完全に制御ゲート電極１１
を兼ねることもできる。即ち、第５図は、その実
施例でドレイン領域４が制御ゲート電極を兼ねて
いる。第５図の本発明の実施例の断面図に示すよ
うに、ドレイン領域４と浮遊ゲート電極２３との
オーバーラツプを大きく形成し、ドレイン領域４
と浮遊ゲート電極２３との容量結合を強くするこ
とにより、ドレイン電圧VDにより、浮遊ゲート
電圧VFを制御するものである。
１１と同様に浮遊ゲート電極２１の電位を制御す
る働きをもたせた本発明の一実施例の断面図であ
る。即ち、ドレイン電圧VDによつて浮遊ゲート
電極の電位VFが制御される。更に、極端には、
ドレイン領域４２が、完全に制御ゲート電極１１
を兼ねることもできる。即ち、第５図は、その実
施例でドレイン領域４が制御ゲート電極を兼ねて
いる。第５図の本発明の実施例の断面図に示すよ
うに、ドレイン領域４と浮遊ゲート電極２３との
オーバーラツプを大きく形成し、ドレイン領域４
と浮遊ゲート電極２３との容量結合を強くするこ
とにより、ドレイン電圧VDにより、浮遊ゲート
電圧VFを制御するものである。
次に、浮遊ゲート電極から電子を抜き取る（消
去）方法について説明する。
去）方法について説明する。
浮遊ゲート電極から電子を抜きとる方法として
は、大きく分けて二通りの方法がある。一つは、
紫外線照射により、浮遊ゲート電極中の電子を励
起し、浮遊ゲート電極中の電子をシリコン基板へ
流出する方法である。もう一つの方法は、電気的
に消去する方法である。
は、大きく分けて二通りの方法がある。一つは、
紫外線照射により、浮遊ゲート電極中の電子を励
起し、浮遊ゲート電極中の電子をシリコン基板へ
流出する方法である。もう一つの方法は、電気的
に消去する方法である。
本発明の半導体不揮発性メモリは、紫外線消去
と電気的消去との二つの消去方法が可能である。
紫外線消去に関しては、従来と全く同様な方法で
可能である。そこで、電気的消去を可能にする構
造及び方法について、図を用いて詳細に説明す
る。
と電気的消去との二つの消去方法が可能である。
紫外線消去に関しては、従来と全く同様な方法で
可能である。そこで、電気的消去を可能にする構
造及び方法について、図を用いて詳細に説明す
る。
第２図ａに示した構造のメモリは、浮遊ゲート
電極中の電子をドレイン領域４へ抜きとる構造の
一実施例である。制御ゲート電圧VCGとして、ソ
ース・ドレイン領域間のチヤネルが反転しないよ
うな電圧を印加し、さらに、ドレイン電圧に消去
電圧としてVEを印加すると、浮遊ゲート電極２
１とドレイン領域４との間の薄いゲート絶縁膜１
０７に消去電圧VEによる強電界が加わる。薄い
ゲート絶縁膜１０７に強電界が加わると、トンネ
ル電流が流れる。即ち、浮遊ゲート電極２１の中
の電子がドレイン領域４へ流出して消去が可能と
なる。電子がドレイン領域４へ流出し、浮遊ゲー
ト電極２１の電位が高くなるとトンネル電流は減
少する。
電極中の電子をドレイン領域４へ抜きとる構造の
一実施例である。制御ゲート電圧VCGとして、ソ
ース・ドレイン領域間のチヤネルが反転しないよ
うな電圧を印加し、さらに、ドレイン電圧に消去
電圧としてVEを印加すると、浮遊ゲート電極２
１とドレイン領域４との間の薄いゲート絶縁膜１
０７に消去電圧VEによる強電界が加わる。薄い
ゲート絶縁膜１０７に強電界が加わると、トンネ
ル電流が流れる。即ち、浮遊ゲート電極２１の中
の電子がドレイン領域４へ流出して消去が可能と
なる。電子がドレイン領域４へ流出し、浮遊ゲー
ト電極２１の電位が高くなるとトンネル電流は減
少する。
この場合、制御ゲート電極１１と浮遊ゲート電
極２１との容量結合は強く、ドレイン領域４と浮
遊ゲート電極２１との容量結合は弱く形成すれ
ば、消去電圧は低くすることができる。薄いゲー
ト絶縁膜１０７の薄膜が80Åであれば、VE≒8V
で消去可能である。
極２１との容量結合は強く、ドレイン領域４と浮
遊ゲート電極２１との容量結合は弱く形成すれ
ば、消去電圧は低くすることができる。薄いゲー
ト絶縁膜１０７の薄膜が80Åであれば、VE≒8V
で消去可能である。
第４図に示した本発明の構造のメモリは、浮遊
ゲート電極中の電子をソース領域３へ抜きとる構
造の一実施例である。制御ゲート電圧VCG及びド
レイン電圧VDとして、ソース・ドレイン領域間
のチヤネルが反転しないような電圧をそれぞれ印
加し、さらに、ソース領域３に消去電圧として
VEを印加すると、浮遊ゲート電極２３とソース
領域３の間の薄い絶縁膜７３に消去電圧VEによ
る強電界が加わる。薄い絶縁膜７３に強電界が加
わると、トンネル電流が流れ、浮遊ゲート電極２
３中の電子がソース領域３へ流出して消去が可能
となる。この場合、浮遊ゲート電極２３は制御ゲ
ート電極１１またはドレイン領域４２と強く容量
結合し、ソース領域３とは弱く容量結合してい
る。薄い絶縁膜７３が80Åの二酸化シリコン膜の
場合VE＝8Vで消去ができる。ソース領域３に電
子を抜きとる第４図のような構造のメモリの場合
メモリ読み出し時にソース領域３に電圧を印加し
ないようにすれば、薄い絶縁膜７３に弱い電界し
か印加されないために記憶保持時間が長くなる。
ゲート電極中の電子をソース領域３へ抜きとる構
造の一実施例である。制御ゲート電圧VCG及びド
レイン電圧VDとして、ソース・ドレイン領域間
のチヤネルが反転しないような電圧をそれぞれ印
加し、さらに、ソース領域３に消去電圧として
VEを印加すると、浮遊ゲート電極２３とソース
領域３の間の薄い絶縁膜７３に消去電圧VEによ
る強電界が加わる。薄い絶縁膜７３に強電界が加
わると、トンネル電流が流れ、浮遊ゲート電極２
３中の電子がソース領域３へ流出して消去が可能
となる。この場合、浮遊ゲート電極２３は制御ゲ
ート電極１１またはドレイン領域４２と強く容量
結合し、ソース領域３とは弱く容量結合してい
る。薄い絶縁膜７３が80Åの二酸化シリコン膜の
場合VE＝8Vで消去ができる。ソース領域３に電
子を抜きとる第４図のような構造のメモリの場合
メモリ読み出し時にソース領域３に電圧を印加し
ないようにすれば、薄い絶縁膜７３に弱い電界し
か印加されないために記憶保持時間が長くなる。
次に、本発明の半導体不揮発性メモリの記憶読
み出し方法について説明する。
み出し方法について説明する。
第２図ａに示した構造のメモリの場合、ソース
領域３に対して、制御ゲート電極１１に読み出し
電圧としてVRを印加すると、浮遊ゲート電極２
１の中の電子の量に対して、ソース・ドレイン領
域間のチヤネルが反転もしくは非反転の状態にな
る。浮遊ゲート電極２１の中に電子が多い場合
は、チヤネルが反転しにくくなり、逆に、浮遊ゲ
ート電極２１の中に電子が少ない場合はチヤネル
が反転しやすくなる。従つて、ソース領域３に対
して、ドレイン領域４に正の電圧を印加すれば、
浮遊ゲート電極２１の中の電子量に対応してチヤ
ネル電流が流れる。即ち、チヤンネル電流の大き
さによつて記憶の読み出しができる。
領域３に対して、制御ゲート電極１１に読み出し
電圧としてVRを印加すると、浮遊ゲート電極２
１の中の電子の量に対して、ソース・ドレイン領
域間のチヤネルが反転もしくは非反転の状態にな
る。浮遊ゲート電極２１の中に電子が多い場合
は、チヤネルが反転しにくくなり、逆に、浮遊ゲ
ート電極２１の中に電子が少ない場合はチヤネル
が反転しやすくなる。従つて、ソース領域３に対
して、ドレイン領域４に正の電圧を印加すれば、
浮遊ゲート電極２１の中の電子量に対応してチヤ
ネル電流が流れる。即ち、チヤンネル電流の大き
さによつて記憶の読み出しができる。
第５図に示した構造（ドレイン領域４が制御ゲ
ート電極を兼ねている構造）の場合、ドレイン電
圧に読み出し電圧としてVRを印加すれば、浮遊
ゲート電極２３の中の電子の量に対応してチヤネ
ル電流が流れる。即ち、記憶の読み出しができ
る。
ート電極を兼ねている構造）の場合、ドレイン電
圧に読み出し電圧としてVRを印加すれば、浮遊
ゲート電極２３の中の電子の量に対応してチヤネ
ル電流が流れる。即ち、記憶の読み出しができ
る。
本発明の半導体不揮発性メモリの場合、酸化膜
７１の部分の静電容量が小さいのでソース領域側
のチヤネル（ゲート絶縁膜７１の下のチヤネル７
の反転電圧（閾値電圧）が高くなる。従つて、メ
モリの読み出し電圧VRが高くなり、メモリ使用
上あまり好ましくない。
７１の部分の静電容量が小さいのでソース領域側
のチヤネル（ゲート絶縁膜７１の下のチヤネル７
の反転電圧（閾値電圧）が高くなる。従つて、メ
モリの読み出し電圧VRが高くなり、メモリ使用
上あまり好ましくない。
第６図ａ〜ｂは、読み出し電圧VRを小さくし
た本発明の一実施例である。第６図ａは、第６図
ｂ（平面図）のＢ−B′線に沿つた断面図、第６図
ｃは、第６図ｂのＣ−C′線に沿つた断面図、第６
図ｄは、第６図ｂのＡ−A′線に沿つた断面図で
ある。第６図の本発明の半導体不揮発性メモリに
は、注入部と読み出し部が存在する。即ち、閾値
電圧の低い（ゲート絶縁膜の単位面積当りの容量
が大きい）読み出し部を有する読み出しトランジ
スタの浮遊ゲートを延長して作られる。従つて、
読み出し用ドレイン電極８が新たに設けられてい
る。
た本発明の一実施例である。第６図ａは、第６図
ｂ（平面図）のＢ−B′線に沿つた断面図、第６図
ｃは、第６図ｂのＣ−C′線に沿つた断面図、第６
図ｄは、第６図ｂのＡ−A′線に沿つた断面図で
ある。第６図の本発明の半導体不揮発性メモリに
は、注入部と読み出し部が存在する。即ち、閾値
電圧の低い（ゲート絶縁膜の単位面積当りの容量
が大きい）読み出し部を有する読み出しトランジ
スタの浮遊ゲートを延長して作られる。従つて、
読み出し用ドレイン電極８が新たに設けられてい
る。
また、ソース領域３と読み出し用ドレイン電極
８との間のチヤネル領域上のゲート絶縁膜１０７
は、一方のゲート絶縁膜７１に比べ薄く形成され
ている。ソース領域３と読み出し用ドレイン電極
８との間のチヤネルの浮遊ゲート電極２４に対す
る閾値電圧は、一方のチヤネル領域（ゲート絶縁
膜７１の下チヤネル）に比べ低い。即ち、低い読
み出し電圧VRで、浮遊ゲート電極２４中の電子
の量を検出（読み出し）ができる。浮遊ゲート電
極２４への電子の注入は、他の本発明の実施例同
様に、制御ゲートを兼ねたドレイン領域４からあ
る距離だけはなれたゲート絶縁膜７１とゲート絶
縁膜１０７との交わる領域１０８で行なわれる。
８との間のチヤネル領域上のゲート絶縁膜１０７
は、一方のゲート絶縁膜７１に比べ薄く形成され
ている。ソース領域３と読み出し用ドレイン電極
８との間のチヤネルの浮遊ゲート電極２４に対す
る閾値電圧は、一方のチヤネル領域（ゲート絶縁
膜７１の下チヤネル）に比べ低い。即ち、低い読
み出し電圧VRで、浮遊ゲート電極２４中の電子
の量を検出（読み出し）ができる。浮遊ゲート電
極２４への電子の注入は、他の本発明の実施例同
様に、制御ゲートを兼ねたドレイン領域４からあ
る距離だけはなれたゲート絶縁膜７１とゲート絶
縁膜１０７との交わる領域１０８で行なわれる。
第６図の本発明の実施例は、ドレイン領域４が
制御ゲート電極を兼ねた構造になつているが、別
に、制御ゲート電極を設けてもよい。第６図の本
発明の実施例は、読み出しトランジスタの閾値電
圧を下げるために、ゲート絶縁膜１０７として、
薄い絶縁膜を用いたが、高誘電率物質であればさ
らに良い。また、読み出しトランジスタの基板濃
度を低く（チヤネル・イオン注入してもよい）す
ることにより、読み出しトランジスタの閾値電圧
を小さくすることが可能である。
制御ゲート電極を兼ねた構造になつているが、別
に、制御ゲート電極を設けてもよい。第６図の本
発明の実施例は、読み出しトランジスタの閾値電
圧を下げるために、ゲート絶縁膜１０７として、
薄い絶縁膜を用いたが、高誘電率物質であればさ
らに良い。また、読み出しトランジスタの基板濃
度を低く（チヤネル・イオン注入してもよい）す
ることにより、読み出しトランジスタの閾値電圧
を小さくすることが可能である。
以上、本発明によれば、浮遊ゲート電極への電
子注入領域が、従来の半導体不揮発性メモリに比
べドレイン領域から離れていること、更に、電子
加速電界方向が電子注入方向成分をも有している
ことから、従来のメモリに比べ注入効率が約1000
倍高い。従つて、従来の半導体不揮発性メモリに
比べ (1) 低電圧書込み、 (2) 低電流書込み、 (3) 高速書込み、 が可能になつた。
子注入領域が、従来の半導体不揮発性メモリに比
べドレイン領域から離れていること、更に、電子
加速電界方向が電子注入方向成分をも有している
ことから、従来のメモリに比べ注入効率が約1000
倍高い。従つて、従来の半導体不揮発性メモリに
比べ (1) 低電圧書込み、 (2) 低電流書込み、 (3) 高速書込み、 が可能になつた。
今までの本発明の説明は、Ｎ型のメモリについ
て述べてきたがＰ型のメモリについても同様にし
て実施できる。また、シリコン基板は、絶縁上に
設けられた半導体でもかまわない。
て述べてきたがＰ型のメモリについても同様にし
て実施できる。また、シリコン基板は、絶縁上に
設けられた半導体でもかまわない。
第１図は従来の半導体不揮発性メモリの一実施
例の断面図、第２図ａ、第３図、第４図、第５図
はそれぞれ本発明の半導体不揮発性メモリの実施
例である。第２図ｂは、第２図ａの半導体不揮発
性メモリの書込み原理を説明するためのチヤネル
表面の二次原ポテンシヤル分布図である。第６図
ｂは、本発明の他の半導体不揮発性メモリの平面
図であり、第６図ａは、第６図ｂのＢ−B′線に
沿つた断面図、第６図ｃは第６図ｂのＣ−C′線に
沿つた断面線であり、第６図ｄは第６図ｂのＡ−
A′線に沿つた断面図である。 １……制御ゲート電極、２……浮遊ゲート電
極、３……ソース領域、４……ドレイン領域、５
……シリコン基板、６，７，７１，１０７……絶
縁膜、１０８……電子注入領域、８……読み出し
用ドレイン領域。
例の断面図、第２図ａ、第３図、第４図、第５図
はそれぞれ本発明の半導体不揮発性メモリの実施
例である。第２図ｂは、第２図ａの半導体不揮発
性メモリの書込み原理を説明するためのチヤネル
表面の二次原ポテンシヤル分布図である。第６図
ｂは、本発明の他の半導体不揮発性メモリの平面
図であり、第６図ａは、第６図ｂのＢ−B′線に
沿つた断面図、第６図ｃは第６図ｂのＣ−C′線に
沿つた断面線であり、第６図ｄは第６図ｂのＡ−
A′線に沿つた断面図である。 １……制御ゲート電極、２……浮遊ゲート電
極、３……ソース領域、４……ドレイン領域、５
……シリコン基板、６，７，７１，１０７……絶
縁膜、１０８……電子注入領域、８……読み出し
用ドレイン領域。
Claims (1)
- １ 第１導電型の半導体基板の一主表面近傍に互
いに間隔を於いて設けられた前記半導体基板と異
なる第二導電型のソース・ドレイン領域と、前記
ソース・ドレイン領域の間のチヤネル領域の上に
ゲート絶縁膜を介して設けられた浮遊ゲート電極
とから構成されて、前記チヤネル領域が前記ドレ
イン領域と接してなる第１のチヤネル領域と、前
記第１のチヤネル領域以外の第２のチヤネル領域
とから成り、前記第１と第２のチヤネル領域上に
それぞれ第１と第２のゲート絶縁膜が形成され、
更に、前記第１のゲート絶縁膜の単位面積当りの
静電容量が前記第２のゲート絶縁膜の静電容量に
比べ大きく形成することによつて、前記第１と第
２のチヤネル領域との接する部分に急激に変化す
る表面ポテンシヤル分布を形成して電子加速領域
となし、前記加速領域からチヤネル電流の一部を
前記浮遊電極に注入する不揮発性半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157044A JPS5857750A (ja) | 1981-10-01 | 1981-10-01 | 不揮発性半導体メモリ |
| GB08227926A GB2107119B (en) | 1981-10-01 | 1982-09-30 | A non-volatile semiconductor memory device |
| DE19823236469 DE3236469A1 (de) | 1981-10-01 | 1982-10-01 | Nichtfluechtiger speicher |
| US06/831,064 US4794433A (en) | 1981-10-01 | 1986-02-19 | Non-volatile semiconductor memory with non-uniform gate insulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56157044A JPS5857750A (ja) | 1981-10-01 | 1981-10-01 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857750A JPS5857750A (ja) | 1983-04-06 |
| JPS649741B2 true JPS649741B2 (ja) | 1989-02-20 |
Family
ID=15640963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56157044A Granted JPS5857750A (ja) | 1981-10-01 | 1981-10-01 | 不揮発性半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4794433A (ja) |
| JP (1) | JPS5857750A (ja) |
| DE (1) | DE3236469A1 (ja) |
| GB (1) | GB2107119B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213218B (it) * | 1984-09-25 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di una cella di memoria non volatile con area di ossido sottile di dimensioni molto piccole, e cella ottenuta con il processo suddetto. |
| EP0298430A3 (en) * | 1987-07-08 | 1990-05-16 | Hitachi, Ltd. | Semiconductor device having a floating gate |
| JPH0712063B2 (ja) * | 1987-10-21 | 1995-02-08 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| US5262846A (en) * | 1988-11-14 | 1993-11-16 | Texas Instruments Incorporated | Contact-free floating-gate memory array with silicided buried bitlines and with single-step-defined floating gates |
| US5153691A (en) * | 1989-06-21 | 1992-10-06 | Xicor, Inc. | Apparatus for a dual thickness floating gate memory cell |
| EP0478577B1 (en) * | 1989-06-21 | 1996-03-13 | Xicor, Inc | Apparatus and method for a dual thickness dielectric floating gate memory cell |
| AU638812B2 (en) * | 1990-04-16 | 1993-07-08 | Digital Equipment Corporation | A method of operating a semiconductor device |
| US5273926A (en) * | 1991-06-27 | 1993-12-28 | Texas Instruments Incorporated | Method of making flash EEPROM or merged FAMOS cell without alignment sensitivity |
| US5225700A (en) * | 1991-06-28 | 1993-07-06 | Texas Instruments Incorporated | Circuit and method for forming a non-volatile memory cell |
| US5260593A (en) * | 1991-12-10 | 1993-11-09 | Micron Technology, Inc. | Semiconductor floating gate device having improved channel-floating gate interaction |
| US5218568A (en) * | 1991-12-17 | 1993-06-08 | Texas Instruments Incorporated | Electrically-erasable, electrically-programmable read-only memory cell, an array of such cells and methods for making and using the same |
| US5444279A (en) * | 1993-08-11 | 1995-08-22 | Micron Semiconductor, Inc. | Floating gate memory device having discontinuous gate oxide thickness over the channel region |
| JP3512292B2 (ja) * | 1996-01-30 | 2004-03-29 | 忠弘 大見 | 半導体装置及びこれを用いた算術演算システム、画像処理システム、音声信号処理システム、パターン認識システム、信号処理システム、並列データ処理システム、ビデオ信号処理システム |
| EP0793238A1 (en) * | 1996-02-29 | 1997-09-03 | STMicroelectronics S.r.l. | Electrically programmable non-volatile memory cells device for a reduced number of programming cycles |
| US6734491B1 (en) * | 2002-12-30 | 2004-05-11 | Texas Instruments Deutschland Gmbh | EEPROM with reduced manufacturing complexity |
| US7256449B2 (en) * | 2003-05-20 | 2007-08-14 | Samsung Electronics, Co., Ltd. | EEPROM device for increasing a coupling ratio and fabrication method thereof |
| KR100604850B1 (ko) * | 2003-05-20 | 2006-07-31 | 삼성전자주식회사 | 균일하지 않은 채널 유전막 두께를 갖는 이이피롬 셀 구조및 그 제조방법 |
| US20040232476A1 (en) * | 2003-05-20 | 2004-11-25 | Kang Sung-Taeg | EEPROM cell structures having non-uniform channel-dielectric thickness and methods of making the same |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3439236A (en) * | 1965-12-09 | 1969-04-15 | Rca Corp | Insulated-gate field-effect transistor with critical bulk characteristics for use as an oscillator component |
| US3714522A (en) * | 1968-11-14 | 1973-01-30 | Kogyo Gijutsuin Agency Of Ind | Semiconductor device having surface electric-field effect |
| US3767983A (en) * | 1972-08-23 | 1973-10-23 | Bell Telephone Labor Inc | Charge transfer device with improved transfer efficiency |
| AT376845B (de) * | 1974-09-20 | 1985-01-10 | Siemens Ag | Speicher-feldeffekttransistor |
| US4103344A (en) * | 1976-01-30 | 1978-07-25 | Westinghouse Electric Corp. | Method and apparatus for addressing a non-volatile memory array |
| DE2743422A1 (de) * | 1977-09-27 | 1979-03-29 | Siemens Ag | Wortweise loeschbarer, nicht fluechtiger speicher in floating-gate-technik |
| US4203158A (en) * | 1978-02-24 | 1980-05-13 | Intel Corporation | Electrically programmable and erasable MOS floating gate memory device employing tunneling and method of fabricating same |
| JPS55111173A (en) * | 1979-02-20 | 1980-08-27 | Nec Corp | Semiconductor memory device |
| DE2908796C3 (de) * | 1979-03-07 | 1982-04-01 | Siemens AG, 1000 Berlin und 8000 München | Umprogrammierbarer Halbleiter-Festwertspeicher vom Floating-Gate-Typ |
| DE3031748A1 (de) * | 1979-08-24 | 1982-03-04 | Centre Electronique Horloger S.A., Neuchâtel | Elektrisch loeschbares und wiederholt programmierbares speicherelement zum dauerhaften speichern |
| US4409723A (en) * | 1980-04-07 | 1983-10-18 | Eliyahou Harari | Method of forming non-volatile EPROM and EEPROM with increased efficiency |
| DE3029539A1 (de) * | 1980-08-04 | 1982-03-11 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Nichtfluechtige, programmierbare integrierte halbleiterspeicherzelle |
| JPS57180182A (en) * | 1981-04-30 | 1982-11-06 | Fujitsu Ltd | Semiconductor involatile memory device |
| US4442447A (en) * | 1982-03-09 | 1984-04-10 | Rca Corporation | Electrically alterable nonvolatile floating gate memory device |
| US4558339A (en) * | 1982-03-09 | 1985-12-10 | Rca Corporation | Electrically alterable, nonvolatile floating gate memory device |
| US4615020A (en) * | 1983-12-06 | 1986-09-30 | Advanced Micro Devices, Inc. | Nonvolatile dynamic ram circuit |
| US4589009A (en) * | 1984-10-09 | 1986-05-13 | The United States Of America As Represented By The Secretary Of The Army | Non-volatile piezoelectric memory transistor |
-
1981
- 1981-10-01 JP JP56157044A patent/JPS5857750A/ja active Granted
-
1982
- 1982-09-30 GB GB08227926A patent/GB2107119B/en not_active Expired
- 1982-10-01 DE DE19823236469 patent/DE3236469A1/de active Granted
-
1986
- 1986-02-19 US US06/831,064 patent/US4794433A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3236469A1 (de) | 1983-04-21 |
| JPS5857750A (ja) | 1983-04-06 |
| GB2107119A (en) | 1983-04-20 |
| DE3236469C2 (ja) | 1992-07-09 |
| US4794433A (en) | 1988-12-27 |
| GB2107119B (en) | 1986-03-19 |
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