JPS649741B2 - - Google Patents

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JPS649741B2
JPS649741B2 JP56157044A JP15704481A JPS649741B2 JP S649741 B2 JPS649741 B2 JP S649741B2 JP 56157044 A JP56157044 A JP 56157044A JP 15704481 A JP15704481 A JP 15704481A JP S649741 B2 JPS649741 B2 JP S649741B2
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JP
Japan
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gate electrode
region
channel
insulating film
floating gate
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JP56157044A
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Masaaki Kamya
Yoshikazu Kojima
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SEIKO DENSHI KOGYO KK
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Priority to US06/831,064 priority patent/US4794433A/en
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7883Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

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  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 本発明は低電圧、低電流で書き込み可能な不揮
発半導体メモリに関する。
従来のチヤンネル注入型不揮発性半導体メモリ
は書き込み効率が悪く、その為、書き込みに大電
流、大電圧を必要とした。その理由を第1図に示
した従来のチヤンネル注入型の不揮発性半導体メ
モリの構成図を用いて説明する。
第1図において、5はP型の半導体基板であ
り、その表面近傍にn+型のソース領域3及びド
レイン領域4が形成され、これらの間のチヤンネ
ル上にシリコンの酸化膜あるいは窒化膜等の絶縁
物層7、その上に情報としての電荷を蓄える浮遊
ゲート電極2、この浮遊ゲート電極上に作られた
もう一つの絶縁物7、さらには制御ゲート電極1
を積み上げた構成となつている。このnチヤンネ
ル型不揮発性半導体メモリにおいて、制御ゲート
領域1を基板5に対し正の電極VCGを印加して基
板5の表面を反転せしめ、ドレイン領域に正の電
圧を加えると第1図の矢印で示したように電子e-
がドレイン領域4の近傍で加速されて絶縁物7の
電位障壁を越えるに十分なエネルギーを得ると浮
遊ゲート電極2への電子の注入が可能となる。電
子e-の流れはドレイン近傍に近づく程、半導体内
部を流れるようになる。浮遊ゲート電極2へ注入
される電子は、このドレイン近傍のドレイン電圧
VDによつてのびた空乏層電界で加速された電子
が、シリコン結晶内部でシリコン原子と衝突し、
その衝突によつて生じた高エネルギー電子の一部
である。この衝突により生ずる高エネルギー電子
のうち、浮遊ゲート電極方向に散乱した電子しか
浮遊ゲート電極2に入ることができない。他の高
エネルギー電子は、電子に対してエネルギーレベ
ルの低いドレイン領域4に流れ込む。つまり、ソ
ース領域3から流出したチヤンネル電流のうち極
くわずかの電子しか浮遊ゲート電極2に入ること
ができない。一般にこの割合は、10-10〜10-8
度である。従つて、第1図に示したような従来の
構造のメモリの場合、低い注入効率をおぎなうた
めに、 (1) チヤンネル電流を大きくして、注入電子を大
きくする。
(2) ドレイン電圧を大きくして、ドレイン近傍の
空乏層電界を大きくして、電離衝突を多くす
る。
(3) 注入時間を長くして、必要な注入量を浮遊ゲ
ート電極2へ入れる。
などの方法により、メモリとして動作するに必要
な電子を浮遊ゲート電極2へ注入していた。
しかし、前記(1)〜(3)の方法より明らかなよう
に、従来のメモリは大電流、大電圧、長時間をメ
モリへの情報書込みに必要とするために、メモリ
の集積度の向上、高速書込みが困難であつた。
本発明は、このような上記の欠点を克服するた
めになされたものであり、浮遊ゲート電極への注
入効率を上げることにより、メモリの高集積化、
高速書込みに適した半導体不揮発性メモリを提供
するものである。
本発明による浮遊ゲート型不揮発性半導体メモ
リについて、構造、記憶書込み方法、読み出し方
法、消去方法について、図を用いて詳細に説明す
る。
第2図aは、本発明の不揮発性半導体メモリの
断面図の一実施例である。P型半導体基板5の表
面近傍にn+型のソース領域3及びドレイン領域
4を形成し、ソース・ドレイン領域間のチヤンネ
ル領域上に、2種類の厚み(単位面積当りの容量
が異なつている)のゲート絶縁膜を形成する。
第2図aの実施例においては、ドレイン領域4
と接したチヤンネル領域上に薄い絶縁膜107、
ドレイン領域4と接していないチヤネル領域上に
より厚い絶縁膜71を形成してある。ドレイン領
域4と接するチヤネル領域上のゲート絶縁膜10
7の単位面積当りの容量は、もう一方のチヤネル
領域上に設けたゲート絶縁膜71の単位面積当り
の容量に比べ大きく形成する。第2図aの実施例
の如く、同一膜質(例えば、二酸化シリコン膜)
のときはゲート絶縁膜107の膜厚を、ゲート絶
縁膜71の膜厚に比べ薄くしてもいい。また図に
は示していないが、誘電率の異なるゲート絶縁膜
を用いてもよい。例えば、ゲート絶縁膜107を
窒化膜、ゲート絶縁膜71を二酸化シリコン膜で
形成してもよい。次に、ゲート絶縁膜の71と1
07に浮遊ゲート電極21(一般には、多結晶シ
リコンが用いられている)を形成し、さらに、そ
の上にゲート絶縁膜61を介して制御ゲート電極
11を成する。第2図aに示したゲート絶縁膜7
1と107の交わる部分は、少なくともドレイン
領域4からみて、基板5とドレイン領域の下側の
n+との間に生ずる空乏層の幅よりはなれた所に
形成される。
第2図aの本発明の一実施例のメモリにおい
て、浮遊ゲート電極21に電子を注入する方法を
第2図bを用いて説明する。
第2図bは、基板5の不純物濃度が5×
10-16atomscm-3、ゲート絶縁膜71,107膜厚
がそれぞれ800Å、60Åの二酸化シリコン膜の構
造において、浮遊ゲート電極21及びドレイン領
域4の電位が6Vの場合の電子に対するポテンシ
ヤル分布図である。第2図bから明らかなよう
に、ゲート絶縁膜71と107との交わる半導体
表面において、急激なポテンシヤル勾配が生ず
る。即ち、ゲート絶縁膜71の下のチヤンネル領
域の表面ポテンシヤルφSSがゲート絶縁膜107
の下のチヤネル領域の表面ポテンシヤルφSDへの
接する部分108で急に変化しているためであ
る。
ソース領域3から流出した電子は、ドレイン領
域4の近傍まで走る間に、ソース・ドレイン間の
表面ポテンシヤル差△φS(=φSD−φSS)の電界に
より加速される。この表面ポテンシヤル差△φS
が、シリコン基板5とゲート絶縁膜107の仕事
関数差φCより大きい場合、ソース領域から流出
した電子の一部は領域108から浮遊ゲート電極
21へ入ることができる。ゲート絶縁膜107が
二酸化シリコンの場合、φC=3.2Vである。従つ
て、△φS>3.2Vになるような、ドレイン電圧VD
及び制御ゲート電圧VCGを印加することにより、
チヤネル電流の一部を浮遊ゲート電極21へ注入
することができる。また、ゲート絶縁膜71の下
のチヤネル領域の表面ポテンシヤルと、ゲート絶
縁膜107の下のチヤネル領域の表面ポテンシヤ
ルとの差△φSによる電子加速電界は、シリコン基
板5から浮遊ゲート電極21に向う成分を含むの
で、ドレインへ向う電子の一部は浮遊ゲートへ注
入される方向に加速される。それ故、チヤネル電
流に対する注入効率は、10-7〜10-4と高くなる。
また、電子に対して、エネルギーレベルの低いド
レイン領域4が注入領域108からはなれた所に
あるため電子は浮遊ゲート電極にさらに入りやす
くなる。
以上説明したように、本発明の注入方法は、浮
遊ゲート電極の電圧、ゲート絶縁膜の膜厚、ゲー
ト絶縁膜の種類を適当に選ぶことにより、ドレイ
ン領域4からある距離(少なくともシリコン基板
5とドレイン領域4の下側の空乏層の幅以上)は
なれた領域で、そのソース側、ドレイン側の表面
ポテンシヤルの差の電界により電子を加速し、浮
遊ゲート電極21へチヤネル電流の一部を効率良
く注入することから、 (1) 低電流書込み、 (2) 低電圧書込み、 (3) 短時間書込み、 が可能になる。
第2図aの断面図は、浮遊ゲート電極21の電
位を制御ゲート電極11が制御する場合の本発明
の一実施例であるが、ドレイン領域4が制御ゲー
ト電極11の働きを兼ねることも可能である。
第3図は、ドレイン領域42が制御ゲート電極
11と同様に浮遊ゲート電極21の電位を制御す
る働きをもたせた本発明の一実施例の断面図であ
る。即ち、ドレイン電圧VDによつて浮遊ゲート
電極の電位VFが制御される。更に、極端には、
ドレイン領域42が、完全に制御ゲート電極11
を兼ねることもできる。即ち、第5図は、その実
施例でドレイン領域4が制御ゲート電極を兼ねて
いる。第5図の本発明の実施例の断面図に示すよ
うに、ドレイン領域4と浮遊ゲート電極23との
オーバーラツプを大きく形成し、ドレイン領域4
と浮遊ゲート電極23との容量結合を強くするこ
とにより、ドレイン電圧VDにより、浮遊ゲート
電圧VFを制御するものである。
次に、浮遊ゲート電極から電子を抜き取る(消
去)方法について説明する。
浮遊ゲート電極から電子を抜きとる方法として
は、大きく分けて二通りの方法がある。一つは、
紫外線照射により、浮遊ゲート電極中の電子を励
起し、浮遊ゲート電極中の電子をシリコン基板へ
流出する方法である。もう一つの方法は、電気的
に消去する方法である。
本発明の半導体不揮発性メモリは、紫外線消去
と電気的消去との二つの消去方法が可能である。
紫外線消去に関しては、従来と全く同様な方法で
可能である。そこで、電気的消去を可能にする構
造及び方法について、図を用いて詳細に説明す
る。
第2図aに示した構造のメモリは、浮遊ゲート
電極中の電子をドレイン領域4へ抜きとる構造の
一実施例である。制御ゲート電圧VCGとして、ソ
ース・ドレイン領域間のチヤネルが反転しないよ
うな電圧を印加し、さらに、ドレイン電圧に消去
電圧としてVEを印加すると、浮遊ゲート電極2
1とドレイン領域4との間の薄いゲート絶縁膜1
07に消去電圧VEによる強電界が加わる。薄い
ゲート絶縁膜107に強電界が加わると、トンネ
ル電流が流れる。即ち、浮遊ゲート電極21の中
の電子がドレイン領域4へ流出して消去が可能と
なる。電子がドレイン領域4へ流出し、浮遊ゲー
ト電極21の電位が高くなるとトンネル電流は減
少する。
この場合、制御ゲート電極11と浮遊ゲート電
極21との容量結合は強く、ドレイン領域4と浮
遊ゲート電極21との容量結合は弱く形成すれ
ば、消去電圧は低くすることができる。薄いゲー
ト絶縁膜107の薄膜が80Åであれば、VE≒8V
で消去可能である。
第4図に示した本発明の構造のメモリは、浮遊
ゲート電極中の電子をソース領域3へ抜きとる構
造の一実施例である。制御ゲート電圧VCG及びド
レイン電圧VDとして、ソース・ドレイン領域間
のチヤネルが反転しないような電圧をそれぞれ印
加し、さらに、ソース領域3に消去電圧として
VEを印加すると、浮遊ゲート電極23とソース
領域3の間の薄い絶縁膜73に消去電圧VEによ
る強電界が加わる。薄い絶縁膜73に強電界が加
わると、トンネル電流が流れ、浮遊ゲート電極2
3中の電子がソース領域3へ流出して消去が可能
となる。この場合、浮遊ゲート電極23は制御ゲ
ート電極11またはドレイン領域42と強く容量
結合し、ソース領域3とは弱く容量結合してい
る。薄い絶縁膜73が80Åの二酸化シリコン膜の
場合VE=8Vで消去ができる。ソース領域3に電
子を抜きとる第4図のような構造のメモリの場合
メモリ読み出し時にソース領域3に電圧を印加し
ないようにすれば、薄い絶縁膜73に弱い電界し
か印加されないために記憶保持時間が長くなる。
次に、本発明の半導体不揮発性メモリの記憶読
み出し方法について説明する。
第2図aに示した構造のメモリの場合、ソース
領域3に対して、制御ゲート電極11に読み出し
電圧としてVRを印加すると、浮遊ゲート電極2
1の中の電子の量に対して、ソース・ドレイン領
域間のチヤネルが反転もしくは非反転の状態にな
る。浮遊ゲート電極21の中に電子が多い場合
は、チヤネルが反転しにくくなり、逆に、浮遊ゲ
ート電極21の中に電子が少ない場合はチヤネル
が反転しやすくなる。従つて、ソース領域3に対
して、ドレイン領域4に正の電圧を印加すれば、
浮遊ゲート電極21の中の電子量に対応してチヤ
ネル電流が流れる。即ち、チヤンネル電流の大き
さによつて記憶の読み出しができる。
第5図に示した構造(ドレイン領域4が制御ゲ
ート電極を兼ねている構造)の場合、ドレイン電
圧に読み出し電圧としてVRを印加すれば、浮遊
ゲート電極23の中の電子の量に対応してチヤネ
ル電流が流れる。即ち、記憶の読み出しができ
る。
本発明の半導体不揮発性メモリの場合、酸化膜
71の部分の静電容量が小さいのでソース領域側
のチヤネル(ゲート絶縁膜71の下のチヤネル7
の反転電圧(閾値電圧)が高くなる。従つて、メ
モリの読み出し電圧VRが高くなり、メモリ使用
上あまり好ましくない。
第6図a〜bは、読み出し電圧VRを小さくし
た本発明の一実施例である。第6図aは、第6図
b(平面図)のB−B′線に沿つた断面図、第6図
cは、第6図bのC−C′線に沿つた断面図、第6
図dは、第6図bのA−A′線に沿つた断面図で
ある。第6図の本発明の半導体不揮発性メモリに
は、注入部と読み出し部が存在する。即ち、閾値
電圧の低い(ゲート絶縁膜の単位面積当りの容量
が大きい)読み出し部を有する読み出しトランジ
スタの浮遊ゲートを延長して作られる。従つて、
読み出し用ドレイン電極8が新たに設けられてい
る。
また、ソース領域3と読み出し用ドレイン電極
8との間のチヤネル領域上のゲート絶縁膜107
は、一方のゲート絶縁膜71に比べ薄く形成され
ている。ソース領域3と読み出し用ドレイン電極
8との間のチヤネルの浮遊ゲート電極24に対す
る閾値電圧は、一方のチヤネル領域(ゲート絶縁
膜71の下チヤネル)に比べ低い。即ち、低い読
み出し電圧VRで、浮遊ゲート電極24中の電子
の量を検出(読み出し)ができる。浮遊ゲート電
極24への電子の注入は、他の本発明の実施例同
様に、制御ゲートを兼ねたドレイン領域4からあ
る距離だけはなれたゲート絶縁膜71とゲート絶
縁膜107との交わる領域108で行なわれる。
第6図の本発明の実施例は、ドレイン領域4が
制御ゲート電極を兼ねた構造になつているが、別
に、制御ゲート電極を設けてもよい。第6図の本
発明の実施例は、読み出しトランジスタの閾値電
圧を下げるために、ゲート絶縁膜107として、
薄い絶縁膜を用いたが、高誘電率物質であればさ
らに良い。また、読み出しトランジスタの基板濃
度を低く(チヤネル・イオン注入してもよい)す
ることにより、読み出しトランジスタの閾値電圧
を小さくすることが可能である。
以上、本発明によれば、浮遊ゲート電極への電
子注入領域が、従来の半導体不揮発性メモリに比
べドレイン領域から離れていること、更に、電子
加速電界方向が電子注入方向成分をも有している
ことから、従来のメモリに比べ注入効率が約1000
倍高い。従つて、従来の半導体不揮発性メモリに
比べ (1) 低電圧書込み、 (2) 低電流書込み、 (3) 高速書込み、 が可能になつた。
今までの本発明の説明は、N型のメモリについ
て述べてきたがP型のメモリについても同様にし
て実施できる。また、シリコン基板は、絶縁上に
設けられた半導体でもかまわない。
【図面の簡単な説明】
第1図は従来の半導体不揮発性メモリの一実施
例の断面図、第2図a、第3図、第4図、第5図
はそれぞれ本発明の半導体不揮発性メモリの実施
例である。第2図bは、第2図aの半導体不揮発
性メモリの書込み原理を説明するためのチヤネル
表面の二次原ポテンシヤル分布図である。第6図
bは、本発明の他の半導体不揮発性メモリの平面
図であり、第6図aは、第6図bのB−B′線に
沿つた断面図、第6図cは第6図bのC−C′線に
沿つた断面線であり、第6図dは第6図bのA−
A′線に沿つた断面図である。 1……制御ゲート電極、2……浮遊ゲート電
極、3……ソース領域、4……ドレイン領域、5
……シリコン基板、6,7,71,107……絶
縁膜、108……電子注入領域、8……読み出し
用ドレイン領域。

Claims (1)

    【特許請求の範囲】
  1. 1 第1導電型の半導体基板の一主表面近傍に互
    いに間隔を於いて設けられた前記半導体基板と異
    なる第二導電型のソース・ドレイン領域と、前記
    ソース・ドレイン領域の間のチヤネル領域の上に
    ゲート絶縁膜を介して設けられた浮遊ゲート電極
    とから構成されて、前記チヤネル領域が前記ドレ
    イン領域と接してなる第1のチヤネル領域と、前
    記第1のチヤネル領域以外の第2のチヤネル領域
    とから成り、前記第1と第2のチヤネル領域上に
    それぞれ第1と第2のゲート絶縁膜が形成され、
    更に、前記第1のゲート絶縁膜の単位面積当りの
    静電容量が前記第2のゲート絶縁膜の静電容量に
    比べ大きく形成することによつて、前記第1と第
    2のチヤネル領域との接する部分に急激に変化す
    る表面ポテンシヤル分布を形成して電子加速領域
    となし、前記加速領域からチヤネル電流の一部を
    前記浮遊電極に注入する不揮発性半導体メモリ。
JP56157044A 1981-10-01 1981-10-01 不揮発性半導体メモリ Granted JPS5857750A (ja)

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GB08227926A GB2107119B (en) 1981-10-01 1982-09-30 A non-volatile semiconductor memory device
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JPS5857750A JPS5857750A (ja) 1983-04-06
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GB (1) GB2107119B (ja)

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