JPH0712063B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH0712063B2
JPH0712063B2 JP62267183A JP26718387A JPH0712063B2 JP H0712063 B2 JPH0712063 B2 JP H0712063B2 JP 62267183 A JP62267183 A JP 62267183A JP 26718387 A JP26718387 A JP 26718387A JP H0712063 B2 JPH0712063 B2 JP H0712063B2
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control gate
floating gates
line
memory device
oxide film
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憲次 香田
毅 外山
伸朗 安藤
健二 野口
真一 小林
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コントロールゲート下に絶縁膜を介したフ
ローティングゲートを有するメモリトランジスタをマト
リクス状に配置して備えた不揮発性半導体記憶装置に関
し、特にEPROMに関する。
〔従来の技術〕
第６図は従来のEPROMのメモリトランジスタの構造を示
した上面図、第７図は第６図のAA断面図、第８図は第６
図のBB断面図である。これらの図において１は半導体基
板、２はフィールド酸化膜、３はゲート酸化膜、４はフ
ローティングゲート、５はメモリトランジスタの行方向
（AA方向）のコントロールゲートを共通に接続したコン
トロールゲートラインであり、これらのゲート4,ゲート
ライン５間にゲート酸化膜６を設けており、コントロー
ルゲートライン５上には層間絶縁膜７を形成している。
また、第８図に示すように、BB方向のゲート４及び５間
には交互にメモリトランジスタのドレイン領域8,ソース
領域９を形成しており、ドレイン領域８はコンタクトホ
ール10を介して、金属配線層11に電気的に接続されてお
り、この金属配線層11をガラスコート（酸化膜）12で覆
っている。
第９図及び第10図は第６図〜第８図で示した従来のEPRO
Mの製造方法を示した断面図であり、第９図は第６図のA
A断面図、第10図は第６図のBB断面図である。以下、第
９図，第10図を参照しつつ製造方法の説明を行う。
まず、半導体基板１上に第６図のAA方向に沿ってフィー
ルド酸化膜２を形成し、全面をゲート酸化膜３で覆う。
次に、ポリシリコン層を堆積し、第９図（ａ），第10図
（ａ）に示す如く、フィールド酸化膜２上に隙間が生じ
るように選択エッチングによりパターニングする。
次に、ゲート酸化膜６を堆積し、その上面をポリシリコ
ン層で覆い、第９図（ｂ），第10図（ｂ）に示す如くフ
ォトレジスト13を塗布し、このフォトレジスト13をマス
クとした選択エッチングによりコントロールゲートライ
ン５がパターニングされ、同時にフローティングゲート
４がセルフアラインでパターニングされる。
次に、第９図（ｃ），第10図（ｃ）に示す如く、フォト
レジスト13除去後、コントロールゲートライン５をマス
クとしてAs等のイオン注入を行うことで、ドレイン領域
８及びソース領域９を形成する。
そして、層間絶縁膜７で覆った後、コンタクトホール10
をドレイン領域８上に形成し、第９図（ｄ），第10図
（ｄ）に示す如く金属配線層11を形成する。その後、表
面をガラスコート12で覆うことで第６図〜第８図で示し
たEPROMが製造できる。
このようにして製造されたEPROMメモリトランジスタは
ドレイン８及びコントロールゲートライン５を高電圧、
ソース９を接地レベルにすることにより、チャネルに発
生したホットエレクトロンをフローティングゲート４に
注入することで書込み（“0"を記憶）が行われる。一
方、紫外線照射によりフローティングゲート４内の電子
を励起させ放出させることで消去（“1"を記憶）が行わ
れる。
書込み時，消去時においてこのEPROMメモリトランジス
タの閾値が第11図のグラフに示す如く違っており、この
中間電圧値を読出しゲート電圧VRとすることで不揮発な
記憶の読出しが行える。なお、IDはドレイン電流、VGは
コントロールゲート電圧である。
〔発明が解決しようとする問題点〕
以上説明したように、従来の第６図のEPROMのメモリト
ランジスタのAA方向のメモリトランジスタのコントロー
ルゲートを共通に接続したコントロールゲートライン５
下において互いに隣りあうフローティングゲート４は、
ポリシリコンを堆積後選択エッチングにより、パターニ
ングされるため、必ずフィールド酸化膜２上においてフ
ローティングゲート４間の電気的遮断のための所定間隔
の隙間を設ける必要があった。しかしながら、上記した
隙間を設けることは、高集積化を図ることに対する障害
となってしまう問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、より高集積化を可能にした構造のメモリト
ランジスタを有する不揮発性半導体記憶装置を得ること
を目的とする。
〔問題点を解決するための手段〕
この発明に係る不揮発性半導体記憶装置は、コントロー
ルゲートが共通に接続されたコントロールゲートライン
下において互いに隣り合うフローティングゲートそれぞ
れの端部が絶縁膜を介して重なり合うように設けられ、
前記コントロールゲートライン方向における隙間が生じ
ないようにしたメモリトランジスタを備えている。
〔作用〕
この発明におけるコントロールゲートライン下において
互いに隣り合うフローティングゲートそれぞれの端部が
絶縁膜を介して重なり合うように設けられているため、
コントロールゲートライン方向において隙間を形成せず
とも、フローティングゲート間の電気的接触はない。
〔実施例〕
第１図はこの発明の一実施例であるEPROMのメモリトラ
ンジスタの構造を示した上面図、第２図は第１図のAA断
面図、第３図は第１図のBB断面図である。
第２図に示すように、コントロールゲートライン方向で
ある第１図のメモリトランジスタの行方向であるAA方向
のコントロールゲート５下の互いに隣り合うフローティ
ングゲート4a,4bの端部に段差を設け、フローティング
ゲート4bの端部がゲート酸化膜14を介してフローティン
グゲート4aの端部上に重なるように形成している。この
ため、AA方向のフローティングゲート4a,4b間の隙間は
全く生じない。
なお、フローティングゲート4a,4bの端部形状は上述し
たように異なるが、コントロールゲート５とゲート酸化
膜６を介した接触面積を同一にする等によりメモリトラ
ンジスタの性質においては、フローティングゲート4a,4
bを用いることによる違いを無くしている。
第４図及び第５図は第１図〜第３図で示したEPROMの製
造方法を示した断面図であり、第４図は第１図のAA断面
図、第５図は第１図のBB断面図である。以下、第４図，
第５図を参照して製造方法の説明を行う。
まず、半導体基板１上に第１図のAA方向に沿ってフィー
ルド酸化膜２を形成し、全面をゲート酸化膜３で覆う。
次にポリシリコン層を堆積し、第１図（ａ），第２図
（ａ）に示すように、フィールド酸化膜２間に１つおき
に、フローティングゲート4aを選択エッチングによりパ
ターニングをする。
次に、全面をゲート酸化膜14で覆い、さらにポリシリコ
ン層を堆積し、第４図（ｂ），第５図（ｂ）に示すよう
に選択エッチングによりフローティングゲート4bを形成
する。その後、フローティングゲート4a上に形成された
ゲート酸化膜14を除去する。
次に、ゲート酸化膜６を全面に堆積し、その上面をポリ
シリコン層で覆い、第４図（ｃ），第５図（ｃ）に示す
如くフォトレジスト13を塗布し、このフォトレジスト13
をマスクとした選択エッチングによりコントロールゲー
トライン５がパターニングされ、同時にフローティング
ゲート4a,4bがセルフアラインでパターニングされる。
この時、第１図に示すようにフローティングゲート4bの
平面形状が端部において、周辺部を削った形状にするこ
とで、フローティングゲート4a,4bの重なり部分4abがコ
ントロールゲートライン５周辺下部に生じないようにし
ている。このため、この工程において３層のポリシリコ
ン層（コントロールゲートライン5,フローティングゲー
ト4a,4b）をエッチングにより除去することはなく、製
造工程が複雑化することはない。
次に、第４図（ｄ），第５図（ｄ）に示す如くフォトレ
ジスト13除去後、コントロールゲートライン５をマスク
としてイオン注入を行うことで、ドレイン領域８及びソ
ース領域９を形成する。
そして、層間絶縁膜７で覆った後、コンタクトホール10
をドレイン領域８上に形成し、第４図（ｅ），第５図
（ｅ）に示すように金属配線層11を形成する。その後、
表面をガラスコート12で覆うことで第１図〜第３図で示
したEPROMが製造できる。
このようにしてEPROMを形成することで、第１図のAA方
向のコントロールゲートライン５下の互いに隣り合うフ
ローティングゲート4a,4bの端部はゲート酸化膜14を介
して段差が設けられる。従ってAA方向におけるフローテ
ィングゲート4a,4bは隙間を設ける必要がないばかりか
重なりあっていてもフローティングゲート4a,4bの端部
間にはゲート酸化膜14を介しているため、電気的接触は
なくメモリトランジスタとしての性能を何ら損ねない。
その結果、フローティングゲート4a,4b間の隙間を省略
できた点で従来のEPROMに比べメモリトランジスタの高
集積化が容易に図れる。
なお、この実施例では不揮発性半導体記憶装置としてEP
ROMを例に挙げたが、E2PROM等のフローティングゲート
を有する他の記憶装置においても、この発明を適用する
ことができる。
〔発明の効果〕
以上説明したようにこの発明によれば、コントロールゲ
ートライン下の互いに隣りあうフローティングゲートそ
れぞれの端部が絶縁膜を介して重なり合うように設けら
れることでコントロールゲートライン方向の隙間が生じ
ないようにしたため、より一層のメモリトランジスタの
高集積化が図れる不揮発性半導体記憶装置を得ることが
できる。
【図面の簡単な説明】
第１図はこの発明の一実施例であるEPROMの上面図、第
２図は第１図のAA断面図、第３図は第１図のBB断面図、
第４図は第１図〜第３図で示したEPROMの製造方法を示
す第１図のAA断面図、第５図は同じく製造方法を示す第
１図のBB断面図、第６図は従来のEPROMの上面図、第７
図は第６図のAA断面図、第８図は第６図のBB断面図、第
９図は第６図〜第８図で示したEPROMの製造方法を示す
第６図のAA断面図、第10図は同じく製造方法を示す第６
図のBB断面図、第11図はEPROMの読出しの動作説明用の
グラフである。 図において、4a,4bはフローティングゲート、５はコン
トロールゲートライン、14はゲート酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 29/788 29/792 Ｇ１１Ｃ 17/00 ３０７ Ｄ (72)発明者 野口 健二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 小林 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (56)参考文献 特開 昭59−28382（ＪＰ，Ａ) 特開 昭61−272973（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】コントロールゲート下に絶縁膜を介したフ
    ローティングゲートを有するメモリトランジスタをマト
    リクス状に配置して備えた不揮発性半導体記憶装置にお
    いて、 前記コントロールゲートが共通に接続されたコントロー
    ルゲートライン下において互いに隣り合うフローティン
    グゲートそれぞれの端部が絶縁膜を介して重なり合うよ
    うに設けられ、前記コントロールゲートライン方向にお
    ける隙間が生じないようにしたことを特徴とする不揮発
    性半導体記憶装置。
JP62267183A 1987-10-21 1987-10-21 不揮発性半導体記憶装置 Expired - Lifetime JPH0712063B2 (ja)

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JP62267183A JPH0712063B2 (ja) 1987-10-21 1987-10-21 不揮発性半導体記憶装置
DE3832641A DE3832641A1 (de) 1987-10-21 1988-09-26 Halbleiterspeichereinrichtung und herstellungsverfahren
US07/254,234 US5107313A (en) 1987-10-21 1988-10-06 Floating gate type semiconductor memory device

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JPH01108777A JPH01108777A (ja) 1989-04-26
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336628A (en) * 1988-10-25 1994-08-09 Commissariat A L'energie Atomique Method for fabricating semiconductor memory device
US5070032A (en) * 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
DE4132140A1 (de) * 1991-09-26 1993-04-08 Siemens Ag Verfahren zur herstellung einer selbstjustierten kontaktlochanordnung und selbstjustierte kontaktlochanordnung
US5385752A (en) * 1993-10-14 1995-01-31 Steele; Wesley M. Method and apparatus for coating interior surfaces
WO1996008840A1 (en) * 1994-09-13 1996-03-21 Macronix International Co., Ltd. A flash eprom transistor array and method for manufacturing the same
US5658814A (en) * 1996-07-09 1997-08-19 Micron Technology, Inc. Method of forming a line of high density floating gate transistors
US6329245B1 (en) 1999-12-20 2001-12-11 Chartered Semiconductor Manufacturing Ltd. Flash memory array structure with reduced bit-line pitch
DE10219343A1 (de) * 2002-04-30 2003-11-20 Infineon Technologies Ag NROM-Speicherzelle
JP2004281966A (ja) * 2003-03-19 2004-10-07 Ricoh Co Ltd 半導体装置及び半導体装置の製造方法
US20210020630A1 (en) * 2019-04-15 2021-01-21 Nexchip Semiconductor Co., Ltd. High-voltage tolerant semiconductor element

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5857750A (ja) * 1981-10-01 1983-04-06 Seiko Instr & Electronics Ltd 不揮発性半導体メモリ
JP2515715B2 (ja) * 1984-02-24 1996-07-10 株式会社日立製作所 半導体集積回路装置の製造方法

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US5107313A (en) 1992-04-21
DE3832641A1 (de) 1989-05-03
DE3832641C2 (ja) 1990-12-06
JPH01108777A (ja) 1989-04-26

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