JP2515715B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路装置に適用して有効な技術
を関するものであり、特に、フローティングゲートを有
する電界効果トランジスタを備えた半導体集積回路装置
に適用して有効な技術に関するものである。
〔背景技術〕
紫外線によって情報の書き替えが可能な読み出し専用
の記憶機能を備えた半導体集積回路装置（以下、EPROM
という）が知られている。EPROMにおいて、情報を記憶
するメモリセルは、半導体基板上部に第１の絶縁層を介
して設けられたフローティングゲートと、その上部に第
２の絶縁層を介して設けられたコントロールゲートとを
有する電界効果トランジスタによって構成されている。
通常、フローティングゲートとコントロールゲートとは
多結晶シリコンによって形成される（たとえば雑誌「日
経エレクトロニクス」1981年１月５日号P181〜P201な
ど）。
フローティングゲートに蓄積した情報となる電荷の保
持特性を向上するために、フローティングゲートとコン
トロールゲートとを熱酸化技術によって形成したち密な
酸化シリコン層で覆うことが考えられる。これは、フロ
ーティングゲートの端部とソース領域、ドレイン領域ま
たはコントロールゲートとの間に生じるリーク現象によ
って、蓄積された電荷の減少を抑制するために、必要と
される。
かかる技術における実験ならびにその検討の結果、本
発明者は、第１の絶縁層と同程度もしくはそれ以上の膜
厚を有するち密な酸化シリコン層でフローティングゲー
トとコントロールゲートとを覆うことによって、フロー
ティングゲートに蓄積された情報となる電荷の保持特性
が向上されるという事実を発見した。
しかしながら、本発明者は、以下に述べる問題点が存
在するため、第１の絶縁層または第２の絶縁層のうちど
ちらか薄い方の膜厚と同程度もしくはそれ以上の膜厚を
有するち密な酸化シリコン層を得ることと、メモリ素子
の小形化が相反する要求であると考察している。
EPROMメモリ素子の小形化に伴ない、情報の書込みお
よび読み出し動作における信頼性の低下，動作速度の低
下を生じる。一方、ち密な酸化シリコン層の膜厚を得る
ために、熱酸化技術による長い熱処理工程が必要とされ
る。フローティングゲートと半導体基板との間に酸化シ
リコン層が形成される速度に比べ、フローティングゲー
トとコントロールゲートとの間に酸化シリコン層が形成
される速度が速い。このため、特に、コントロールゲー
トの端部の持ち上がりを生じる。これは、前者により構
成される寄生容量値に比べ、後者により構成される寄生
容量値が減少することを意味する。従って、フローティ
ングゲートの電位が低下しメモリセルへの情報の書き込
み動作時には、その効率が悪くなり、信頼性を低下す
る。また、メモリセルの情報の読み出し動作時には、ソ
ース領域とドレイン領域との間のチャネル領域を流れる
電流量が少なくなる。これは、データ線にチャージされ
た電荷を速くぬくことができず、その速度を低下を招
く。この現象はチャネル長が短かくなる程、減少する容
量の割合が大きくなるので顕著となり、メモリセルの小
形化の障害となる。
メモルセルとなる電界効果トランジスタのソース領域
またはドレイン領域は、次のように形成される。フロー
ティングゲートとコントロールゲートとを不純物導入の
ためのマスクとして用い、イオン注入技術でそれらの両
側部の半導体基板主面部にそれの形成のための不純物を
導入する。その後に、前記ち密な酸化シリコン層を形成
するとともに、前記不純物に引き伸し拡散を施すことに
よって形成する。このとき、前述のように、長い熱処理
工程が必要とされるために、必要以上の引き伸し拡散が
施され、ソース領域とドレイン領域との間部の実行チャ
ネル長が短くなる。従って、短チャンネル効果を誘発
し、EPROMの情報の書き込みおよび読み出し動作におけ
る信頼性を低下してしまい、メモリセルの小形化に不向
きである。
〔発明の目的〕
本発明の目的は、電界効果トランジスタのフローティ
ングゲートに蓄積される電荷の保持特性を向上すること
が可能な技術手段を提供することにある。
本発明の他の目的は、フローティングゲートを有する
電界効果トランジスタを備えた半導体集積回路装置の信
頼性を向上することが可能な技術手段を提供することに
ある。
本発明の他の目的は、フローティングゲートを有する
電界効果トランジスタを備えた半導体集積回路装置の動
作速度を向上することが可能な技術手段を提供すること
にある。
本発明の他の目的は、フローティングゲートを有する
電界効果トランジスタの上部に絶縁層を介して形成され
るであろう導電層の信頼性を向上することが可能な技術
手段を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付した図面によって、明らかに
なるであろう。
〔発明の概要〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板上部にゲート絶縁層を介して設
けられたフローティングゲートと、その上部に層間絶縁
層を介して設けられたコントロールゲートとによって構
成される導電層を有する電界効果トランジスタの前記導
電層の側部に、少なくともゲート絶縁層および層間絶縁
層を覆う焼き固めた絶縁層を設ける。これにより、フロ
ーティングゲートの端部とソース領域またはドレイン領
域との間に生じるであろう不要なリーク現象を抑制する
ことができる。さらに、熱酸化技術によるち密な酸化シ
リコン層を必要とせず、フローティングゲートとコント
ロールゲートとにより構成される寄生容量値の低下を抑
制することができる。したがって、フローティングゲー
トに蓄積される情報となる電荷の保持特性が向上し、さ
らに、情報の書き込みおよび読み出し動作における信頼
性と動作速度とが向上する。
以下、本発明の構成について、実施例とともに説明す
る。
なお、全図において、同一機能を有するものは同一符
号を付け、そのくり返しの説明は省略する。
本実施例は、フローティングゲートとコントロールゲ
ートとを有する電界効果トランジスタをメモリセルとす
るEPROMについて、その説明をする。
〔実施例Ｉ〕
第１図は、本発明の実施例Ｉの概要を説明するための
EPROMの要部を示す等価回路図である。
第１図において、Ｘ−デコーダ１は後述する所定のワ
ード線を選択し、そのワード線に接続されたメモリセル
を“ON"させるためのものである。Ｙ−デコーダ２は後
述する所定のデータ線を選択し、そのデータ線に情報と
なる電圧を印加するためのものである。書き込み回路３
は後述する所定のワード線を選択し、そのワード線に接
続された所定のメモリセルに情報を書き込むためのもの
である。センスアンプ４は後述する所定のデータ線を選
択し、そのデータ線に接続された所定のメモリセルの情
報を読み出すためのものである。
WL1,WL2，…，WLmはその一端がＸ−デコーダ１に接続
され他端が書き込み回路３に接続され、Ｘ方向に延在し
てＹ方向に複数本設けられたワード線であり、それに接
続されたメモリセルを“ON"しかつ情報を書き込むため
のものである。DL1,DL2，…，DLnはその一端がＹ−デコ
ーダ２に接続され他端がセンスアンプ４に接続され、Ｙ
方向に延在してＸ方向に複数本設けられたデータ線であ
り、それに接続されたメモリセルの情報を伝達するため
のものである。メモリセルM11,M12，…Mnmはワード線WL
とデータ線DLとの所定交差部に複数配置して設けられて
いる。メモリセルＭは、フローティングゲートと所定の
ワード線WLに接続されたコントロールゲートとを有し、
その一端が所定のデータ線DLに接続され他端が接地され
た電界効果トランジスタＱによって構成されている。そ
して、マトリックス状に配置された複数のメモリセルＭ
によって、メモリセルアレイが構成される。
次に、本実施例の具体的な構成について、その説明を
する。
第２図は、本発明の実施例Ｉを説明するためのEPROM
の要部平面図であり、第３図は、第２図のIII−III切断
線における断面図、第４図は、第２図のIV−IV切断線に
おける断面図である。なお、第２図は、その図面を見易
くするために、各導電層間に設けられるべき層間絶縁層
は図示しない。
第２図乃至第４図において、シリコン単結晶からなる
p-型の半導体基板５の主面部であって、主として半導体
素子が形成されるべき領域間フィールド絶縁層６が半導
体素子間を電気的に分離するために設けられている。フ
ィールド絶縁層６下部の半導体基板５主面部に、ｐ型の
チャネルストッパ領域７が半導体素子間をより電気的に
分離するために設けられている。
8,8Aは半導体素子が形成されるべき領域の半導体基板
５主面上部に設けられた絶縁層であり、絶縁層８は主と
して電界効果トランジスタのゲート絶縁層を構成するた
めのものである。絶縁層８の所定上部に設けられた導電
層９は、EPROMのメモリセルのフローティングゲート（F
G）を構成するためのものである。10は導電層９上部を
覆うように設けられた絶縁層であり、主として導電層９
とその上部に設けられる導電層とを電気的に分離するた
めのものである。11は絶縁層10を介してＸ方向に配置さ
れた複数の導電層９上部に設けられＹ方向に複数本設け
られた導電層であり、半導体素子が形成されるべき領域
すなわち導電層９上部ではEPROMのメモリセルのコント
ロールゲート（CG）を構成し、それ以外の部分ではEPRO
Mのワード線（WL）を構成するためのものである。
12は導電層9,11または導電層11の側部に密着し、少な
くともゲート絶縁層となる絶縁層８と絶縁層10とを覆う
ように設けられた絶縁層である。絶縁層12は例えば化学
的気相析出（以下、CVDという）技術による酸化シリコ
ン層を焼き固め、ち密化した酸化シリコン層からなる。
絶縁層12は、導電層（FG）９と半導体基板５との介在部
に設けられ絶縁層８を少なくとも覆うように設けられ
る。絶縁層12は絶縁層８または絶縁層10のうちどちらか
薄い方の膜厚と同程度もしくはそれ以上の膜厚に形成さ
れる。絶縁層12は各導電領域の間に生じるであろうリー
ク現象、あるいはゲート絶縁層となるべき以外の絶縁層
8A上面部に生じるであろう情報となる電荷こぼれを抑制
し、導電層９に蓄積される電荷の保持特性を向上する。
また、導電層（FG）９と導電層（CG）11との介在部に設
けられた絶縁層10が絶縁層12によって覆われているの
で、熱酸化技術のための長い熱処理工程を必要としな
い。したがって、導電層（CG）11の端部における持ち上
りを生じることなく、導電層９と導電層11とによって構
成される容量値を低下することがなくなる。これによっ
て、メモリセルの情報の書き込み動作における書き込み
効率を向上し、読み出し動作における信頼性の向上およ
び動作速度を向上することができる。さらに、絶縁層12
は、導電層9,11とによって構成される急峻な段差形状を
緩和するようになっており、その上部に設けられる例え
ばアルミニウムからなる導電層の被着性を向上できる。
13は絶縁層12と接合し導電層11上部に設けられた絶縁
層である。n+型半導体領域14は半導体素子が形成される
べき領域の導電層9,11両側部の半導体基板５主面部に設
けられる。n+型半導体領域14はソース領域またはドレイ
ン領域としてまたはグランド線（GL）として使用され、
EPROMおよびEPROMのメモリセルを構成するためのもので
ある。
EPROMのメモリセルＭ、すなわち、電界効果トランジ
スタＱは、主として、半導体基板５、その上部に絶縁層
８を介して設けられた導電層９、該導電層９上部に絶縁
層10を介して設けられた導電層11および一対に設けられ
た半導体領域14によって構成されている。
半導体素子等を覆うようにフィールド絶縁層6,絶縁層
8,8A,12,13上部に半導体素子等とその上部に設けられる
導電層とを電気的に分離するために、絶縁層15が設けら
れる。所定の半導体領域14上部の絶縁層8A,15を選択的
に除去して接続孔16が絶縁層15上部に設けられる導電層
との電気的な接続をするために設けられる。導電層17は
接続孔16を介して所定の半導体領域14と電気的に接続
し、絶縁層15上部に前記導電層（WL）11と交差するよう
にＹ方向に延在し複数本設けられる。導電層17はEPROM
のデータ線（DL）を構成するためのものである。
次に、メモリセルの導電層9,11の側部に設ける絶縁層
12において、情報となる電荷の保持特性の絶縁層12膜厚
依存性について説明する。
第５図は、本発明の実施例Ｉを説明するための情報と
なる電荷の保持特性の絶縁層膜厚依存性を示す図であ
り、第６図（Ａ）乃至第６図（Ｃ）は、絶縁層膜厚を可
変したEPROMのメモリセル（モデル）の要部断面図であ
る。
第５図において、横軸は、情報となる電荷の保持特性
の温度依存性〔1/T（℃）〕を示し、縦軸は、情報とな
る電荷の保持時間の対数〔log（hr）〕を示すものであ
る。データ（Ａ）は、第６図（Ａ）に示すモデルにおけ
るもの、データ（Ｂ）は、第６図（Ｂ）に示すモデルに
おけるもの、データ（Ｃ）は、第６図（Ｃ）に示すモデ
ルにおけるものである。
第６図（Ａ）乃至第６図（Ｃ）において、第６図
（Ａ）は、セルフアラインメントでパターニングした導
電層9,11を覆う熱酸化技術によるち密な酸化シリコン層
を形成しない場合のモデルを示す。第６図（Ｂ）は、セ
ルフアラインメントでパターニングした導電層9,10,11
を覆う熱酸化技術によるち密な酸化シリコン層12Aう、
絶縁層８の略２分の１の膜厚で形成した場合のモデルを
示す。第６図（Ｃ）は、セルフアラインメントでパター
ニングした導電層9,11を覆う熱酸化技術によるち密な酸
化シリコン層12Bを、絶縁層８または絶縁層10のうちど
ちらか薄い方の膜厚と同程度もしくはそれ以上の膜厚で
形成した場合のモデルを示す。
第５図および第６図（Ａ）乃至第６図（Ｃ）から明ら
かなように、導電層9,11を酸化シリコン層12Bで覆うこ
とによって、情報となる電荷の保持時間が向上される。
本発明によれば、絶縁層８または絶縁層10のうちどち
らか薄い方の膜厚と同程度もしくはそれ以上の膜厚を有
する酸化シリコン層12Bで導電層9,11を覆うことによっ
て、導電層９に蓄積された電荷がその端部から半導体基
板５側または導電層11側へリークすることを抑制し、情
報となる電荷の保持特性を向上することができる。しか
しながら、熱酸化技術によって酸化シリコン層12Bを形
成した場合、長い熱処理工程を必要とするために、第６
図（Ｃ）に点線で示すように、導電層9,11端部に導電層
9A,11Aのような持ち上りを生じてしまう。導電層9,11端
部の酸化膜の成長速度が半導体主面５よりも速いために
導電層９に比べ導電層11の持ち上りが大きいからであ
る。従って、本実施例は、熱酸化技術による酸化シリコ
ン層12Bに変えて、例えば、CVD技術で形成した酸化シリ
コン層を焼き固めた絶縁層12を用いる。そして、その膜
厚は、特に、絶縁層８または絶縁層10のうちどちらか薄
い方の膜厚と同程度もしくはそれよりも厚い方が好まし
い。
次に、本実施例の具体的な製造方法について、その説
明をする。
第７図（Ａ）乃至第７図（Ｊ）は、本発明の実施例Ｉ
の製造方法を説明するための各製造工程におけるEPROM
の要部断面図、第８図（Ａ）は、第７図（Ｂ）のVIII A
−VIII A切断線における断面図、第８図（Ｂ）は、第７
図（Ｃ）のVIII B−VIII B切断線における断面図、第８
図（Ｃ）は、第７図（Ｊ）のVIII C−VIII C切断線にお
ける断面図である。第９図（Ａ）乃至第９図（Ｊ）は、
本発明の実施例Ｉの製造方法を説明するための各製造工
程におけるEPROMの周辺回路の要部断面図であり、周辺
回路を構成する絶縁ゲート型電界効果トランジスタ（以
下、MISFETという）をEPROMのメモリセルの各製造工程
に対応させて示したものである。
まず、シリコン単結晶からなるp-型の半導体基板５を
用意する。そして、半導体素子が形成されるべき領域間
部の半導体基板５主面部に、フィールド絶縁層６を形成
し、フィールド絶縁層６下部の半導体基板５主面部に、
ｐ型のチャネルストッパ領域７を形成する。フィールド
絶縁層６は、半導体基板５の選択的な熱酸化技術によっ
て形成し、チャネルストッパ領域７は、イオン注入技術
によってｐ型の不純物を導入し、該不純物を前記熱酸化
技術によって引き伸し拡散を施して形成すればよい。そ
して、第７図（Ａ）および第９図（Ａ）に示すように、
半導体素子が形成されるべき領域の半導体基板５主面上
部に、絶縁層８を形成する。これは、例えば半導体基板
５の熱酸化によって形成し、ゲート絶縁層を構成し得る
ように、その膜厚を500〔Å〕程度にすればよい。
第７図（Ａ）および第９図（Ａ）に示す工程の後に、
EPROMのメモリセルのフローティングゲート，周辺回路
のMISFETのゲート等を形成する。このために、フィール
ド絶縁層６および絶縁層８上部に製造プロセスにおける
第１層目の導電層、例えば3500〔Å〕程度の膜厚を有す
る多結晶シリコン層を形成し、主として、低抵抗化を目
的として高濃度のリンを熱拡散技術またはイオン注入技
術によって導入する。この多結晶シリコン層に所定のパ
ターンニングを施し、EPROMのメモリセルが形成される
べき領域では、フローティングゲートを構成する多結晶
シリコン層9Bを形成し、周辺回路のMISFETが形成される
べき領域では、MISFETのゲート電極9Cを形成する。そし
て、第７図（Ｂ），第８図（Ａ）および第９図（Ｂ）に
示すように、多結晶シリコン層9Bおよびゲート電極9Cを
覆うように、絶縁層10Aを形成する。これは、例えば多
結晶シリコン層9Bの熱酸化によって形成し、その膜厚を
500〔Å〕程度に形成すればよい。
第７図（Ｂ），第８図（Ａ）および第９図（Ｂ）に示
す工程の後に、第７図（Ｃ），第８図（Ｂ）および第９
図（Ｃ）に示すように、EPROMのメモリセルのコントロ
ールゲートおよびワード線（WL）を形成する。このため
に、絶縁層10Aおよびフィールド絶縁層６上部に製造プ
ロセスにおける第２層目の導電層、例えば3500〔Å〕程
度の膜厚を有し高濃度のリンを導入した多結晶シリコン
層11Bを形成する。
第７図（Ｃ），第８図（Ｂ）および第９図（Ｃ）に示
す工程の後に、EPROMのメモリセルが形成されるべき領
域において、多結晶シリコン層11B,絶縁層10Aおよび多
結晶シリコン層9Bをパターニングし、コントロールゲー
ト（CG）およびワード線（WL）となる導電層11と、フロ
ーティングゲート（FG）となる導電層９と、それらの間
に存在する絶縁層10を形成する。そして、第７図（Ｄ）
および第９図（Ｄ）に示すように、導電層９下部以外の
絶縁層８とゲート電極9C下部以外の絶縁層８およびそれ
を覆うように設けられた絶縁層10Aを選択的に除去し
て、導電層11上面部，ゲート電極9C上面部および半導体
基板５の所定上面部を露出させる。
第７図（Ｄ）および第９図（Ｄ）に示す工程の後に、
第７図（Ｅ）および第９図（Ｅ）に示すように、全面に
絶縁層12Aを形成する。これは、例えば、CVD技術による
酸化シリコン層によって形成し、その膜厚を5000〜1000
0〔Å〕程度にすればよい。
第７図（Ｅ）および第９図（Ｅ）に示す工程の後に、
絶縁層12Aにその形成された膜厚分に相当するリアクテ
ィブイオンエッチング等の異方性エッチングを施す。第
７図（Ｆ）および第９図（Ｆ）に示すように、導電層9,
11側部に、絶縁層8,10を覆い導電層11上面部に達する絶
縁層12Bが形成され、ゲート電極9C側部に、その上面部
に達する絶縁層12Bが形成される。絶縁層12Bは、絶縁層
8,10のうち薄い方の膜厚と同程度もしくはそれ以上の膜
厚で形成される。
第７図（Ｆ）および第９図（Ｆ）に示す工程の後に、
熱処理を施すことによって第７図（Ｇ）および第９図
（Ｇ）に示すように、絶縁膜12Bを焼き固めること（デ
ンシファイ）によってち密化した絶縁層12を形成する。
同時に、ソース領域またはドレイン領域として使用され
る半導体領域が形成されるべき領域となる半導体基板５
主面上部に絶縁層8Aが形成され、導電層11およびゲート
電極9C上部に絶縁層13が形成される。絶縁層13は、半導
体領域形成のために導入する不純物のマスク,EPROMの電
気的特性に影響を与える不要な不純物による汚染防止等
をするためのものである。前記熱処理工程は、例えば80
0〜850〔℃〕程度のスチーム酸化技術を用いればよい。
これによれば、導電層11,ゲート電極9C上面部の絶縁層1
3は、500〔Å〕程度の膜厚で形成される。また、第７図
（Ｄ），第９図（Ｄ）に示す工程の後に、熱酸化技術に
よって、導電層9,11およびゲート電極9Cを覆う薄い絶縁
層（膜厚としては、例えば300〔Å〕程度以下）を形成
した後に、絶縁層12を形成することによって、導電層9,
11およびゲート電極9Cと絶縁層12との密着性をより向上
することができる。なお、本実施例は、絶縁層12の形成
工程と同時に絶縁層8A,13が形成できるので、製造プロ
セスにおいて有利である。
第７図（Ｇ）および第９図（Ｇ）に示す工程の後に、
第７図（Ｈ）および第９図（Ｈ）に示すように、主とし
て、絶縁層12,13およびフィールド絶縁層６を不純物導
入のためのマスクとして用い、半導体素子が形成される
べき領域の導電層9,11およびゲート電極9C両側部の絶縁
層8Aを介した半導体基板５主面部に、ソース領域または
ドレイン領域として使用されるn+型の半導体領域14を形
成する。これは、例えば、１×1016〔原子個／cm2〕程
度のヒ素イオン不純物を、70〜90〔KeV〕程度のエネル
ギのイオン注入技術によって形成すればよい。絶縁層12
によってEPROMのメモリセルおよび周辺回路のMISFETの
チャネルが形成されるべき領域への拡散量が低減され
る。導電層９と半導体領域14およびゲート電極9Cと半導
体領域14とによって構成されるミラー容量が低減され
る。従って、EPROMおよびその周辺回路における動作速
度を向上することができる。半導体領域14は、前記絶縁
層12の形成後に形成され、それ以後に長い熱処理工程は
製造プロセスに無いので、必要以上の引き伸ばし拡散は
施されない。従って、充分な実効チャネル長を得ること
ができるので、短チャンネル効果を防止することができ
る。
第７図（Ｈ）および第９図（Ｈ）に示す工程の後に、
第７図（Ｉ）および第９図（Ｉ）に示すように、全面に
絶縁層15を形成する。これは、例えばグラスフローによ
ってその上面部の平均化ができるフォスフォシリケート
ガラス層（PSG）を用いればよい。導電層9,11およびゲ
ート電極9Cによる急峻な段差形状は、急峻な段差形状を
緩和することのできる絶縁層12によって緩和されている
ので、絶縁層15の上面部はより平坦化されるようになっ
ている。
第７図（Ｉ）および第９図（Ｉ）に示す工程の後に、
所定の半導体領域14上部の絶縁層8A,15を選択的に除去
し、接続孔16を形成する。そして、第７図（Ｊ），第８
図（Ｃ）および第９図（Ｊ）に示すように、接続孔16を
介して所定の半導体領域14と電気的に接続するように、
絶縁層15上部に製造プロセスにおける第３層目の導電層
17,17Aを形成する。これは、例えばスパッタ蒸着技術に
よるアルミニウム層を用いればよい。アルミニウム層
は、比較的低い抵抗値を有しているが、急峻な段差部に
おける被着性が悪い。しかしながら、絶縁層15上面部は
前述したようにその上面部が平坦化されているので、ア
ルミニウム層の被着性は良好であり、多層配線技術にお
ける信頼性を向上することができる。
これら一連の製造工程によって、本実施例のEPROMは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
また、第７図（Ｆ）で形成した絶縁層12Bは、第７図
（Ｋ）に示すようにしてもよい。
第７図（Ｋ）は、本発明のその他の実施例Ｉの製造方
法を説明するための各製造工程におけるEPROMの要部断
面図である。
すなわち、第７図（Ｅ）に示す工程の後に、絶縁層12
Aの異方性エッチング量を制御し、第７図（Ｋ）に示す
ように、絶縁層8,10を覆う絶縁層12Cを形成してもよ
い。
なお、前述の説明では、CVD技術による酸化シリコン
層で絶縁層12を形成したが、スパッタ技術，プラズマCV
D技術による酸化シリコン層あるいはグラスフローを生
じない程度の低濃度のフォスフォシリケートガラス層を
焼き固め（デンシファイ）して絶縁層12を形成してもよ
い。
また、前述の説明では、EPROMの周辺回路のMISFETを
構成するゲート電極9Cを製造プロセスにおける第１層目
の導電層によって形成したが、製造プロセスにおける第
２層目の導電層によって形成してもよい。
〔実施例II〕
次に、前記実施例Ｉと異なる具体的な製造方法につい
て、その説明をする。
第10図（Ａ）乃至第10図（Ｄ）は、本発明の実施例II
の製造方法を説明するための各製造工程におけるEPROM
の要部断面図である。
前記実施例Ｉの第７図（Ｅ）に示す工程の後に、熱処
理工程を施し、第10図（Ａ）に示すように、絶縁層12A
をち密化した絶縁層12Eを形成する。ソース領域または
ドレイン領域である半導体領域を形成前であるので、例
えば800〜1000〔℃〕程度の比較的高温度のスチームま
たはドライO2酸化技術によって形成できる。
第10図（Ａ）に示す工程の後に、実施例Ｉと同様に異
方性のエッチングを施し、第10図（Ｂ）に示すように、
絶縁層12を形成する。
第10図（Ｂ）に示す工程の後に、熱処理工程を施し、
第10図（Ｃ）に示すように、絶縁層8A,13を形成する。
第10図（Ｃ）に示す工程の後に、第10図（Ｄ）に示す
ように、絶縁層8Aを介した半導体基板５主面部に、ソー
ス領域またはドレイン領域として使用されるn+型の半導
体領域14を形成する。
第10図（Ｄ）に示す工程の後に、前記実施例Ｉの第７
図（Ｉ）に示す工程およびそれ以後の工程を施せばよ
い。
これら一連の製造工程によって、本実施例のEPROMは
完成する。
〔実施例III〕
まず、本実施例の具体的な構造について、その説明を
する。
第11図は、本発明の実施例IIIの構造を説明するため
のEPROMの要部断面図、第12図は、第11図のXII−XII切
断線における断面図である。
第11図および第12図において、14AはEPROMのメモリセ
ルとなる電界効果トランジスタのチャネルが形成される
べき領域と半導体領域14と電気的に接続してそれとの間
の半導体基板５主面部に設けられたn-型の半導体領域で
ある。これは、例えば、半導体領域14を設けたときに、
絶縁層12によってチャネルが形成されるべき領域への引
き伸し拡散量が充分でない場合、また、電界効果トラン
ジスタのドレイン領域となる半導体領域14と半導体基板
５との接合耐圧を向上する場合に、それらを解決するも
のとして有効である。
次に、本実施例の具体的な製造方法について、その説
明をする。
第13図は、本発明の実施例IIIの製造方法を説明する
ための要部製造工程におけるEPROMの要部断面図であ
る。
前記実施例Ｉの第７図（Ｄ）に示す工程の後に、主と
して、導電層11、フィールド絶縁層６を不純物導入のた
めのマスクとして用い、第13図に示すように、導電層9,
11両側部の半導体基板５主面部に、n-型の半導体領域14
Aを形成する。これは、例えば、１×1014〜１×10
15〔原子個／cm2〕程度のヒ素イオン不純物またはリン
イオン不純物を用い、70〜90〔KeV〕程度のエネルギの
イオン注入技術によって形成すればよい。また、半導体
領域14Aを形成すべき不純物の導入に際し、導電層9,11
および半導体基板５主面上部にそれらを覆う耐不純物導
入のためのマスクとなる絶縁層を設け、熱拡散等による
不純物の導入後に、前記絶縁層を除去してもよい。
第13図に示す工程の後に、前記実施例Ｉの第７図
（Ｅ）に示す工程およびそれ以後の工程を施せばよい。
これら一連の工程によって、本実施例のEPROMは完成
する。
なお、本実施例は、前記実施例Ｉに限定されるもので
はなく、前記実施例IIの製造方法を適用してもよい。
本実施例では、前記実施例Ｉの第９図（Ａ）〜第９図
（Ｊ）で示した周辺回路のMISFETをも同様の構造とする
ことができる。すなわち、第９図（Ｄ）に示す状態で第
13図の工程と同時にn-型半導体領域を形成する。この
後、第９図に示す工程に従えば、周辺回路のMISFETのソ
ース領域およびドレイン領域は、n+型半導体領域14とn-
型半導体領域14Aとで構成される。これによって、MISFE
Tの接合のブレークダウン電圧の向上、ホットキャリア
発生の抑制等の効果が得られる。
〔実施例IV〕
まず、本実施例の具体的な構造について、その説明を
する。
第14図は、本発明の実施例IVの構造を説明するための
EPROMの要部断面図、第15図は、第14図のXV−XV切断線
における断面図である。
絶縁層10を介して導電層９上部に設けられた導電層11
Cは、半導体素子が形成されるべき領域すなわち導電層
９上部ではEPROMのメモリセルのコントロールゲート（C
G）を構成し、それ以外の部分ではEPROMのワード線（W
L）を構成するためのものである。導電層11Cは、多結晶
シリコン層11D上部に、それよりも低い抵抗値を有する
モリブデン，タングステン，タンタル，チタン等の高融
点金属とシリコンとの化合物であるシリサイド層11Eを
被着して構成されている。これによって、EPROMの動作
速度を向上することができる。導電層11Cは、シリサイ
ド層11Eのみ、あるいは、高融点金属層によって構成し
てもよい。14Bは半導体領域14主面部に設けられたシリ
サイド層であり、半導体領域14の抵抗値を低減し、EPRO
Mの動作速度を向上するためのものである。
次に、本実施例の具体的な製造方法について、その説
明をする。
第16図（Ａ）乃至第16図（Ｃ）は、本発明の実施例IV
の第１製造方法を説明するための各製造工程におけるEP
ROMの要部断面図である。
前記実施例IIの第10図（Ｂ）に示す工程の後に、第16
図（Ａ）に示すように、半導体基板５主面部に、ソース
領域またはドレイン領域として使用されるn+型の半導体
領域14を形成する。
第16図（Ａ）に示す工程の後に、第16図（Ｂ）に示す
ように、例えば選択CVD（又はMOCVD）技術によって、導
電層11上部および半導体領域14上部に選択的に高融点金
属層14Cを形成する。高融点金属層14Cは、例えばタング
ステン（Ｗ）を用いればよい。
第16図（Ｂ）に示す工程の後に、熱処理技術によっ
て、第16図（Ｃ）に示すように、その下部を多結晶シリ
コン層11Dとして残し導電層11の上部をシリサイド層11E
に形成し、さらに、半導体領域14の主面部をシリサイド
層14Bに形成する。
第16図（Ｃ）に示す工程の後に、前記実施例Ｉの第７
図（Ｉ）に示す工程およびそれ以後の工程を施せばよ
い。
これら一連の製造工程によって、本実施例のEPROMは
完成する。
第17図（Ａ）および第17図（Ｂ）は、本発明の実施例
IVの第２製造方法を説明するための各製造工程における
EPROMの要部断面図である。
前記第１製造方法の第16図（Ａ）に示す工程の後に、
第17図（Ａ）に示すように、例えばスパッタ技術によっ
て、全面に高融点金属層（例えばTi,W,Ta,Mo）14Dを形
成する。
第17図（Ａ）に示す工程の後に、熱処理技術によっ
て、第17図（Ｂ）に示すように、露出したシリコンと高
融点金属層14Dとを反応させ、導電層11上部をその下部
を多結晶シリコン層11Dとして残しシリサイド層11Eに形
成し、さらに、半導体領域14主面部をシリサイド層14B
に形成する。そして、この後に、シリサイド化していな
い高融点金属層14Dを選択的に除去する。
この後、前記実施例Ｉの第７図（Ｉ）に示す工程およ
びそれ以後の工程を施せばよい。
これら一連の製造工程によって、本実施例のEPROMは
完成する。
また、本実施例を前記実施例IIIに適用してもよい。
〔実施例Ｖ〕
第18図および第19図は、本発明の実施例Ｖの具体的な
構造を説明するためのEPROMの要部断面図である。
本実施例は、前記実施例における絶縁層12を形成する
のではなく、焼き固めち密化した酸化シリコン層である
絶縁層12Eをそのまま利用したものである。
〔効果〕
フローティングゲートとなる第１の導電層を有する電
界効果トランジスタを備えた半導体集積回路装置におい
て、以下に述べる効果を得ることができる。
（１）、第１の導電層の側部に、少なくとも電界効果ト
ランジスタを構成するゲート絶縁層を覆うように、例え
ば焼き固めた酸化シリコン層からなる第１の絶縁層を設
けることによって、前記第１の導電層に蓄積される情報
となる電荷の半導体基板側へのリーク現象を抑制するこ
とができるので、電界効果トランジスタの情報となる電
荷の保持特性を向上することができる。
（２）、第１の導電層の側部に、少なくともゲート絶縁
層を覆い、かつ、それよりも膜厚の厚い第１の絶縁層を
設けることによって、前記第１の導電層に蓄積される情
報となる電荷の半導体基板側へのリーク現象を抑制する
ことができるので、電界効果トランジスタの情報となる
電荷の保持特性を向上することができる。
（３）、第１の導電層と、その上部に層間絶縁層を介し
てコントロールゲートとなる第２の導電層とを有する導
電層により構成されてなる電界効果トランジスタを備
え、前記導電層の側部に、少なくともゲート絶縁層と層
間絶縁層とを覆うように、第１の絶縁層を設けることに
よって、前記第１の導電層に蓄積される情報となる電荷
の半導体基板側及びコントロールゲート側へのリーク現
象を抑制することができるので、電界効果トランジスタ
の情報となる電荷の保持特性を向上することができ、か
つ、特に第２の導電層の端部における持ち上りを防止す
ることができるので、第１の導電層と第２の導電層とに
よって構成される寄生容量値の低下を抑制することがで
きる。
（４）、前記（３）によって、寄生容量値の低下を抑制
できるので、情報の書き込みおよび読み出し動作におけ
る信頼性と動作速度とを向上することができる。
（５）、前記導電層側部に、その急峻な段差形状を緩和
することのできる前記第１の絶縁層を設けることによっ
て、その上部に設けられる絶縁層上面部が平坦化できる
ので、絶縁層上面部に設けられる上層の導電層の被着性
を向上することができる。
（６）、電界効果トランジスタの前記導電層側部および
それ以外例えばMISFETのゲート電極側部に、それらの急
峻な段差形状を緩和することのできる前記第１の絶縁層
を設けることによって、それらの上部に設けられる絶縁
層上面部が平坦化できるので、絶縁層上面部に設けられ
る上層の導電層の被着性を向上することができる。
（７）、前記導電層側部に第１の絶縁層を形成した後
に、ソース領域またはドレイン領域として使用される一
対の半導体領域を形成することによって、半導体領域の
不要な引き伸し拡散を生じるような長い熱処理工程はな
くなるので、浅い接合深さを有する半導体領域を設ける
ことができる。
（８）、前記（７）および第１の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域の不要な引き伸し拡散量は抑制され、充分な
実効チャネル長を得ることができるので、短チャンネル
効果を防止することができる。
（９）、前記（７）および第１の絶縁層によって、半導
体領域は、電界効果トランジスタのチャネルが形成され
るべき領域への不要な引き伸し拡散量は抑制されるの
で、前記第１の導電層と半導体領域とにより構成される
ミラー容量を低減することができる。
（10）、前記（９）によって、ミラー容量を低減するこ
とができるので、動作速度を向上することができる。
（11）、前記（１）乃至（６）および（８）によって、
情報となる電荷の保持特性の向上，上層の導電層の被着
性の向上および短チャンネル効果を防止することができ
るので、半導体集積回路装置の信頼性を向上することが
できる。
（12）、前記（４），（７）および（９）によって、半
導体集積回路装置の動作速度を向上することができる。
（13）、前記（１）乃至（４），（７），（８）および
（11）によって、その信頼性を著しく向上できるので、
半導体集積回路装置の高集積化が可能となる。
以上、本発明者によってなされた発明を前記実施例に
もとづき具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。
例えば、前記実施例は半導体基板にEPROMのメモリセ
ルを設けた場合について説明したが、半導体基板にウエ
ル領域を設け、該ウエル領域にEPROMのメモリセルを設
けてもよい。
また、前記実施例はフローティングゲートとコントロ
ールゲートとを有するEPROMのメモリセルについて説明
したが、これに限定されるものではなく、フローティン
グゲートのみを有するメモリセルであってもよい。
また、前記実施例はEPROMの周辺回路としてMISFETを
用いて説明したが、相補型のMISFET,バイポーラトラン
ジスタであってもよい。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉの概要を説明するためのEP
ROMの要部を示す等価回路図、 第２図は、本発明の実施例Ｉを説明するためのEPROMの
要部平面図、 第３図は、第２図のIII−III切断線における断面図、 第４図は、第２図のIV−IV切断線における断面図、 第５図は、本発明の実施例Ｉを説明するための情報とな
る電荷の保持特性の絶縁層膜厚依存性を示す図、 第６図（Ａ）乃至第６図（Ｃ）は、絶縁層膜厚を可変し
たEPROMのメモリセルの要部断面図、 第７図（Ａ）乃至第７図（Ｊ）は、本発明の実施例Ｉの
製造方法を説明するための各製造工程におけるEPROMの
要部断面図、 第８図（Ａ）は、第７図（Ｂ）のVIII A−VIII A切断線
における断面図、 第８図（Ｂ）は、第７図（Ｃ）のVIII B−VIII B切断線
における断面図、 第８図（Ｃ）は、第７図（Ｊ）のVIII C−VIII C切断線
における断面図、 第９図（Ａ）乃至第９図（Ｊ）は、本発明の実施例Ｉの
製造方法を説明するための各製造工程におけるEPROMの
周辺回路の要部断面図、 第７図（Ｋ）は、本発明のその他の実施例Ｉの製造方法
を説明するための各製造工程におけるEPROMの要部断面
図、 第10図（Ａ）乃至第10図（Ｄ）は、本発明の実施例IIの
製造方法を説明するための各製造工程におけるEPROMの
要部断面図、 第11図は、本発明の実施例IIIを説明するためのEPROMの
要部断面図、 第12図は、第11図のXII−XII切断線における断面図、 第13図は、本発明の実施例IIIの製造方法を説明するた
めの要部製造工程におけるEPROMの要部断面図、 第14図は、本発明の実施例IVを説明するためのEPROMの
要部断面図、 第15図は、第14図のXV−XV切断線における断面図、 第16図（Ａ）乃至第16図（Ｃ）は、本発明の実施例IVの
第１製造方法を説明するための各製造工程におけるEPRO
Mの要部断面図、 第17図（Ａ）および第17図（Ｂ）は、本発明の実施例IV
の第２製造方法を説明するための各製造工程におけるEP
ROMの要部断面図、 第18図および第19図は、本発明の実施例Ｖの具体的な構
造を説明するためのEPROMの要部断面図である。 図中、１……Ｘ−デコーダ、２……Ｙ−デコーダ、３…
…書き込み回路、４……センスアンプ、５……半導体基
板、６……フィールド絶縁層、７……チャネルストッパ
領域、8,8A,10,10A,12,12A乃至12E,13,15……絶縁層、
9,9A,11,11A,11C,17,17A……導電層、9B,11B,11D……多
結晶シリコン層、9C……ゲート電極、11E,14B……シリ
サイド層、14,14A……半導体領域、14C,14D……高融点
金属層、16……接続孔、WL……ワード線、DL……データ
線、MC……メモリセル、Ｑ……電界効果トランジスタ、
FG……フローティングゲート、CG……コントロールゲー
トである。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体主面に位置された第１ゲート絶縁膜
    と、上記第１ゲート絶縁膜上に位置されたフローティン
    グゲート電極と、上記フローティングゲート電極上に位
    置された第２ゲート絶縁膜と、上記第２ゲート絶縁膜上
    に位置されたコントロールゲート電極と、半導体主面内
    に位置されたソース及びドレイン領域とで構成されたMI
    SFETから成るメモリセルを有する半導体集積回路装置の
    製造方法において、 半導体主面上に第１ゲート絶縁膜、上記第１ゲート絶縁
    膜上にフローティングゲート電極、上記フローティング
    ゲート電極上に第２ゲート絶縁膜、上記第２ゲート絶縁
    膜上にコントロールゲート電極を、かつ上記フローティ
    ングゲート電極とコントロールゲート電極とが互いに重
    なるように形成する工程と、 上記コントロールゲート電極上、ソース及びドレイン領
    域側の半導体主面上、上記コントロールゲート電極及び
    フローティングゲート電極の側壁を覆うように、上記半
    導体主面にCVD法により第１絶縁膜を形成する工程と、 上記第１絶縁膜をエッチングして、上記コントロールゲ
    ート電極の側壁及びフローティングゲート電極の側壁を
    覆うサイドウォールスペーサを、上記コントロールゲー
    ト電極及びフローテイングゲート電極に対して自己整合
    的に形成する工程と、 上記コントロールゲート電極、上記サイドウォールスペ
    ーサを覆うように、上記半導体主面に第２絶縁膜を形成
    する工程を有し、 かつ、上記サイドウォールスペーサを成す第１絶縁膜に
    はデンシファイ処理が施されることを特徴とする半導体
    集積回路装置の製造方法。
  2. 【請求項２】上記第２絶縁膜上に、導電層を形成する工
    程を有することを特徴とする特許請求の範囲第１項記載
    の半導体集積回路装置の製造方法。
  3. 【請求項３】上記第１絶縁膜をエッチングする工程は、
    異方性エッチングを用いて、上記コントロールゲート電
    極上における上記第１絶縁膜の膜厚に相当する厚さをエ
    ッチングするように行なわれることを特徴とする特許請
    求の範囲第１項記載の半導体集積回路装置の製造方法。
  4. 【請求項４】上記フローティングゲート電極とコントロ
    ールゲート電極とが互いに重なるように形成する工程の
    後に、それらゲート電極表面を熱酸化処理する工程を有
    することを特徴とする特許請求の範囲第１項記載の半導
    体集積回路装置の製造方法。
  5. 【請求項５】半導体主面に位置された第１ゲート絶縁膜
    と、上記第１ゲート絶縁膜上に位置されたフローティン
    グゲート電極と、上記フローティングゲート電極上に位
    置された第２ゲート絶縁膜と、上記第２ゲート絶縁膜上
    に位置されたコントロールゲート電極と、半導体主面内
    に位置されたソース及びドレイン領域とで構成されたMI
    SFETから成るメモリセルを備え、かつ周辺回路を構成す
    るMISFETを備えた半導体集積回路装置の製造方法におい
    て、 半導体主面上のメモリセル形成領域に第１ゲート絶縁
    膜、上記第１ゲート絶縁膜上にフローティングゲート電
    極、上記フローティングゲート電極上に第２ゲート絶縁
    膜、上記第２ゲート絶縁膜上にコントロールゲート電極
    を、かつ上記フローティングゲート電極とコントロール
    ゲート電極とが互いに重なるように形成するとともに、
    半導体主面上の周辺回路形成領域に第３ゲート絶縁膜、
    上記第３ゲート絶縁膜上に第１ゲート電極を形成する工
    程と、 上記コントロールゲート電極上、ソース及びドレイン領
    域側の半導体主面上、上記コントロールゲート電極及び
    フローティングゲート電極の側壁を覆うとともに、上記
    第１ゲート電極上、上記第１ゲート電極の側壁を覆うよ
    うに、上記半導体主面上にCVD法により第１絶縁膜を形
    成する工程と、 上記第１絶縁膜をエッチングして、上記コントロールゲ
    ート電極の側壁及びフローティングゲート電極の側壁を
    覆う第１のサイドウォールスペーサを、上記コントロー
    ルゲート電極及びフローティングゲート電極に対して自
    己整合的に形成するとともに、上記第１ゲート電極の側
    壁を覆う第２のサイドウォールスペーサを、上記第１ゲ
    ート電極に対して自己整合的に形成する工程と、 上記コントロールゲート電極、上記第１及び第２のサイ
    ドウォールスペーサ、上記第１ゲート電極を覆うよう
    に、上記半導体主面上に第２絶縁膜を形成する工程とを
    有し、 かつ、上記サイドウォールスペーサを成す第１絶縁膜に
    はデンシファイ処理が施されることを特徴とする半導体
    集積回路装置の製造方法。
  6. 【請求項６】上記第２絶縁膜上に、導電層を形成する工
    程を有することを特徴とする特許請求の範囲第５項記載
    の半導体集積回路装置の製造方法。
  7. 【請求項７】上記第１絶縁膜をエッチングする工程は、
    異方性エッチングを用いて、上記コントロールゲート電
    極上における上記第１絶縁膜の膜厚に相当する厚さをエ
    ッチングするように行なわれることを特徴とする特許請
    求の範囲第５項記載の半導体集積回路装置の製造方法。
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