JP2509697B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2509697B2 JP1110505A JP11050589A JP2509697B2 JP 2509697 B2 JP2509697 B2 JP 2509697B2 JP 1110505 A JP1110505 A JP 1110505A JP 11050589 A JP11050589 A JP 11050589A JP 2509697 B2 JP2509697 B2 JP 2509697B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体装置およびその製造方法に係り、
特に不揮発性メモリ素子およびロジック素子を有した半
導体装置およびその製造方法に関する。
（従来の技術） 従来、不揮発性メモリ搭載ロジック半導体装置におい
て、ロジック部のゲートと、メモリ部の浮遊ゲートとは
同一の工程にて形成され、材料を共用していた。
例えば、浮遊ゲートと、ロジック部のゲートとが、同
一の工程にて形成されたポリシリコン層で形成されてい
る場合、しきい値制御用の不純物はその工程上、このポ
リシリコン層形成以前に、メモリ部、およびロジック部
両方のチャネル領域に導入しておく必要がある。
しかしながら、このような工程であると、しきい値制
御用の不純物を導入し、ポリシリコン層を形成した後
に、メモリ部の浮遊ゲートと、制御ゲートとを分離する
ための第２のゲート酸化膜（Inter Poly）を形成する熱
工程が入る。このため、この熱工程時に通過する熱履歴
を、ロジック部のチャネル領域に導入されているしきい
値制御用の不純物が受けることになる。このように、ロ
ジック部のチャネル領域に導入されているしきい値制御
用の不純物が、メモリ部の第２のゲート酸化膜（Inter
Poly）形成時の熱履歴を受けると、ロジック部のチャネ
ルプロファイルが乱され、しきい値の制御が難しくな
り、所望のチャネルプロファイルに合せ込むとが困難と
なってしまう。すなわち、従来のロジック部のゲート
と、メモリ部の浮遊ゲートとが同一材料で構成されてい
る不揮発性メモリ搭載ロジック半導体装置であると、ロ
ジック部において、チャネルプロファイルが乱されてし
まうので、ロジック部の微細化には適していない。さら
に、従来では、メモリ部の浮遊ゲートと、ロジック部の
ゲートとが、同一の工程にて形成されたポリシリコン層
で形成されている。このため、メモリ部と、ロジック部
とにおいて、双方のゲート電極の膜厚や、特性等を変え
るには、いずれかのゲート酸化膜上に、ホトレジストを
のせる工程を経なければならないので、装置の信頼性の
低下、例えばゲート耐圧の低下等を引き起こす恐れがあ
る。
（発明が解決しようとする課題） この発明は上記のような点に鑑み為されたもので、そ
の目的は、不揮発性メモリ素子が、ロジック素子のしき
い値の制御性およびロジック素子のゲート絶縁膜の信頼
性をそれぞれ高められる構造を持ち、高い信頼性の、不
揮発性メモリ素子およびロジック素子を有した半導体装
置およびその製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明に係る半導体装
置では、半導体基板に素子分離領域により画定された、
不揮発性メモリ素子領域を含む不揮発性メモリ部、およ
びロジック素子領域を含むロジック部と、前記不揮発性
メモリ素子領域に形成された、第１の絶縁膜でなる不揮
発性メモリ素子のゲート絶縁膜と、前記不揮発性メモリ
素子のチャネル領域に導入されたしきい値制御用の不純
物と、前記不揮発性メモリ素子の前記ゲート絶縁膜上に
形成された、第１の導電膜でなる浮遊ゲートと、前記浮
遊ゲート上に順次形成された、第１の酸化膜、第１の窒
化膜、第２の酸化膜および第２の窒化膜を少なくとも含
む絶縁物層と、前記ロジック素子のチャネル領域に導入
された、しきい値制御用の不純物と、前記ロジック素子
領域に形成された、前記第１の絶縁膜と異なった第２の
絶縁膜でなるロジック素子のゲート絶縁膜と、前記絶縁
物層上に形成された、前記第１の導電膜と膜厚および特
性が異なった、第２の導電膜でなる制御ゲートと、前記
ロジック素子のゲート絶縁膜上に形成された、前記制御
ゲートと同一の前記第２の導電膜でなるロジック素子の
ゲートとを具備することを特徴としている。
また、その製造方法は、半導体基板の、不揮発性メモ
リ部に不揮発性メモリ素子領域を、ロジック部にロジッ
ク素子領域をそれぞれ画定する素子分離領域を形成し、
少なくとも前記不揮発性メモリ素子領域に、不揮発性メ
モリ素子の第１ゲート絶縁膜となる第１の絶縁膜を形成
し、前記不揮発性メモリ素子のチャネル領域に対し、し
きい値制御用の不純物を導入し、前記基板の上方全面
に、不揮発性メモリ素子の浮遊ゲートとなる第１の導電
膜を形成し、前記第１の導電膜を、少なくとも前記浮遊
ゲートのチャネル幅方向の寸法が決定、並びに前記ロジ
ック部が露出されるようにパターニングし、少なくとも
前記パターニングされた第１の導電膜の表面に第１の酸
化膜を形成し、少なくとも前記第１の酸化膜上に、第１
の窒化膜を形成し、少なくとも前記第１の窒化膜上に、
第２の酸化膜を形成し、少なくとも前記第２の酸化膜上
に、第２の窒化膜を形成し、前記第１の酸化膜、前記第
１の窒化膜、前記第２の酸化膜、前記第２の窒化膜をそ
れぞれ前記ロジック部上から除去し、前記ロジック素子
領域から前記基板の表面を露出させる。この後、前記ロ
ジック素子領域に、犠牲酸化膜を形成し、前記ロジック
素子のチャネル領域に対し、前記犠牲酸化膜を介してし
きい値制御用の不純物を導入する。さらに前記犠牲酸化
膜を除去した後、少なくとも前記ロジック素子領域に、
ロジック素子のゲート絶縁膜となる第２の絶縁膜を形成
する。この後、前記基板の上方全面に、前記第１の導電
膜と膜厚および特性が異なった、不揮発性メモリ素子の
制御ゲート、およびロジック素子のゲートとなる第２の
導電膜を形成し、少なくとも前記第２の導電膜および前
記第１の導電膜を、少なくとも前記制御ゲート、前記浮
遊ゲートのチャネル長方向の寸法が決定、並びに前記ゲ
ートのチャネル長方向およびチャネル幅方向の寸法が決
定されるようにパターニングする。
（作用） 上記構成を有する半導体装置によれば、制御ゲートと
浮遊ゲートとを絶縁するための膜として、浮遊ゲート上
に順次形成された、第１の酸化膜、第１の窒化膜、第２
の酸化膜および第２の窒化膜を少なくとも含む絶縁物層
を有している。この構造では、上記の絶縁物層の特性を
ほとんど変動させないまま、ロジック素子領域に犠牲酸
化膜を形成、およびその除去することが可能となる。例
えば第２の窒化膜は、犠牲酸化時、前記絶縁物層の酸化
を抑制させる。しかも第２の窒化膜は犠牲酸化膜を除去
するとき、前記絶縁物層のエッチングを抑制させる。し
たがって、絶縁物層の特性は、大きく変動することがな
い。
このように、不揮発性メモリ素子は前記絶縁物層を含
むことによって、不揮発性メモリ素子に、ロジック素子
のしきい値の制御性およびロジック素子のゲート絶縁膜
の信頼性をそれぞれ高められる構造が得られ、結果、高
い信頼性の、不揮発性メモリ素子およびロジック素子を
有した半導体装置を得ることができる。
また、その製造方法は、ロジック素子領域に犠牲酸化
膜を形成し、この犠牲酸化膜を介してロジック素子のチ
ャネル領域に対し、しきい値制御用の不純物を導入す
る。さらに犠牲酸化膜を除去した後、少なくともロジッ
ク素子領域に、ロジック素子のゲート絶縁膜となる第２
の絶縁膜を形成する。
これにより、ロジック素子のゲート絶縁膜には、例え
ばしきい値制御用の不純物が通過することによって生ず
るような欠陥などがない、高品質のものを得ることがで
きる。
（実施例） 以下、図面を参照して、この発明の実施例に係わる不
揮発性メモリ搭載ロジック半導体装置およびその製造方
法について説明する。
まず、この発明の第１の実施例に係わる不揮発性メモ
リ搭載ロジック半導体装置およびその製造方法を、第１
図（ａ）ないし第１図（ｆ）の製造工程順に示した断面
図を参照して説明する。
第１図（ａ）に示すように、半導体基板101の表面
に、例えば選択酸化法により、素子分離領域となるフィ
ールド酸化膜102を形成する。次に、このフィールド酸
化膜102によって分離された素子領域表面に、例えば熱
酸化法により、メモリ部の第１のゲート酸化膜となる第
１の熱酸化膜103を形成する。次に、全面に、ホトレジ
スト104を塗布し、写真蝕刻法により、メモリ部のチャ
ネル領域上に、開孔部105を形成する。次に、ホトレジ
スト104をブロックとして、この開孔部105から、上記第
１の熱酸化膜103を通して、しきい値制御用の不純物106
をイオン注入する。ここで、図中の106′は、このしき
い値制御用の不純物106が注入された領域を示してい
る。
次に、第１図（ｂ）に示すように、上記ホトレジスト
104を除去する。次に、全面に、例えばCVD法により、メ
モリ部の浮遊ゲートとなる第１のポリシリコン層107を
形成する。次に、この第１のポリシリコン層107を導体
化するために、所定の不純物を、第１のポリシリコン層
107に対し、イオン注入する。次に、図示しないホトレ
ジストを塗布し、写真蝕刻法により、この第１のポリシ
リコン層107を、メモリ部の浮遊ゲートのチャネル幅方
向の寸法が決定、並びにロジック部形成領域が露出され
るようにパターニングする。次に、このパターニングさ
れた第１のポリシリコン層107の表面、および露出した
ロジック部形成領域表面に、例えば熱酸化法により、メ
モリ部の第２ゲート酸化膜（Inter Poly）、およびロジ
ック部のゲート酸化膜となる第２の熱酸化膜108を形成
する。
次に、第１図（ｃ）に示すように、全面に、ホトレジ
スト109を塗布し、写真蝕刻法により、ロジック部のチ
ャネル領域上に、開孔部110を形成する。次に、ホトレ
ジスト109をブロックとして、この開孔部110から、上記
第２の熱酸化膜108を通して、しきい値制御用の不純物1
11をイオン注入する。ここで、図中の111′は、このし
きい値制御用の不純物111が注入された領域を示してい
る。
次に、第１図（ｄ）に示すように、全面に、例えばCV
D法により、メモリ部の制御ゲート、およびロジック部
のゲートとなる第２のポリシリコン層112を形成する。
次に、この第２のポリシリコン層109を導体化するため
に、所定の不純物を、第２のポリシリコン層109に対
し、イオン注入する。
次に、第１図（ｅ）に示すように、前記第２のポリシ
リコン層112、第２の熱酸化膜108、および第１のポリシ
リコン層107を、順次、CDE法、RIE法、Wet処理等によ
り、メモリ部の制御ゲート、および浮遊ゲートのチャネ
ル長方向の寸法、並びにロジック部のゲートのチャネル
長方向、およびチャネル幅方向の寸法が決定されるよう
にパターニングする。ここで、メモリ部の制御ゲート11
2′、浮遊ゲート107′、およびロジック部のゲート11
2″と、ロジック部の第１ゲート酸化膜103′、第２のゲ
ート酸化膜108′、およびロジック部のゲート酸化膜10
8″とが、それぞれ形成される。次に、メモリ部の制御
ゲート112′、およびロジック部のゲート112″、および
フィールド酸化膜102をマスクとして、半導体基板101と
は、反対導電型である不純物113を、自己整合的に、イ
オン注入し、拡散させることにより、ソース／ドレイン
領域113′を形成する。この時、メモリ部においても、
ソース／ドレイン領域（図示せず）が同時に形成され
る。
次に、第１図（ｆ）に示すように、全面に、例えばCV
D法により、層間絶縁膜としてCVD酸化膜114を形成す
る。この後、図示はしないが、このCVD酸化膜114を通し
て、半導体装置の所定の場所に対してコンタクト孔を開
孔し、所定の配線を配することにより、第１の実施例に
係わる不揮発性メモリ搭載ロジック半導体装置が製造さ
れる。
このような、不揮発性メモリ搭載ロジック半導体装置
およびその製造方法によると、メモリ部の浮遊ゲート10
7′と、ロジック部のゲート112″とが、それぞれ異なる
工程にて形成されたポリシリコン層から構成されること
になる。したがって、メモリ部の浮遊ゲート107′と、
ロジック部のゲート112″との膜厚、および特性等を変
えることが可能となる。さらに、メモリ部の第２のゲー
ト酸化膜（Inter Poly）となる第２の熱酸化膜108の形
成後に、ロジック部のしきい値制御用の不純物111が導
入されるようになる。このことから、このしきい値制御
用の不純物111は、第２の熱酸化膜108形成時の熱履歴を
受けなくなる。このように熱履歴を受けなくなると、ロ
ジック部のチャネルプロファイルが乱されることなく、
しきい値の制御性も向上し、容易に所望のチャネルプロ
ファイルに合せ込むことが可能となる。したがって、ロ
ジック部において、微細化に適したMOSFETを形成するこ
とが可能となる。
また、メモリ部の第１のゲート酸化膜103′と、ロジ
ック部のゲート酸化膜108″との膜厚も、それぞれ異な
るように形成できる。
次に、この発明の第２の実施例に係わる不揮発性メモ
リ搭載ロジック半導体装置およびその製造方法を、第２
図（ａ）ないし第２図（ｆ）の製造工程順に示した断面
図を参照して説明する。
第２図（ａ）に示すように、半導体基板201の表面
に、例えば選択酸化法により、素子分離領域となるフィ
ールド酸化膜202を形成する。次に、このフィールド酸
化膜202によって分離された素子領域表面に、例えば熱
酸化法により、メモリ部の第１のゲート酸化膜となる第
１の熱酸化膜203を形成する。次に、全面に、ホトレジ
スト204を塗布し、写真蝕刻法により、メモリ部のチャ
ネル領域上に、開孔部205を形成する。次に、ホトレジ
スト204をブロックとして、この開孔部205から、上記第
１の熱酸化膜203を通して、しきい値制御用の不純物206
をイオン注入する。ここで、図中の206′は、このしき
い値制御用の不純物206が注入された領域を示してい
る。
次に、第２図（ｂ）に示すように、上記ホトレジスト
204を除去する。次に、全面に、例えばCVD法により、メ
モリ部の浮遊ゲートとなる第１のポリシリコン層207を
形成する。次に、この第１のポリシリコン層207を導体
化するために、所定の不純物を、第１のポリシリコン層
207に対し、イオン注入する。次に、図示しないホトレ
ジストを塗布し、写真蝕刻法により、この第１のポリシ
リコン層207を、メモリ部の浮遊ゲートのチャネル幅方
向の寸法が決定、並びにロジック部形成領域が露出され
るようにパターニングする。次に、全面に、例えば熱酸
化法により、第２の熱酸化膜208を形成する。次に、こ
の第２の熱酸化膜208上に、第１の窒化膜209を形成す
る。次に、この第１の窒化膜209を酸化し、第３の酸化
膜210を形成する。次に、第２の窒化膜211を再度形成す
る。次に、図示しないホトレジストを塗布し、写真蝕刻
法により、これらの第２の窒化膜211、第３の酸化膜21
0、第１の窒化膜209、および第２の熱酸化膜208を、ロ
ジック部形成領域から除去し、表面を露出させる。次
に、全面に、ロジック部の犠牲酸化膜となる第４の熱酸
化膜212を形成する。
次に、第２図（ｃ）に示すように、全面に、ホトレジ
スト213を塗布し、写真蝕刻法により、ロジック部のチ
ャネル領域上に、開孔部214を形成する。次に、ホトレ
ジスト213をブロックとして、この開孔部214から、犠牲
酸化膜である上記第４の熱酸化膜212を通して、しきい
値制御用の不純物215をイオン注入する。ここで、図中
の215′は、このしきい値制御用の不純物215が注入され
た領域を示している。
次に、第２図（ｄ）に示すように、前記犠牲酸化膜で
ある第４の熱酸化膜212を全面的に除去し、再度、ロジ
ック部形成領域表面を露出させる。次に、全面に、例え
ば熱酸化法により、ロジック部のゲート酸化膜となる第
５の絶縁膜216を形成する。次に、全面に、例えばCVD法
により、メモリ部の制御ゲート、およびロジック部のゲ
ートとなる第２のポリシリコン層217を形成する。次
に、この第２のポリシリコン層217を導体化するため
に、所定の不純物を、第２のポリシリコン層217に対
し、イオン注入する。
次に、第２図（ｅ）に示すように、前記第２のポリシ
リコン層217、第５の熱酸化膜216、第２の窒化膜211、
第３の酸化膜210、第１の窒化膜209、第２の熱酸化膜20
8、第１のポリシリコン層207、および第１の熱酸化膜20
3を、順次、CDE法、RIE法、Wet処理等により、メモリ部
の制御ゲート、および浮遊ゲートのチャネル長方向の寸
法、並びにロジック部のゲートのチャネル長方向、およ
びチャネル幅方向の寸法が決定されるようにパターニン
グする。ここで、メモリ部の制御ゲート217′、浮遊ゲ
ート207′、およびロジック部のゲート217″と、ロジッ
ク部の第１ゲート酸化膜203′、酸化膜208、窒化膜20
9、酸化膜210、窒化膜211、および酸化膜216′からなる
第２のゲート絶縁膜（Inter Poly）、およびロジック部
のゲート酸化膜216″とが、それぞれ形成される。次
に、メモリ部の制御ゲート217′、およびロジック部の
ゲート217″、およびフィールド酸化膜202をマスクとし
て、半導体基板201とは、反対導電型である不純物218
を、自己整合的に、イオン注入し、拡散させることによ
り、ソース／ドレイン領域218′を形成する。この時、
メモリ部においても、ソース／ドレイン領域（図示せ
ず）が同時に形成される。
次に、第２図（ｆ）に示すように、全面に、例えばCV
D法により、層間絶縁膜としてCVD酸化膜219を形成す
る。この後、図示はしないが、このCVD酸化膜219を通し
て、半導体装置の所定の場所に対してコンタクト孔を開
孔し、所定の配線を配することにより、第２の実施例に
係わる不揮発性メモリ搭載ロジック半導体装置が製造さ
れる。
このような、不揮発性メモリ搭載ロジック半導体装置
およびその製造方法によると、メモリ部の浮遊ゲート20
7′、およびロジック部のゲート217″が、それぞれ異な
る工程にて形成されたポリシリコン層から構成されるこ
とになる。したがって、第１の実施例同様、メモリ部の
浮遊ゲート207′と、ロジック部のゲート217″との膜
厚、および特性等を変えることが可能となる。さらに、
メモリ部の、窒化膜と、酸化膜との積層構造による第２
のゲート絶縁膜（Inter Poly）を形成後に、ロジック部
のしきい値制御用の不純物215が導入されるようにな
る。このことから、このしきい値制御用の不純物215
は、第１の実施例同様、第２のゲート絶縁膜形成時の熱
履歴を受けなくなるので、ロジック部において、微細化
に適したMOSFETを形成することが可能となる。
また、この第２の実施例によれば、第１のポリシリコ
ン層207上に窒化膜と、酸化膜との積層構造による絶縁
膜を形成することから、ロジック部において、犠牲酸化
膜212を導入することが可能となる。この犠牲酸化の工
程を導入することによって、ロジック部のゲート酸化膜
216″の膜質は良質なものとなり、ロジック部のMOSFET
のゲート耐圧を向上させることができ、信頼性も向上で
きる。
また、メモリ部の第１のゲート酸化膜203′と、第２
のゲート絶縁膜（Inter Poly）と、ロジック部のゲート
酸化膜216″との膜厚も、それぞれ異なるように形成で
きる。
尚、上記第２の実施例において、例えば耐圧等の特性
を良好とするために、窒化膜209、酸化膜210、および窒
化膜211の３層構造絶縁膜を、第２のゲート絶縁膜（Int
er Poly）に用いたが、用途によっては、酸化レートの
低い、例えば窒化膜１層でも差しつかえない。
このように、この発明によれば、特にメモリ部の第２
のゲート絶縁膜（Inter Poly）形成後（通常、温度950
〜1100℃で形成する。）、ロジックの部のしきい値制御
用の不純物を導入している。このことから、ロジック部
において、熱履歴が削減されることにより、ここに、微
細化に適したMOSFETが形成可能となる。したがって、ロ
ジック部の微細化は、ロジックLSI単体と同様に進める
ことが可能となり、特にロジック部に比較し、メモリ部
が面積的に小さいような不揮発性メモリ搭載ロジック半
導体装置において、この発明は、特に有効なものとな
る。
［発明の効果］ 以上説明したように、この発明によれば、不揮発性メ
モリ素子が、ロジック素子のしきい値の制御性およびロ
ジック素子のゲート絶縁膜の信頼性をそれぞれ高められ
る構造を持ち、高い信頼性の、不揮発性メモリ素子およ
びロジック素子を有した半導体装置およびその製造方法
を提供することができる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｆ）はこの発明の第１の実
施例に係わる不揮発性メモリ搭載ロジック半導体装置を
製造工程順に示した断面図、第２図（ａ）ないし第２図
（ｆ）はこの発明の第２の実施例に係わる不揮発性メモ
リ搭載ロジック半導体装置を製造工程順に示した断面図
である。 101…半導体基板、102…フィールド酸化膜、103…第１
の熱酸化膜、103′…第１のゲート酸化膜、104…ホトレ
ジスト、105…開孔部、106…しきい値制御用不純物イオ
ン、106′…不純物イオン注入領域、107…第１のポリシ
リコン層、107′…浮遊ゲート、108…第２の熱酸化膜、
108′…第２のゲート絶縁膜、109…ホトレジスト、110
…開孔部、111…しきい値制御用不純物イオン、111′…
不純物イオン注入領域、112…第２のポリシリコン層、1
12′…制御ゲート、112″…ゲート、113…ソース／ドレ
イン領域形成用不純物イオン、113′…ソース／ドレイ
ン領域、114…CVD酸化膜、201…半導体基板、202…フィ
ールド酸化膜、203…第１の熱酸化膜、203′…第１のゲ
ート酸化膜、204…ホトレジスト、205…開孔部、206…
しきい値制御用不純物イオン、206′…不純物イオン注
入領域、207…第１のポリシリコン層、207′…浮遊ゲー
ト、208…第２の熱酸化膜、209…第１の窒化膜、210…
第３の酸化膜、211…第２の窒化膜、212…第４の熱酸化
膜、213…ホトレジスト、214…開孔部、215…しきい値
制御用不純物イオン、215′…不純物イオン注入領域、2
16…第５の熱酸化膜、217…第２のポリシリコン層、21
7′…制御ゲート、217″…ゲート、218…ソース／ドレ
イン領域形成用不純物イオン、218′…ソース／ドレイ
ン領域、219…CVD酸化膜。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に素子分離領域により画定され
    た、不揮発性メモリ素子領域を含む不揮発性メモリ部、
    およびロジック素子領域を含むロジック部と、 前記不揮発性メモリ素子領域に形成された、第１の絶縁
    膜でなる不揮発性メモリ素子のゲート絶縁膜と、 前記不揮発性メモリ素子のチャネル領域に導入されたし
    きい値制御用の不純物と、 前記不揮発性メモリ素子の前記ゲート絶縁膜上に形成さ
    れた、第１の導電膜でなる浮遊ゲートと、 前記浮遊ゲート上に順次形成された、第１の酸化膜、第
    １の窒化膜、第２の酸化膜および第２の窒化膜を少なく
    とも含む絶縁物層と、 前記ロジック素子のチャネル領域に導入された、しきい
    値制御用の不純物と、 前記ロジック素子領域に形成された、前記第１の絶縁膜
    と異なった第２の絶縁膜でなるロジック素子のゲート絶
    縁膜と、 前記絶縁物層上に形成された、前記第１の導電膜と膜厚
    および特性が異なった、第２の導電膜でなる制御ゲート
    と、 前記ロジック素子のゲート絶縁膜上に形成された、前記
    制御ゲートと同一の前記第２の導電膜でなるロジック素
    子のゲートと を具備することを特徴とする半導体装置。
  2. 【請求項２】前記ロジック部に比較して、前記不揮発性
    メモリ部が面積的に小さいことを特徴とする請求項
    （１）に記載の半導体装置。
  3. 【請求項３】半導体基板の、不揮発性メモリ部に不揮発
    性メモリ素子領域を、ロジック部にロジック素子領域を
    それぞれ画定する素子分離領域を形成する工程と、 少なくとも前記不揮発性メモリ素子領域に、不揮発性メ
    モリ素子の第１ゲート絶縁膜となる第１の絶縁膜を形成
    する工程と、 前記不揮発性メモリ素子のチャネル領域に対し、しきい
    値制御用の不純物を導入する工程と、 前記基板の上方全面に、不揮発性メモリ素子の浮遊ゲー
    トとなる第１の導電膜を形成する工程と、 前記第１の導電膜を、少なくとも前記浮遊ゲートのチャ
    ネル幅方向の寸法が決定、並びに前記ロジック部が露出
    されるようにパターニングする工程と、 少なくとも前記パターニングされた第１の導電膜の表面
    に第１の酸化膜を形成する工程と、 少なくとも前記第１の酸化膜上に、第１の窒化膜を形成
    する工程と、 少なくとも前記第１の窒化膜上に、第２の酸化膜を形成
    する工程と、 少なくとも前記第２の酸化膜上に、第２の窒化膜を形成
    する工程と、 前記第１の酸化膜、前記第１の窒化膜、前記第２の酸化
    膜、前記第２の窒化膜をそれぞれ前記ロジック部上から
    除去し、前記ロジック素子領域から前記基板の表面を露
    出させる工程と、 前記ロジック素子領域に、犠牲酸化膜を形成する工程
    と、 前記ロジック素子のチャネル領域に対し、前記犠牲酸化
    膜を介してしきい値制御用の不純物を導入する工程と、 前記犠牲酸化膜を除去する工程と、 少なくとも前記ロジック素子領域に、ロジック素子のゲ
    ート絶縁膜となる第２の絶縁膜を形成する工程と、 前記基板の上方全面に、前記第１の導電膜と膜厚および
    特性が異なった、不揮発性メモリ素子の制御ゲート、お
    よびロジック素子のゲートとなる第２の導電膜を形成す
    る工程と、 少なくとも前記第２の導電膜および前記第１の導電膜
    を、少なくとも前記制御ゲート、前記浮遊ゲートのチャ
    ネル長方向の寸法が決定、並びに前記ゲートのチャネル
    長方向およびチャネル幅方向の寸法が決定されるように
    パターニングする工程と を具備することを特徴とする半導体装置の製造方法。
  4. 【請求項４】前記犠牲酸化膜は、熱酸化膜であることを
    特徴とする請求項（３）に記載の半導体装置の製造方
    法。
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