KR960009995B1 - 반도체 장치의 제조 방법 및 그 구조 - Google Patents

반도체 장치의 제조 방법 및 그 구조 Download PDF

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Abstract

요약 없음

Description

반도체 장치의 제조 방법 및 그 구조
제1도는 종래기술에 의한 반도체 장치의 제조공정도.
제2도는 본 발명에 따른 반도체 장치 제조공정의 일실시예.
제3도는 제2도의 주변회로영역의 레이아웃도.
본 발명은 반도체 장치에 관한 것으로, 특히 다층 게이트 구조를 갖는 불휘발성 메모리장치의 제조 방법 및 그 구조에 관한 것이다.
일반적인 다층 게이트 구조의 불휘발성 메모리장치들은 셀어레이영역에 다층 게이트 구조를 가지는 스토리지 셀(storage cell)들을 가지고, 주변회로 영역에 상기 스토리지셀들을 동작하기 위한 단층 게이트구조의 모오스 트랜지스터들을 가지고 있다. 이러한 다층게이트 구조의 메모리장치의 일종으로 전기적으로 소거 및 프로그래밍의 반복이 가능한 이이피롬(EEPROM)이 있다. 상기 이이피롬의 스토리지셀은 절연막에 둘러싸이고 데이타를 저장하는 부유게이트(floating gate)전극과 상기 부유게이트전극을 제어하는 제어게이트(control gate)전극을 가지며, 상기 제어게이트전극과 부유게이트전극 사이에 층간절연막을 가지며, 상기 부유게이트전극과 상기 기판사이에 터널산화막을 갖는다.
이러한 이이피롬에 대한 종래의 기술이 알. 시로타(R. SHIROTA)등에 의해 1990년도 IEDM의 103~106 페이지에 걸쳐 '16메가비트 난드 이이피롬용 2.3㎟ 메모리셀 구조(A 2.3㎟ MEMORY CELL STRUCTURE FOR 16Mb NAND EEPROMS)'의 제목으로 상세히 게제되어 있다.
제1도는 종래기술에 의한 다층 게이트 구조를 가지는 이피롬의 제조공정도이다. 상기 제1도의 (a)~(e)도는 순차적으로 공정이 진행되는 상기 이이피롬의 셀어레이영역과 주변회로영역의 종단면도이고, (a')~(e')도는 상기 (a)~(e)도의 주변회로영역만을 횡절개하여 도시한 횡단면도이다. 제1(a)도는 반도체 기판(100)상에 통상의 로코스(LOCOS)방법으로 소자분리용 필드산화막(101)을 형성하는 1단계와, 상기 기판(100)전면에 게이트의 활성화영역에 터널산화막(102)을 얇게 형성하고 상기 기판(100)전면에 제1다결정실리콘막(103)과 층간절연막인 O/N/O(산화막/질화막/산화막)막(104)을 차례로 형성하는 2단계와, 감광막(106)을 마스크로 통상의 식각방법으로 상기 막들을 차례로 식각하여 상기 셀어리에영역을 제외한 주변회로 지역의 필드산화막(101) 및 기판(100)의 표면을 노출시키는 3단계를 거친 제조공정도이다. 이때 상기 제1다결정실리콘막(103)은 스토리지셀의 부유게이트전극용 도전막이다. 제1(b)도는 상기 감광막(106)을 제거한 후 열산화법을 이용하여 상기 주변회로영역에 게이트산화막(107)을 형성하고 기판(100)전면에 제2다결정실리콘(108)과 텅스텐 실리사이드막(109)을 차례로 형성하는 제조공정도이다. 상기 제2다결정실리콘(108)과 텅스텐 실리사이드막(109)은 스토리지셀의 제어게이트전극 및 주변회로 트랜지스터의 게이트전극용 도전막이다. 제1(c)도는 감광막을 이용하여 주변회로영역 상에 트랜지스터의 게이트전극을 형성하기 위한 패턴을 형성하고 상기 텅스텐 실리사이드막(109)과 제2다결정실리콘막(108)을 상기 필드산화막(101)의 일부와 상기 게이트산화막의 표면이 노출될 때까지 식각하는 1단계와, 상기 주변회로영역의 모오스 트랜지스터의 소오스 드레인영역을 형성하기 위한 이온주입을 실시하는 2단계를 거친 제조공정도이다. 제1(d)도는 상기 감광막(110)을 제거한 후 다시 감광막(111)을 형성하고 셀어레이영역 상에 패터닝하고 상기 터널산화막(102)의 표면이 드러날 때까지 식각하여 스토리지셀을 형성하는 1단계와, 상기 스토리지셀의 소오스영역을 형성하기 위한 이온주입을 실시하는 2단계를 거친 제조 공정도이다. 제1(e)도는 상기 감광막(111)을 제거한 후 열확산 공정을 실시하여 상기 주변회로 모오스 트랜지스터의 소오스 및 드레인영역과 상기 셀어레이영역의 소오스영역을 형성하는 1단계와, 상기 기판(100)전면에 절연막(112)과 BPSG막(113)을 차례로 형성하고 리플로우(reflow)공정을 실시하는 2단계와, 상기 셀어레이영역 및 주변회로영역의 콘택부위에 개구부를 형성한 후 각각의 금속배선막(114)(115)을 형성하는 3단계를 거친 제조공정도이다.
상기 제1도에서 보여지는 바와 같이, 종래 기술에 의한 다층게이트 구조의 메모리셀 장치는 셀어레이영역 상의 스토리지셀(12)과 주변회로영역의 트랜지스터(11)의 게이트 구조가 서로 다르기 때문에, 상기 제1(a), 제1(c), 제1(d)도에서 보이는 바와 같이 별도의 사진식각 공정이 필요하게 된다. 그로 인하여 층간절연막인 O/N/O막이 유기성 감광막에 의해 오염되는 문제가 발생되고, 식각공정의 증가에 따른 필드산화막의 손실로 인하여 절연능력이 감소되며, 제조공정이 복잡해지는 단점을 갖는다.
따라서 본 발명의 목적은 스토리지셀과 주변 모오스트랜지스터가 동일한 다층게이트구조를 가지는 반도체장치를 제공하는데 있다.
본 발명의 다른 목적은 스토리지셀 및 주변회로 트랜지스터의 게이트 전극이 동일한 다층구조를 가지면서 단일 사진식각공정으로 형성하는 다층 게이트구조의 불휘발성 메모리장치의 제조방법을 제공하는데 있다.
본 발명의 또다른 목적은 층간절연막의 오염을 방지하여 우수한 층간절연 능력을 가진 다층게이트구조의 불휘발성 반도체 장치의 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명은 주변회로 트랜지스터의 게이트전극을 셀어레이영역의 스토리지셀과 동일한 다층구조로 형성하고, 상기 다층구조의 게이트전극이 서로 접속되게 하여 단일 게이트전극으로 작용하게 됨을 특징으로 한다.
또한 상기 본 발명의 다른 목적을 달성하기 위한 본 발명은 주변회로 트랜지스터의 게이트전극을 셀어레이 영역의 스토리지셀과 동일한 다층구조를 가지면서 서로 접속되도록 하여 단일 사진식각공정으로 상기 스토리지 셀과 주변회로 트랜지스터를 형성함을 특징으로 한다.
또한 상기 본 발명의 또다른 목적을 달성하기 위한 본 발명은, 층간절연막의 상부에 오염방지용 다결정실리콘 막을 구비함을 특징으로 한다.
제2도는 본 발명에 따른 일실시예인 이이피롬의 제조공정도이다.
제3도는 상기 제2도의 주변회로영역의 레이아웃도이다. 상기 제3도에서 A-A'선은 상기 주변회로영역상의 소오스-드레인 영역을 나타내기 위한 절개선이고, B-B'선은 상부 배선막과의 콘택부위들의 형상을 나타내기 위한 절개선으로, 상기 A-A'선과 수직하다. 상기 제3도에서 인용번호(201)은 필드산화막을 나타내고, (20)은 기판표면이 노출되고 소오스-드레인영역이 형성된 액티브영역을 나타내고, (21),(22)는 하기에서 설명될 다층 도전막들의 접속 부위를 나타내고, (23)은 차례로 적층된 다층 도전막의 상부이다.
또한 인용번호(217)은 주변회로영역에 형성된 금속배선막이다.
상기 제2도의 (a)~(e)도는 순차적으로 공정이 진행되는 상기 아이피롬의 셀어레이영역과 주변회로영역의 종단면도(상기 제3도상의 A-A'을 따라 절재된 단면도)이고, (a')~(e')도는 상기 (a)~(e)도의 주변회로영역만을 횡으로 절개한 횡단면도(상기 제3도상의 B-B'을 따라 절개된 단면도)이다. 제2(a)도는 반도체 기판(200)상에 통상의 로코스(LOCOS)방법으로 소자분리용 필드산화막(201)을 형성하는 1단계와, 상기 기판(200) 전면에 게이트산화막(202)을 형성한 후 사진식각법으로 셀어레이영역 상의 메모리셀 형성부위의 상기 게이트 산화막을 식각한 후 다시 터널산화막(203)을 형성하는 2단계로 이루어진 제1공정을 나타내는 제조단면도이다. 상기 터널산화막(203)은 통상적으로 200Å 이하로 얇게 형성된다. 제2(b)도는 기판전면에 부유게이트용 제1다결정실리콘(204)과 층간절연막인 O/N/O막(205)과 제2다결정실리콘(206)을 차례로 형성하는 1단계와, 사진식각법으로 상기 주변회로영역 상에 형성된 제2다결정실리콘(206)과 층간절연막(205)의 일부위를 식각하여 상기 제1다결정실리콘(204)의 표면일부를 노출시켜 접촉창(210)을 형성하는 2단계로 이루어진 제2공정을 나타내는 제조단면도이다. 상기 제2다결정실리콘은 200~300Å 정도로 얇게 형성하는 것이 바람직하며, 상기 O/N/O막(205)을 유기성 물질인 상기 감광막(207)으로부터 오염되는 것을 방지하는 작용을 한다. 또한 상기 주변회로의 접촉창(210)은 상기 제1다결정실리콘(204)의 표면이 노출될 때까지 상기 제2다결정실리콘(206)과 상기 O/N/O막(205)을 식각하여 형성된다. 본 예에서는 층간절연막으로 O/N/O막으로 이용하였으나, 다른 실시예에서는 산화막 또는 기타 절연막을 이용할 수도 있다. 제2(c)도 및 제2(d)도는 각각 상기 감광막(207)을 제거하고 상기 기판(200) 전면에 제어게이트전극용 제3다결정실리콘(208)과 실리사이드막(209)을 차례로 형성하는 1단계 및 사진식각법으로 상기 셀어레이영역과 주변회로영역상에 패터닝하여 상기 실리사이드막(209), 제3다결정실리콘(208), 제2다결정실리콘(206), 층간절연막(205), 제1다결정실리콘(204)을 순차적으로 식각하여 스토리지셀과 주변회로 트랜지스터의 게이트전극을 형성하는 2단계와, 상기 소스-드레인 형성용 이온을 주입하는 3단계로 이루어진 제3공정을 나타내는 제조단면도이다. 상기 1단계에서 상기 제3다결정실리콘(208)의 침적전에 기형성된 제2다결정실리콘(206)의 표면에 존재하는 자연산화막(natural oxide)를 제거하기 위한 습식각 공정을 추가할 수도 있다. 제2(c')도에서 보이는 바와 같이, 상기 1단계의 공정을 거치면 주변회로 영역의 접촉창(210)에서 상기 제1다결정실리콘(204)과 상기 제3다결정실리콘(208)이 서로 접속된다. 따라서 두 다결정실리콘은 하나의 전극으로 작용하게 된다. 상기 2단계에서는 단일 사진식각 공정으로 스토리지셀과 주변회로 트랜지스터의 게이트 전극 형성이 완료되므로, 종래의 기술에 비해 많은 공정이 단축된다. 제2(e)도는 상기 감광막(211a,211b)을 제거한 후 열확산 공정을 실시하여 상기 주변회로 모오스 트랜지스터의 소오스 및 드레인 영역과 상기 셀어레이영역의 소오스영역을 형성하는 1단계와, 상기 기판(200)전면에 LTO절연막(212)과 BPSG막(213)을 차례로 형성하고 리플로우(reflow)공정을 실시하는 2단계와, 상기 셀어레이영역 및 주변회로 영역의 콘택부위에 개구부를 형성한 후 각각의 금속배선막(216)(217)을 형성하는 3단계로 이루어진 제4공정을 나타내는 제조단면도이다. 상기 제3단계에서, 주변회로영역의 배선막(217)은 상기 접속창(210)부위에서 접속되도록 하는 것이 바람직하다. 제2(e')도에서 보이는 바와 같이, 상기 주변회로 트랜지스터의 게이트전극은 하부의 부유게이트(제1다결정실리콘(204))와 상부의 제어게이트(제3다결정실리콘(208))가 서로 접속되어 있으므로 하나의 도체로 작용한다. 따라서 단일 게이트전극으로 동작하며, 실제적으로 상기 트랜지스터의 게이트전극으로 작용하는 것을 하부의 부유게이트전극(제1다결정실리콘(204))이다.
상술한 바와 같이, 본 발명에 따른 다층게이트 구조의 메모리장치에서는 셀어레이영역과 주변회로영역이 동일한 다층게이트 구조로 형성하고, 주변회로상의 다층게이트전극을 형성하는 게이트전극들을 서로 접속시켜 단일막화함으로써, 단일 식각공정으로 상기 두영역의 게이트구조를 형성하므로, 사진식각 공정의 감소로 공정이 단순해지고, 식각공정의 감소에 따라 필드산화막의 손실이 줄어들어 절연능력이 증가하며, 층간절연막표면에 다결정실리콘을 얇게 데포하고 사진식각공정을 하므로써 층간절연막이 상기 사진식각공정에 의해 오염되는 것을 방지하여, 우수한 층간절연 효과를 가진 스토리지셀을 가지는 다층게이트 구조의 반도체 메모리장치를 제공한다.

Claims (11)

  1. 소자분리막(201)에 의하여 셀어레이영역과 주변영역으로 구별되는 반도체 기판(200)상에 다층게이트구조를 가지기 위한 반도체 장치에 있어서 ; 상기 셀어레이영역에서, 상기 기판(200)과 절연되어지도록 터널산화막(203)상에 형성된 부유게이트전극(204)과, 상기 부유게이트전극(204) 상면에 형성되는 층간절연막(205)의 오염을 방지하기 위하여 상기 층간절연막(205) 상면에 형성된 오염방지용 다결정 실리콘 박막(206)과, 상기 오염방지용 다결정 실리콘 박막(206) 상면에 형성된 제어게이트전극(208)로 이루어진 스토리지 셀과 ; 상기 주변영역에서, 상기 기판(200)과 절연되어지도록 게이트산화막(202)상에 형성되는 부유게이트전극(204)과, 상기 부유게이트전극(204) 상면에 차례로 형성된 층간절연막(205) 및 상기 오염방지용 다결정 실리콘 박막(206)과, 상기 오염방지용 다결정 실리콘 박막(206) 상면에 형성되며 상기 부유게이트전극(204)과 일점에서 서로 접속되어 단일 게이트전극으로 작용하는 제어게이트전극(208)으로 이루어진 주변회로용 트랜지스터를 구비함을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 부유게이트전극(204) 및 제어게이트전극(208)이 다결정실리콘으로 형성됨을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 층간절연막(205)은 산화막/질화막/산화막의 구조를 가지는 다층절연막임을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제어게이트전극(208)은 다결정실리콘과 실리사이드막의 2중층임을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 실리사이드막은 텅스텐 실리사이드막임을 특징으로 하는 반도체 메모리장치.
  6. 반도체 장치의 제조 방법에 있어서, 셀어레이영역과 주변회로영역으로 구별되는 반도체 기판(200)상에 소자분리용 필드산화막(201)을 형성하고 상기 필드산화막(202)을 형성한 후, 사진식각법으로 상기 셀어레이영역 상의 스토리지셀 형성부위의 게이트산화막을 제거한 뒤 상기 스토리지셀 형성부위에 터널산화막(203)을 형성하는 제1공정과, 상기 셀어레이영역과 주변회로영역 상에 부유게이트전극용 제1다결정실리콘(204), 층간절연막(205), 층간절연막의 오염방지용 제2다결정실리콘(206)을 순차적으로 형성한 후 사진식각법으로 상기 주변회로 영역상에 형성된 상기 제2다결정실리콘(206)과 층간절연막(205)의 일부위를 식각하여 상기 제1다결정실리콘(204)의 표면일부를 노출시켜 접촉창(210)을 형성하는 제2공정과, 상기 기판(200)전면에 제어게이트전극용 제3다결정실리콘(208)과 실리사이드막(209)을 차례로 형성한 후 사진식각법으로 상기 셀어레이영역과 주변회로영역상에 패터닝하여 상기 실리사이드막(209), 제3다결정실리콘(208), 제2다결정실리콘(206), 층간절연막(205), 제1다결정실리콘(204)를 순차적으로 식각하고 소스-드레인 형성용 이온을 주입하는 제3공정과, 열확산법으로 상기 주입된 이온에 의한 소오스-드레인 영역을 형성한 후 상기 기판전면에 LTO절연막(213)과 BPSG막(214)을 형성하고 리플로우 공정을 실시한 뒤 상기 셀어레이영역의 금속배선막(216)과 메모리셀영역의 금속배선막(217)을 형성하는 제4공정을 구비함을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제3공정은 기판(200)전면에 제3다결정실리콘(208)을 형성하여 상기 제2공정에서 형성된 제1다결정실리콘(204)상면의 접촉창(20)에서 상기 제1다결정실리콘(204)과 제3다결정실리콘(208)이 서로 접속되게 하고 상기 제3다결정실리콘(208)상면에 실리사이드막(209)을 형성하는 제1단계와, 상기 기판(200) 전면에 감광막패턴(211a)(211b)을 형성하고 상기 감광막을 마스크로 상기 제3다결정실리콘(208), 제2다결정실리콘(206), 층간절연막(205), 제1다결정실리콘(204)을 순차적으로 식각하여 셀어레이영역 상에 스토리지셀의 2중층게이트전극을 형성함과 동시에 상기 주변회로영역에 두층의 게이트전극이 서로 접속된 주변회로 트랜지스터용 게이트전극을 형성하는 제2단계와, 기판전면에 이온주입을 실시한 후 상기 감광막(211a)(211b)을 마스크로 스토리지셀용 소오스영역 및 주변회로 트랜지스터용 소스-드레인영역에 이온주입을 실시하는 제2단계의 공정의 연속으로 이루어짐을 특징으로 하는 반도체장치의 제조 방법.
  8. 제6항에 있어서, 상기 층간절연막(205)은 산화막/질화막/산화막의 순서대로 형성되는 다층박막임을 특징으로 하는 반도체 메모리장치의 제조 방법.
  9. 제6항에 있어서, 상기 제3다결정실리콘(208)을 형성하는 공정 이전에 상기 제2다결정실리콘(206) 표면의 자연산화막을 제거하는 식각공정을 더 가짐을 특징으로 하는 반도체장치의 제조 방법.
  10. 제6항에 있어서, 상기 주변회로 영역의 금속배선막(217)은 상기 제3다결정실리콘(208)과 제1다결정실리콘(204)이 서로 접속되어 있는 접촉창(210)부위에서 상기 실리사이드막(209)을 통하여 접속됨을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서, 상기 실리사이드막은 텅스텐 실리사이드막임을 특징으로 하는 반도체 장치의 제조 방법.
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