JPH01171229A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01171229A JPH01171229A JP33148287A JP33148287A JPH01171229A JP H01171229 A JPH01171229 A JP H01171229A JP 33148287 A JP33148287 A JP 33148287A JP 33148287 A JP33148287 A JP 33148287A JP H01171229 A JPH01171229 A JP H01171229A
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Landscapes
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性半導体記憶装置に関し、特に、フロ
ーティングゲート電極を有する電界効果トランジスタを
メモリセルとする不揮発性半導体記憶装置に適用して有
効な技術に関するものである。
ーティングゲート電極を有する電界効果トランジスタを
メモリセルとする不揮発性半導体記憶装置に適用して有
効な技術に関するものである。
従来、不揮発性半導体記憶装置としては、フローティン
グゲートとコントロールゲート電極を有し、フローティ
ングゲート電極に電荷をＭ積して情報の記憶を行うメモ
リセルからなるＥＰＲＯＭ（Ｅｒａｓａｂｌｓ Ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｌｙ）が知られている。
グゲートとコントロールゲート電極を有し、フローティ
ングゲート電極に電荷をＭ積して情報の記憶を行うメモ
リセルからなるＥＰＲＯＭ（Ｅｒａｓａｂｌｓ Ｐ
ｒｏｇｒａｍｍａｂｌｅＲｅａｄ ０ｎｌｙ Ｍｅ
ｍｏｌｙ）が知られている。
従来のＥＰＲＯＭにおいては、コントロールゲートとフ
ローティングゲートがほぼ同一形状で重ねて形成される
ため、メモリセル部で段差が大きくなり、この結果、メ
モリセル部のアルミニウム配線を行なうためには、配線
下の段差を絶縁膜により平担化する必要があった。従来
、平担化技術として、１０ｍｏ１％以上の高濃度のリン
を含むＰＳＧ膜を用い、１０００’Ｃ以下の温度の熱処
理でリフローする方法が知られている。
ローティングゲートがほぼ同一形状で重ねて形成される
ため、メモリセル部で段差が大きくなり、この結果、メ
モリセル部のアルミニウム配線を行なうためには、配線
下の段差を絶縁膜により平担化する必要があった。従来
、平担化技術として、１０ｍｏ１％以上の高濃度のリン
を含むＰＳＧ膜を用い、１０００’Ｃ以下の温度の熱処
理でリフローする方法が知られている。
しかしながら、本発明者の検討によれば、リン濃度の高
いＰＳＧを用いた前記従来技術では、ＰＳＧが水分を吸
湿し易いため、大気中での長時間の放置あるいは水洗等
によりＰＳＧ膜あるいはその下の酸化膜等の絶縁膜中に
水が拡散し、膜中にステート等を形成するためこのステ
ートを介して、フローティングゲートに蓄積された電荷
が放出し。
いＰＳＧを用いた前記従来技術では、ＰＳＧが水分を吸
湿し易いため、大気中での長時間の放置あるいは水洗等
によりＰＳＧ膜あるいはその下の酸化膜等の絶縁膜中に
水が拡散し、膜中にステート等を形成するためこのステ
ートを介して、フローティングゲートに蓄積された電荷
が放出し。
データ保持特性が悪化するという問題があった。
本発明の目的は、不揮発性半導体記憶装置において、メ
モリセルに保持される情報の保持特性を向上することが
できる技術を提供することにある。
モリセルに保持される情報の保持特性を向上することが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、フローティングゲート電極を有する電界効果
トランジスタをメモリセルとする不揮発性半導体記憶装
置において、前記電界効果トランジスタのフローティン
グゲート電極の上に低温でリフロー可能な難吸湿性の第
１パッシベーション膜を設け、該第１パッシベーション
膜上に第１配線を設け、該第１配線の上に非吸湿性の第
２パッシベーション膜を重ねて設けたものである。
トランジスタをメモリセルとする不揮発性半導体記憶装
置において、前記電界効果トランジスタのフローティン
グゲート電極の上に低温でリフロー可能な難吸湿性の第
１パッシベーション膜を設け、該第１パッシベーション
膜上に第１配線を設け、該第１配線の上に非吸湿性の第
２パッシベーション膜を重ねて設けたものである。
前述した手段によれば、難吸湿性の第１パッシベーショ
ン膜、例えば、ボロンリンシリケートガラス（ＢＰＳＧ
）膜は、ボロン濃度とリン濃度を最適にすることにより
、９００〜９５０℃程度の低温でリフロー可能となり、
またリン濃度の高いＰＳＧに比べ水を吸湿しにくいため
、工程途中で放置あるいは水洗等を行っても膜中に水が
入り込みにくい。
ン膜、例えば、ボロンリンシリケートガラス（ＢＰＳＧ
）膜は、ボロン濃度とリン濃度を最適にすることにより
、９００〜９５０℃程度の低温でリフロー可能となり、
またリン濃度の高いＰＳＧに比べ水を吸湿しにくいため
、工程途中で放置あるいは水洗等を行っても膜中に水が
入り込みにくい。
また、プラズマ気相成法（プラズマＣＶＤ法）で形成さ
れた絶縁膜（プラズマＣＶＤ膜）は、膜生成前に真空中
で加熱されるため、ＢＰＳＧ膜表面に付着した水分を除
去するとともに膜の外部からの水分を透過しないため、
フローティングゲート電極に保持された情報のリークを
低減でき、情報の保持特性を向上することができる。
れた絶縁膜（プラズマＣＶＤ膜）は、膜生成前に真空中
で加熱されるため、ＢＰＳＧ膜表面に付着した水分を除
去するとともに膜の外部からの水分を透過しないため、
フローティングゲート電極に保持された情報のリークを
低減でき、情報の保持特性を向上することができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰す返しの説明は
省略する。
を有するものは同一符号を付け、その繰す返しの説明は
省略する。
以下、本発明の構成について、ＥＰＲＯＭに本発明を適
用した一実施例を用いて説明する。
用した一実施例を用いて説明する。
第１図は、本発明の一実施例であるＥ Ｐ ＲＯＭのメ
モリセルの要部断面図である。
モリセルの要部断面図である。
第１図において、１は単結晶シリコンからなるｐ−型の
半導体基板、２はフィールド絶縁膜、３はｐ型のチャネ
ルストッパ領域である。
半導体基板、２はフィールド絶縁膜、３はｐ型のチャネ
ルストッパ領域である。
ＥＰＲＯＭのメモリセルを構成する電界効果トランジス
タＱｍは、半導体基板１、ゲート絶縁膜４、フローティ
ングゲート電極５．ゲート絶縁膜６、コントロールゲー
ト電極７、ｎ゛型のソース。
タＱｍは、半導体基板１、ゲート絶縁膜４、フローティ
ングゲート電極５．ゲート絶縁膜６、コントロールゲー
ト電極７、ｎ゛型のソース。
トレイン領域９で構成されている。コントロールゲート
電極７は、多結晶シリコン膜７Ａと、この上の例えばＷ
Ｓｉ２膜７Ｂとで構成されている。
電極７は、多結晶シリコン膜７Ａと、この上の例えばＷ
Ｓｉ２膜７Ｂとで構成されている。
電界効果トランジスタＱｍのフローティングゲート電極
５には、その表面を覆うように、酸化して形成した酸化
シリコン膜８が設けられている。
５には、その表面を覆うように、酸化して形成した酸化
シリコン膜８が設けられている。
この酸化シリコン膜８はフローティングゲート電極５に
注入された電子の外部へのリークを防止するように３０
０〜１０００人程度の膜厚で構成する。
注入された電子の外部へのリークを防止するように３０
０〜１０００人程度の膜厚で構成する。
この電界効果トランジスタＱｍは、フローティングゲー
ト電極５及びコントロールゲート電極７を覆うＣＶＤで
形成された酸化シリコン膜１０と第１パッシベーション
膜１１に設けられた接続孔１２を通してデータ線１３と
電気的に接続されている。
ト電極５及びコントロールゲート電極７を覆うＣＶＤで
形成された酸化シリコン膜１０と第１パッシベーション
膜１１に設けられた接続孔１２を通してデータ線１３と
電気的に接続されている。
前記第１パッシベーション膜１１はＣＶＤ法で生成した
ＢＰＳＧ膜であり、接続孔１２、データ線１３のパター
ンを形成した後、プラズマＣＶＤ法で生成した窒化シリ
コン（Ｐ−３ｉＮ）膜からなる第２パッシベーション膜
１４が形成される。
ＢＰＳＧ膜であり、接続孔１２、データ線１３のパター
ンを形成した後、プラズマＣＶＤ法で生成した窒化シリ
コン（Ｐ−３ｉＮ）膜からなる第２パッシベーション膜
１４が形成される。
第２図に、第１パッシベーション膜と第２パッシベーシ
ョン膜を組み合わせたときのメモリセルの電荷保持特性
を示す。
ョン膜を組み合わせたときのメモリセルの電荷保持特性
を示す。
第２図では、横軸に時間（ｌｏｇｔ）をとり、縦軸にし
きい値ｖｔｈをとっである。（イ）はＰＳＧ＋ＣＶＤ酸
化シリコン膜、（ロ）はＰＳＧ＋Ｐ−８ｉＮ膜、（ハ）
はＢＰＳＧ＋Ｐ−８ｉＮ膜であり、温度を３００℃で放
置した場合の実験結果である。
きい値ｖｔｈをとっである。（イ）はＰＳＧ＋ＣＶＤ酸
化シリコン膜、（ロ）はＰＳＧ＋Ｐ−８ｉＮ膜、（ハ）
はＢＰＳＧ＋Ｐ−８ｉＮ膜であり、温度を３００℃で放
置した場合の実験結果である。
ＢＰＳＧ＋Ｐ−８ｉＮ膜（ハ）で構成した層間絶縁膜は
、第２図に示すように１時間経過に伴うしきい値電圧ｖ
ｔｈの変動量が最も少なく、これはフローティングゲー
ト電極５に保持された電子のり−りを低減できることを
意味している。従って、第１パッシベーション膜１１を
ＢＰＳＧ膜等の難吸湿性の層間絶縁膜で構成し、第２パ
ッシベーション膜１４をプラズマＣＶＤ法で生成した非
吸湿性の窒化シＴ）−１ン（Ｐ−８ｉＮ）膜で構成する
ことにより、情報の経年的な保持特性を向上することが
できる。
、第２図に示すように１時間経過に伴うしきい値電圧ｖ
ｔｈの変動量が最も少なく、これはフローティングゲー
ト電極５に保持された電子のり−りを低減できることを
意味している。従って、第１パッシベーション膜１１を
ＢＰＳＧ膜等の難吸湿性の層間絶縁膜で構成し、第２パ
ッシベーション膜１４をプラズマＣＶＤ法で生成した非
吸湿性の窒化シＴ）−１ン（Ｐ−８ｉＮ）膜で構成する
ことにより、情報の経年的な保持特性を向上することが
できる。
なお、第２パッシベーション膜１４はプラズマＣＶＤ法
’？’生成したＰ−８ｉｏ膜あるいはＰ−８ｉＯＮ等の
プラズマＣＶＤ膜が可能である。
’？’生成したＰ−８ｉｏ膜あるいはＰ−８ｉＯＮ等の
プラズマＣＶＤ膜が可能である。
次に、本実施例のＥＰＲＯＭのメモリセル及びその周辺
回路の製造方法について説明する。
回路の製造方法について説明する。
第３図乃至第８図は、ＥＦＲＯＭの製造工程を説明する
ための図であり、領域Ａは、ＥＰＲＯＭの製造工程にお
けるメモリセルの断面図、領域Ｂは、ＥＰＲＯＭの製造
工程における周辺回路のｎチャネルＭＩＳＦＥＴとｐチ
ャネ／Ｉ／ＭＩＳＦＥＴの断面図である。
ための図であり、領域Ａは、ＥＰＲＯＭの製造工程にお
けるメモリセルの断面図、領域Ｂは、ＥＰＲＯＭの製造
工程における周辺回路のｎチャネルＭＩＳＦＥＴとｐチ
ャネ／Ｉ／ＭＩＳＦＥＴの断面図である。
本実施例のＥＰＲＯＭの製造方法は、まず第３図の領域
Ａ及び領域Ｂに示したように、 ｐ−型の単結晶シリコ
ンからなる半導体基板１の領域ＢのｐチャネルＭＩＳＦ
ＥＴが形成される領域にｎ−型のウェル領域１５を形成
する。次に、領域Ａ及び領域Ｂのそれぞれに酸化シリコ
ン膜からなるフィールド絶縁膜２及びｐ型のチャネルス
トッパ領域３を形成する。次に、領域Ａ及び領域Ｂに酸
化シリコン膜からなるゲート絶縁膜４を形成する。次に
。
Ａ及び領域Ｂに示したように、 ｐ−型の単結晶シリコ
ンからなる半導体基板１の領域ＢのｐチャネルＭＩＳＦ
ＥＴが形成される領域にｎ−型のウェル領域１５を形成
する。次に、領域Ａ及び領域Ｂのそれぞれに酸化シリコ
ン膜からなるフィールド絶縁膜２及びｐ型のチャネルス
トッパ領域３を形成する。次に、領域Ａ及び領域Ｂに酸
化シリコン膜からなるゲート絶縁膜４を形成する。次に
。
領域Ａに、メモリセルのフローティングゲート電極５を
例えば多結晶シリコン膜で形成する。次に、前記フロー
ティングゲート電極５の表面を熱酸化して酸化シリコン
膜からなるゲート絶縁膜６を形成する。次に、領域Ａに
、多結晶シリコン膜７Ａを形成し、この多結晶シリコン
膜７Ａの上にＷＳｉ２膜７Ｂを形成してコントロールゲ
ート電極７を形成する。このコントロールゲート電極７
の形成と同時に、領域Ｂに、多結晶シリコン膜１６Ａと
ＷＳｉ、膜１６ＢとからなるｎチャネルＭＩＳＦＥＴの
ゲート電極１６を形成し、また多結晶シリコン膜１７Ａ
と、この上のＷＳｉ、膜１７ＢからなるｐチャネルＭ
Ｉ Ｓ ＦＥＴのゲート電極１７を形成する。
例えば多結晶シリコン膜で形成する。次に、前記フロー
ティングゲート電極５の表面を熱酸化して酸化シリコン
膜からなるゲート絶縁膜６を形成する。次に、領域Ａに
、多結晶シリコン膜７Ａを形成し、この多結晶シリコン
膜７Ａの上にＷＳｉ２膜７Ｂを形成してコントロールゲ
ート電極７を形成する。このコントロールゲート電極７
の形成と同時に、領域Ｂに、多結晶シリコン膜１６Ａと
ＷＳｉ、膜１６ＢとからなるｎチャネルＭＩＳＦＥＴの
ゲート電極１６を形成し、また多結晶シリコン膜１７Ａ
と、この上のＷＳｉ、膜１７ＢからなるｐチャネルＭ
Ｉ Ｓ ＦＥＴのゲート電極１７を形成する。
次に、領域Ａのフローティングゲート電極５の側面と、
コントロールゲート電極７の側面及び上面、また領域Ｂ
のｎチャネルＭＩＳＦＥＴのゲート電極１６の側面及び
上面、ｐチャネルＭＩＳＦＥＴのゲート電極１７の側面
及び上面をそれぞれ熱酸化して酸化シリコン膜８を形成
する。次に、領域ＢのｐチャネルＭＩ ５ＦＥＴ領域を
レジスト膜で覆い、この後イオン打込みによって、領域
Ａと領域ＢのｎチャネルＭＩＳＦＥＴが形成される部分
へｎ型不純物例えばＡｓを導入して、第４図に示すよう
に、メモリセルのｎ“型のソース、ドレイン９と、領域
ＢのｎチャネルＭＩＳＦＥＴのｎ◆型のソース。
コントロールゲート電極７の側面及び上面、また領域Ｂ
のｎチャネルＭＩＳＦＥＴのゲート電極１６の側面及び
上面、ｐチャネルＭＩＳＦＥＴのゲート電極１７の側面
及び上面をそれぞれ熱酸化して酸化シリコン膜８を形成
する。次に、領域ＢのｐチャネルＭＩ ５ＦＥＴ領域を
レジスト膜で覆い、この後イオン打込みによって、領域
Ａと領域ＢのｎチャネルＭＩＳＦＥＴが形成される部分
へｎ型不純物例えばＡｓを導入して、第４図に示すよう
に、メモリセルのｎ“型のソース、ドレイン９と、領域
ＢのｎチャネルＭＩＳＦＥＴのｎ◆型のソース。
ドレイン１８を形成する。この後、前記ｐチャネルＭＩ
ＳＦＥＴ領域を覆っていたレジスト膜を除去する。次に
、領域Ａと領域ＢのｎチャネルＭＩＳＦＥＴが形成され
る部分をレジスト膜で覆い、この後ｐチャネルＭＩＳＦ
ＥＴが形成される部分へＰ型不純物例えばボロン（Ｂ）
を１入してｐチャネルＭＩＳＦＥＴのｐ゛型のソース、
ドレイン１９を形成する。この後、前記領域Ａ及び領域
ＢのｎチャネルＭＩＳＦＥＴが形成される部分のレジス
ト膜を除去する。次に、第５図に示すように、ＣＶＤに
よって半導体基板１上の全面に酸化シリコン膜１０およ
びＢＰＳＧ膜等の難吸湿性の第１パッシベーション膜１
１を順次形成する。この酸化シリコン膜１０は、膜厚を
５００〜２０００人程度にし、第１パッシベーション膜
１１は、膜厚を３０００〜６０００人程度で、リン（Ｐ
）の含有量は例えば６モル（ｍｏｌ）、ボロン（Ｂ）の
含有量は例えば６モル（ｎ。
ＳＦＥＴ領域を覆っていたレジスト膜を除去する。次に
、領域Ａと領域ＢのｎチャネルＭＩＳＦＥＴが形成され
る部分をレジスト膜で覆い、この後ｐチャネルＭＩＳＦ
ＥＴが形成される部分へＰ型不純物例えばボロン（Ｂ）
を１入してｐチャネルＭＩＳＦＥＴのｐ゛型のソース、
ドレイン１９を形成する。この後、前記領域Ａ及び領域
ＢのｎチャネルＭＩＳＦＥＴが形成される部分のレジス
ト膜を除去する。次に、第５図に示すように、ＣＶＤに
よって半導体基板１上の全面に酸化シリコン膜１０およ
びＢＰＳＧ膜等の難吸湿性の第１パッシベーション膜１
１を順次形成する。この酸化シリコン膜１０は、膜厚を
５００〜２０００人程度にし、第１パッシベーション膜
１１は、膜厚を３０００〜６０００人程度で、リン（Ｐ
）の含有量は例えば６モル（ｍｏｌ）、ボロン（Ｂ）の
含有量は例えば６モル（ｎ。
１）とする。なお、ボロン（Ｂ）およびリン（Ｐ）の含
有量を増加すると、より低温でリフロー可能であるが、
リン（Ｐ）の含有量を１０モル以上とすると吸湿性が大
きくなるので、１０モル以下が望ましい。次に、前記第
１パッシベーション膜１１を９００〜９５０℃程度でア
ニールして、第６図の領域Ａ及び領域Ｂに示したように
リフロー（平担化）する。次に、酸化シリコン膜１０、
第１パッシベーション膜１１及びゲート絶縁膜４を選択
的に除去することによって、第７図に示すように、領域
Ａのｎ１型のソース、ドレイン９上に接続孔１２を、領
域ＢのｎチャネルＭＩＳＦＥＴのｎ１型のソース。
有量を増加すると、より低温でリフロー可能であるが、
リン（Ｐ）の含有量を１０モル以上とすると吸湿性が大
きくなるので、１０モル以下が望ましい。次に、前記第
１パッシベーション膜１１を９００〜９５０℃程度でア
ニールして、第６図の領域Ａ及び領域Ｂに示したように
リフロー（平担化）する。次に、酸化シリコン膜１０、
第１パッシベーション膜１１及びゲート絶縁膜４を選択
的に除去することによって、第７図に示すように、領域
Ａのｎ１型のソース、ドレイン９上に接続孔１２を、領
域ＢのｎチャネルＭＩＳＦＥＴのｎ１型のソース。
ドレイン１８上に接続孔２１を、領域ＢのｐチャネルＭ
ＩＳＦＥＴのｐ”型のソース、ドレイン１９上に接続孔
２工をそれぞれ形成する１次に２例えばスパッタによっ
て第１パッシベーション膜１１の全上面にアルミニウム
膜を形成し、これをバターニングして、領域Ａにはデー
タ線１３を形成し、領域Ｂには配線２０を形成する。次
に、第８図に示すように、第１パッシベーション膜１１
の上に例えばプラズマＣｖＤでＰ−８ｉＮ膜１４を形成
する。、：（７）Ｐ−３ｉＮ膜１４は、膜厚を０．５〜
１．５μｍ程度に形成する。このＰ−８ｉＮ膜１４の形
成時、３００℃、１Ｏ−２Ｔｏｒｒ程度の真空状態で加
熱され、その後反応ガス（ｓ １Ｈ４９ＮＨ３）が導入
されてＰ・ＳｉＮ膜が形成されるので、第１パッシベー
ション膜１１の表面部に付着吸湿した水分が除去される
。
ＩＳＦＥＴのｐ”型のソース、ドレイン１９上に接続孔
２工をそれぞれ形成する１次に２例えばスパッタによっ
て第１パッシベーション膜１１の全上面にアルミニウム
膜を形成し、これをバターニングして、領域Ａにはデー
タ線１３を形成し、領域Ｂには配線２０を形成する。次
に、第８図に示すように、第１パッシベーション膜１１
の上に例えばプラズマＣｖＤでＰ−８ｉＮ膜１４を形成
する。、：（７）Ｐ−３ｉＮ膜１４は、膜厚を０．５〜
１．５μｍ程度に形成する。このＰ−８ｉＮ膜１４の形
成時、３００℃、１Ｏ−２Ｔｏｒｒ程度の真空状態で加
熱され、その後反応ガス（ｓ １Ｈ４９ＮＨ３）が導入
されてＰ・ＳｉＮ膜が形成されるので、第１パッシベー
ション膜１１の表面部に付着吸湿した水分が除去される
。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
なお、本発明は、第９図に示したように、第２層目のア
ルミニウム膜からなる配線２４を有するＥＰＲＯＭに適
用しても有効である。
ルミニウム膜からなる配線２４を有するＥＰＲＯＭに適
用しても有効である。
なお、第９図は、第１図に示したＥＰＲＯＭと異る本発
明の一実施例のＥＦＲＯＭのメモリセルの要部の断面図
である。
明の一実施例のＥＦＲＯＭのメモリセルの要部の断面図
である。
第９図において、２３はＰ−８ｉＮ膜１４を選択的に除
去して形成した接続孔、２４は例えばスパッタで形成し
た第２層目のアルミニウム膜からなる配線、２５は配線
２４を覆ってＰ−８ｉＮ膜１４の上に形成したＰ−８ｉ
Ｎ膜である。
去して形成した接続孔、２４は例えばスパッタで形成し
た第２層目のアルミニウム膜からなる配線、２５は配線
２４を覆ってＰ−８ｉＮ膜１４の上に形成したＰ−８ｉ
Ｎ膜である。
なお、第１層目のアルミニウム膜からなる配線１３と第
２層目のアルミニウム膜からなる配線２４との間の層間
絶縁膜は、Ｐ−８ｉＮ、回転塗布による酸化シリコン膜
（ＳＯＧ）、Ｐ−５ｉＮの３層膜あるいはＰ−８ｉＮ上
に形成した他の絶縁膜であってもよい。
２層目のアルミニウム膜からなる配線２４との間の層間
絶縁膜は、Ｐ−８ｉＮ、回転塗布による酸化シリコン膜
（ＳＯＧ）、Ｐ−５ｉＮの３層膜あるいはＰ−８ｉＮ上
に形成した他の絶縁膜であってもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
電界効果トランジスタのフローティングゲート電極とそ
の上層配線との間のＢＰＳＧ膜等の低温でリフロー可能
な難吸湿性の第１パッシベーション膜を設けその上に、
第２パッシベーション膜にプラズマＣＶＤで生成した膜
を重ねて設けることにより、第１パッシベーション膜中
の水分を低減し、フローティングゲート電極に保持され
た情報のリークを低減できるので、電荷の保持特性を向
上することができる。
の上層配線との間のＢＰＳＧ膜等の低温でリフロー可能
な難吸湿性の第１パッシベーション膜を設けその上に、
第２パッシベーション膜にプラズマＣＶＤで生成した膜
を重ねて設けることにより、第１パッシベーション膜中
の水分を低減し、フローティングゲート電極に保持され
た情報のリークを低減できるので、電荷の保持特性を向
上することができる。
第１図は、本発明の一実施例であるＥＰＲＯＭのメモリ
セルを示す要部断面図、 第２図は、本発明の一実施例を説明するための各種の層
間膜の時間−ｖｔｈ特性を示す図、第３図乃至第８図は
、ＥＰＲＯＭの製造工程を説明するための図であり、領
域Ａは、ＥＰＲＯＭの製造工程におけるメモリセルの断
面図、領域Ｂは、ＥＰＲＯＭの製造工程における周辺回
路のｎチャネルＭＩ ５ＦＥＴとＰチャネルＭＩＳＦＥ
Ｔの断面図、 第９図は、第１図に示したＥＰＲＯＭと異る本発明の一
実施例のＥＰＲＯＭのメモリセルの要部の断面図である
。 図中、Ｑｍ・・・電界効果トランジスタ、１・・・半導
体基板、４，６・・・ゲート絶縁膜、５・・・フローテ
ィングゲート電極、７・・・コントロールゲート電極、
８・・・酸化シリコン膜、９・・・ソース、ドレイン領
域、１０・・・酸化シリコン膜、１１・・・第１パッシ
ベーション膜、１２・・・接続孔、１３・・・データ線
、１４・・・第２パッシベーション膜である。
セルを示す要部断面図、 第２図は、本発明の一実施例を説明するための各種の層
間膜の時間−ｖｔｈ特性を示す図、第３図乃至第８図は
、ＥＰＲＯＭの製造工程を説明するための図であり、領
域Ａは、ＥＰＲＯＭの製造工程におけるメモリセルの断
面図、領域Ｂは、ＥＰＲＯＭの製造工程における周辺回
路のｎチャネルＭＩ ５ＦＥＴとＰチャネルＭＩＳＦＥ
Ｔの断面図、 第９図は、第１図に示したＥＰＲＯＭと異る本発明の一
実施例のＥＰＲＯＭのメモリセルの要部の断面図である
。 図中、Ｑｍ・・・電界効果トランジスタ、１・・・半導
体基板、４，６・・・ゲート絶縁膜、５・・・フローテ
ィングゲート電極、７・・・コントロールゲート電極、
８・・・酸化シリコン膜、９・・・ソース、ドレイン領
域、１０・・・酸化シリコン膜、１１・・・第１パッシ
ベーション膜、１２・・・接続孔、１３・・・データ線
、１４・・・第２パッシベーション膜である。
Claims (1)
- 【特許請求の範囲】 １、フローティングゲート電極を有する電界効果トラン
ジスタをメモリセルとする不揮発性半導体記憶装置にお
いて、前記電界効果トランジスタ上に低温でリフロー可
能な難吸湿性の第１パッシベーション膜を設け、該第１
パッシベーション膜上に配線を設け、該配線の上に非吸
湿性の第２パッシベーション膜を重ねて設けたことを特
徴とする不揮発性半導体記憶装置。 ２、前記第１パッシベーション膜は、ボロンリンシリケ
ートガラスからなる絶縁膜であることを特徴とする特許
請求の範囲第１項に記載の不揮発性半導体記憶装置。 ３、前記第２パッシベーション膜は、プラズマ気相成法
で生成された絶縁膜であることを特徴とする特許請求の
範囲第１項乃至第２項に記載の不揮発性半導体記憶装置
。 ４、前記配線は、アルミニウム配線であることを特徴と
する特許請求の範囲第２項乃至第３項のいずれか一項に
記載の不揮発性半導体記憶装置。 ５、前記第２パッシベーション膜の上には第２配線及び
第２配線上第２パッシベーション膜を設けたことを特徴
とする特許請求の範囲第２項乃至第４項のいずれか一項
に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148287A JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33148287A JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01171229A true JPH01171229A (ja) | 1989-07-06 |
Family
ID=18244139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33148287A Pending JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01171229A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0456256A2 (en) * | 1990-05-11 | 1991-11-13 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| US5208174A (en) * | 1990-07-05 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a nonvolatile semiconductor memory device |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
| US5336640A (en) * | 1991-01-28 | 1994-08-09 | Kawasaki Steel Corporation | Method of manufacturing a semiconductor device having an insulating layer composed of a BPSG film and a plasma-CVD silicon nitride film |
| KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| JP2012142615A (ja) * | 1999-02-17 | 2012-07-26 | Applied Materials Inc | 多層電極を有する薄板状セラミック及び製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241932A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62123725A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6442866A (en) * | 1987-08-10 | 1989-02-15 | Nippon Denso Co | Manufacture of nonvolatile semiconductor storage device |
-
1987
- 1987-12-25 JP JP33148287A patent/JPH01171229A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61241932A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS62123725A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6442866A (en) * | 1987-08-10 | 1989-02-15 | Nippon Denso Co | Manufacture of nonvolatile semiconductor storage device |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0456256A2 (en) * | 1990-05-11 | 1991-11-13 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| US5208174A (en) * | 1990-07-05 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a nonvolatile semiconductor memory device |
| US5336640A (en) * | 1991-01-28 | 1994-08-09 | Kawasaki Steel Corporation | Method of manufacturing a semiconductor device having an insulating layer composed of a BPSG film and a plasma-CVD silicon nitride film |
| JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
| KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| JP2012142615A (ja) * | 1999-02-17 | 2012-07-26 | Applied Materials Inc | 多層電極を有する薄板状セラミック及び製造方法 |
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