JPH01171229A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01171229A JPH01171229A JP33148287A JP33148287A JPH01171229A JP H01171229 A JPH01171229 A JP H01171229A JP 33148287 A JP33148287 A JP 33148287A JP 33148287 A JP33148287 A JP 33148287A JP H01171229 A JPH01171229 A JP H01171229A
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Links
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Landscapes
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、不揮発性半導体記憶装置に関し、特に、フロ
ーティングゲート電極を有する電界効果トランジスタを
メモリセルとする不揮発性半導体記憶装置に適用して有
効な技術に関するものである。
ーティングゲート電極を有する電界効果トランジスタを
メモリセルとする不揮発性半導体記憶装置に適用して有
効な技術に関するものである。
従来、不揮発性半導体記憶装置としては、フローティン
グゲートとコントロールゲート電極を有し、フローティ
ングゲート電極に電荷をM積して情報の記憶を行うメモ
リセルからなるEPROM(Erasabls P
rogrammableRead 0nly Me
moly)が知られている。
グゲートとコントロールゲート電極を有し、フローティ
ングゲート電極に電荷をM積して情報の記憶を行うメモ
リセルからなるEPROM(Erasabls P
rogrammableRead 0nly Me
moly)が知られている。
従来のEPROMにおいては、コントロールゲートとフ
ローティングゲートがほぼ同一形状で重ねて形成される
ため、メモリセル部で段差が大きくなり、この結果、メ
モリセル部のアルミニウム配線を行なうためには、配線
下の段差を絶縁膜により平担化する必要があった。従来
、平担化技術として、10mo1%以上の高濃度のリン
を含むPSG膜を用い、1000’C以下の温度の熱処
理でリフローする方法が知られている。
ローティングゲートがほぼ同一形状で重ねて形成される
ため、メモリセル部で段差が大きくなり、この結果、メ
モリセル部のアルミニウム配線を行なうためには、配線
下の段差を絶縁膜により平担化する必要があった。従来
、平担化技術として、10mo1%以上の高濃度のリン
を含むPSG膜を用い、1000’C以下の温度の熱処
理でリフローする方法が知られている。
しかしながら、本発明者の検討によれば、リン濃度の高
いPSGを用いた前記従来技術では、PSGが水分を吸
湿し易いため、大気中での長時間の放置あるいは水洗等
によりPSG膜あるいはその下の酸化膜等の絶縁膜中に
水が拡散し、膜中にステート等を形成するためこのステ
ートを介して、フローティングゲートに蓄積された電荷
が放出し。
いPSGを用いた前記従来技術では、PSGが水分を吸
湿し易いため、大気中での長時間の放置あるいは水洗等
によりPSG膜あるいはその下の酸化膜等の絶縁膜中に
水が拡散し、膜中にステート等を形成するためこのステ
ートを介して、フローティングゲートに蓄積された電荷
が放出し。
データ保持特性が悪化するという問題があった。
本発明の目的は、不揮発性半導体記憶装置において、メ
モリセルに保持される情報の保持特性を向上することが
できる技術を提供することにある。
モリセルに保持される情報の保持特性を向上することが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち1代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、フローティングゲート電極を有する電界効果
トランジスタをメモリセルとする不揮発性半導体記憶装
置において、前記電界効果トランジスタのフローティン
グゲート電極の上に低温でリフロー可能な難吸湿性の第
1パッシベーション膜を設け、該第1パッシベーション
膜上に第1配線を設け、該第1配線の上に非吸湿性の第
2パッシベーション膜を重ねて設けたものである。
トランジスタをメモリセルとする不揮発性半導体記憶装
置において、前記電界効果トランジスタのフローティン
グゲート電極の上に低温でリフロー可能な難吸湿性の第
1パッシベーション膜を設け、該第1パッシベーション
膜上に第1配線を設け、該第1配線の上に非吸湿性の第
2パッシベーション膜を重ねて設けたものである。
前述した手段によれば、難吸湿性の第1パッシベーショ
ン膜、例えば、ボロンリンシリケートガラス(BPSG
)膜は、ボロン濃度とリン濃度を最適にすることにより
、900〜950℃程度の低温でリフロー可能となり、
またリン濃度の高いPSGに比べ水を吸湿しにくいため
、工程途中で放置あるいは水洗等を行っても膜中に水が
入り込みにくい。
ン膜、例えば、ボロンリンシリケートガラス(BPSG
)膜は、ボロン濃度とリン濃度を最適にすることにより
、900〜950℃程度の低温でリフロー可能となり、
またリン濃度の高いPSGに比べ水を吸湿しにくいため
、工程途中で放置あるいは水洗等を行っても膜中に水が
入り込みにくい。
また、プラズマ気相成法(プラズマCVD法)で形成さ
れた絶縁膜(プラズマCVD膜)は、膜生成前に真空中
で加熱されるため、BPSG膜表面に付着した水分を除
去するとともに膜の外部からの水分を透過しないため、
フローティングゲート電極に保持された情報のリークを
低減でき、情報の保持特性を向上することができる。
れた絶縁膜(プラズマCVD膜)は、膜生成前に真空中
で加熱されるため、BPSG膜表面に付着した水分を除
去するとともに膜の外部からの水分を透過しないため、
フローティングゲート電極に保持された情報のリークを
低減でき、情報の保持特性を向上することができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰す返しの説明は
省略する。
を有するものは同一符号を付け、その繰す返しの説明は
省略する。
以下、本発明の構成について、EPROMに本発明を適
用した一実施例を用いて説明する。
用した一実施例を用いて説明する。
第1図は、本発明の一実施例であるE P ROMのメ
モリセルの要部断面図である。
モリセルの要部断面図である。
第1図において、1は単結晶シリコンからなるp−型の
半導体基板、2はフィールド絶縁膜、3はp型のチャネ
ルストッパ領域である。
半導体基板、2はフィールド絶縁膜、3はp型のチャネ
ルストッパ領域である。
EPROMのメモリセルを構成する電界効果トランジス
タQmは、半導体基板1、ゲート絶縁膜4、フローティ
ングゲート電極5.ゲート絶縁膜6、コントロールゲー
ト電極7、n゛型のソース。
タQmは、半導体基板1、ゲート絶縁膜4、フローティ
ングゲート電極5.ゲート絶縁膜6、コントロールゲー
ト電極7、n゛型のソース。
トレイン領域9で構成されている。コントロールゲート
電極7は、多結晶シリコン膜7Aと、この上の例えばW
Si2膜7Bとで構成されている。
電極7は、多結晶シリコン膜7Aと、この上の例えばW
Si2膜7Bとで構成されている。
電界効果トランジスタQmのフローティングゲート電極
5には、その表面を覆うように、酸化して形成した酸化
シリコン膜8が設けられている。
5には、その表面を覆うように、酸化して形成した酸化
シリコン膜8が設けられている。
この酸化シリコン膜8はフローティングゲート電極5に
注入された電子の外部へのリークを防止するように30
0〜1000人程度の膜厚で構成する。
注入された電子の外部へのリークを防止するように30
0〜1000人程度の膜厚で構成する。
この電界効果トランジスタQmは、フローティングゲー
ト電極5及びコントロールゲート電極7を覆うCVDで
形成された酸化シリコン膜10と第1パッシベーション
膜11に設けられた接続孔12を通してデータ線13と
電気的に接続されている。
ト電極5及びコントロールゲート電極7を覆うCVDで
形成された酸化シリコン膜10と第1パッシベーション
膜11に設けられた接続孔12を通してデータ線13と
電気的に接続されている。
前記第1パッシベーション膜11はCVD法で生成した
BPSG膜であり、接続孔12、データ線13のパター
ンを形成した後、プラズマCVD法で生成した窒化シリ
コン(P−3iN)膜からなる第2パッシベーション膜
14が形成される。
BPSG膜であり、接続孔12、データ線13のパター
ンを形成した後、プラズマCVD法で生成した窒化シリ
コン(P−3iN)膜からなる第2パッシベーション膜
14が形成される。
第2図に、第1パッシベーション膜と第2パッシベーシ
ョン膜を組み合わせたときのメモリセルの電荷保持特性
を示す。
ョン膜を組み合わせたときのメモリセルの電荷保持特性
を示す。
第2図では、横軸に時間(logt)をとり、縦軸にし
きい値vthをとっである。(イ)はPSG+CVD酸
化シリコン膜、(ロ)はPSG+P−8iN膜、(ハ)
はBPSG+P−8iN膜であり、温度を300℃で放
置した場合の実験結果である。
きい値vthをとっである。(イ)はPSG+CVD酸
化シリコン膜、(ロ)はPSG+P−8iN膜、(ハ)
はBPSG+P−8iN膜であり、温度を300℃で放
置した場合の実験結果である。
BPSG+P−8iN膜(ハ)で構成した層間絶縁膜は
、第2図に示すように1時間経過に伴うしきい値電圧v
thの変動量が最も少なく、これはフローティングゲー
ト電極5に保持された電子のり−りを低減できることを
意味している。従って、第1パッシベーション膜11を
BPSG膜等の難吸湿性の層間絶縁膜で構成し、第2パ
ッシベーション膜14をプラズマCVD法で生成した非
吸湿性の窒化シT)−1ン(P−8iN)膜で構成する
ことにより、情報の経年的な保持特性を向上することが
できる。
、第2図に示すように1時間経過に伴うしきい値電圧v
thの変動量が最も少なく、これはフローティングゲー
ト電極5に保持された電子のり−りを低減できることを
意味している。従って、第1パッシベーション膜11を
BPSG膜等の難吸湿性の層間絶縁膜で構成し、第2パ
ッシベーション膜14をプラズマCVD法で生成した非
吸湿性の窒化シT)−1ン(P−8iN)膜で構成する
ことにより、情報の経年的な保持特性を向上することが
できる。
なお、第2パッシベーション膜14はプラズマCVD法
’?’生成したP−8io膜あるいはP−8iON等の
プラズマCVD膜が可能である。
’?’生成したP−8io膜あるいはP−8iON等の
プラズマCVD膜が可能である。
次に、本実施例のEPROMのメモリセル及びその周辺
回路の製造方法について説明する。
回路の製造方法について説明する。
第3図乃至第8図は、EFROMの製造工程を説明する
ための図であり、領域Aは、EPROMの製造工程にお
けるメモリセルの断面図、領域Bは、EPROMの製造
工程における周辺回路のnチャネルMISFETとpチ
ャネ/I/MISFETの断面図である。
ための図であり、領域Aは、EPROMの製造工程にお
けるメモリセルの断面図、領域Bは、EPROMの製造
工程における周辺回路のnチャネルMISFETとpチ
ャネ/I/MISFETの断面図である。
本実施例のEPROMの製造方法は、まず第3図の領域
A及び領域Bに示したように、 p−型の単結晶シリコ
ンからなる半導体基板1の領域BのpチャネルMISF
ETが形成される領域にn−型のウェル領域15を形成
する。次に、領域A及び領域Bのそれぞれに酸化シリコ
ン膜からなるフィールド絶縁膜2及びp型のチャネルス
トッパ領域3を形成する。次に、領域A及び領域Bに酸
化シリコン膜からなるゲート絶縁膜4を形成する。次に
。
A及び領域Bに示したように、 p−型の単結晶シリコ
ンからなる半導体基板1の領域BのpチャネルMISF
ETが形成される領域にn−型のウェル領域15を形成
する。次に、領域A及び領域Bのそれぞれに酸化シリコ
ン膜からなるフィールド絶縁膜2及びp型のチャネルス
トッパ領域3を形成する。次に、領域A及び領域Bに酸
化シリコン膜からなるゲート絶縁膜4を形成する。次に
。
領域Aに、メモリセルのフローティングゲート電極5を
例えば多結晶シリコン膜で形成する。次に、前記フロー
ティングゲート電極5の表面を熱酸化して酸化シリコン
膜からなるゲート絶縁膜6を形成する。次に、領域Aに
、多結晶シリコン膜7Aを形成し、この多結晶シリコン
膜7Aの上にWSi2膜7Bを形成してコントロールゲ
ート電極7を形成する。このコントロールゲート電極7
の形成と同時に、領域Bに、多結晶シリコン膜16Aと
WSi、膜16BとからなるnチャネルMISFETの
ゲート電極16を形成し、また多結晶シリコン膜17A
と、この上のWSi、膜17BからなるpチャネルM
I S FETのゲート電極17を形成する。
例えば多結晶シリコン膜で形成する。次に、前記フロー
ティングゲート電極5の表面を熱酸化して酸化シリコン
膜からなるゲート絶縁膜6を形成する。次に、領域Aに
、多結晶シリコン膜7Aを形成し、この多結晶シリコン
膜7Aの上にWSi2膜7Bを形成してコントロールゲ
ート電極7を形成する。このコントロールゲート電極7
の形成と同時に、領域Bに、多結晶シリコン膜16Aと
WSi、膜16BとからなるnチャネルMISFETの
ゲート電極16を形成し、また多結晶シリコン膜17A
と、この上のWSi、膜17BからなるpチャネルM
I S FETのゲート電極17を形成する。
次に、領域Aのフローティングゲート電極5の側面と、
コントロールゲート電極7の側面及び上面、また領域B
のnチャネルMISFETのゲート電極16の側面及び
上面、pチャネルMISFETのゲート電極17の側面
及び上面をそれぞれ熱酸化して酸化シリコン膜8を形成
する。次に、領域BのpチャネルMI 5FET領域を
レジスト膜で覆い、この後イオン打込みによって、領域
Aと領域BのnチャネルMISFETが形成される部分
へn型不純物例えばAsを導入して、第4図に示すよう
に、メモリセルのn“型のソース、ドレイン9と、領域
BのnチャネルMISFETのn◆型のソース。
コントロールゲート電極7の側面及び上面、また領域B
のnチャネルMISFETのゲート電極16の側面及び
上面、pチャネルMISFETのゲート電極17の側面
及び上面をそれぞれ熱酸化して酸化シリコン膜8を形成
する。次に、領域BのpチャネルMI 5FET領域を
レジスト膜で覆い、この後イオン打込みによって、領域
Aと領域BのnチャネルMISFETが形成される部分
へn型不純物例えばAsを導入して、第4図に示すよう
に、メモリセルのn“型のソース、ドレイン9と、領域
BのnチャネルMISFETのn◆型のソース。
ドレイン18を形成する。この後、前記pチャネルMI
SFET領域を覆っていたレジスト膜を除去する。次に
、領域Aと領域BのnチャネルMISFETが形成され
る部分をレジスト膜で覆い、この後pチャネルMISF
ETが形成される部分へP型不純物例えばボロン(B)
を1入してpチャネルMISFETのp゛型のソース、
ドレイン19を形成する。この後、前記領域A及び領域
BのnチャネルMISFETが形成される部分のレジス
ト膜を除去する。次に、第5図に示すように、CVDに
よって半導体基板1上の全面に酸化シリコン膜10およ
びBPSG膜等の難吸湿性の第1パッシベーション膜1
1を順次形成する。この酸化シリコン膜10は、膜厚を
500〜2000人程度にし、第1パッシベーション膜
11は、膜厚を3000〜6000人程度で、リン(P
)の含有量は例えば6モル(mol)、ボロン(B)の
含有量は例えば6モル(n。
SFET領域を覆っていたレジスト膜を除去する。次に
、領域Aと領域BのnチャネルMISFETが形成され
る部分をレジスト膜で覆い、この後pチャネルMISF
ETが形成される部分へP型不純物例えばボロン(B)
を1入してpチャネルMISFETのp゛型のソース、
ドレイン19を形成する。この後、前記領域A及び領域
BのnチャネルMISFETが形成される部分のレジス
ト膜を除去する。次に、第5図に示すように、CVDに
よって半導体基板1上の全面に酸化シリコン膜10およ
びBPSG膜等の難吸湿性の第1パッシベーション膜1
1を順次形成する。この酸化シリコン膜10は、膜厚を
500〜2000人程度にし、第1パッシベーション膜
11は、膜厚を3000〜6000人程度で、リン(P
)の含有量は例えば6モル(mol)、ボロン(B)の
含有量は例えば6モル(n。
1)とする。なお、ボロン(B)およびリン(P)の含
有量を増加すると、より低温でリフロー可能であるが、
リン(P)の含有量を10モル以上とすると吸湿性が大
きくなるので、10モル以下が望ましい。次に、前記第
1パッシベーション膜11を900〜950℃程度でア
ニールして、第6図の領域A及び領域Bに示したように
リフロー(平担化)する。次に、酸化シリコン膜10、
第1パッシベーション膜11及びゲート絶縁膜4を選択
的に除去することによって、第7図に示すように、領域
Aのn1型のソース、ドレイン9上に接続孔12を、領
域BのnチャネルMISFETのn1型のソース。
有量を増加すると、より低温でリフロー可能であるが、
リン(P)の含有量を10モル以上とすると吸湿性が大
きくなるので、10モル以下が望ましい。次に、前記第
1パッシベーション膜11を900〜950℃程度でア
ニールして、第6図の領域A及び領域Bに示したように
リフロー(平担化)する。次に、酸化シリコン膜10、
第1パッシベーション膜11及びゲート絶縁膜4を選択
的に除去することによって、第7図に示すように、領域
Aのn1型のソース、ドレイン9上に接続孔12を、領
域BのnチャネルMISFETのn1型のソース。
ドレイン18上に接続孔21を、領域BのpチャネルM
ISFETのp”型のソース、ドレイン19上に接続孔
2工をそれぞれ形成する1次に2例えばスパッタによっ
て第1パッシベーション膜11の全上面にアルミニウム
膜を形成し、これをバターニングして、領域Aにはデー
タ線13を形成し、領域Bには配線20を形成する。次
に、第8図に示すように、第1パッシベーション膜11
の上に例えばプラズマCvDでP−8iN膜14を形成
する。、:(7)P−3iN膜14は、膜厚を0.5〜
1.5μm程度に形成する。このP−8iN膜14の形
成時、300℃、1O−2Torr程度の真空状態で加
熱され、その後反応ガス(s 1H49NH3)が導入
されてP・SiN膜が形成されるので、第1パッシベー
ション膜11の表面部に付着吸湿した水分が除去される
。
ISFETのp”型のソース、ドレイン19上に接続孔
2工をそれぞれ形成する1次に2例えばスパッタによっ
て第1パッシベーション膜11の全上面にアルミニウム
膜を形成し、これをバターニングして、領域Aにはデー
タ線13を形成し、領域Bには配線20を形成する。次
に、第8図に示すように、第1パッシベーション膜11
の上に例えばプラズマCvDでP−8iN膜14を形成
する。、:(7)P−3iN膜14は、膜厚を0.5〜
1.5μm程度に形成する。このP−8iN膜14の形
成時、300℃、1O−2Torr程度の真空状態で加
熱され、その後反応ガス(s 1H49NH3)が導入
されてP・SiN膜が形成されるので、第1パッシベー
ション膜11の表面部に付着吸湿した水分が除去される
。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
なお、本発明は、第9図に示したように、第2層目のア
ルミニウム膜からなる配線24を有するEPROMに適
用しても有効である。
ルミニウム膜からなる配線24を有するEPROMに適
用しても有効である。
なお、第9図は、第1図に示したEPROMと異る本発
明の一実施例のEFROMのメモリセルの要部の断面図
である。
明の一実施例のEFROMのメモリセルの要部の断面図
である。
第9図において、23はP−8iN膜14を選択的に除
去して形成した接続孔、24は例えばスパッタで形成し
た第2層目のアルミニウム膜からなる配線、25は配線
24を覆ってP−8iN膜14の上に形成したP−8i
N膜である。
去して形成した接続孔、24は例えばスパッタで形成し
た第2層目のアルミニウム膜からなる配線、25は配線
24を覆ってP−8iN膜14の上に形成したP−8i
N膜である。
なお、第1層目のアルミニウム膜からなる配線13と第
2層目のアルミニウム膜からなる配線24との間の層間
絶縁膜は、P−8iN、回転塗布による酸化シリコン膜
(SOG)、P−5iNの3層膜あるいはP−8iN上
に形成した他の絶縁膜であってもよい。
2層目のアルミニウム膜からなる配線24との間の層間
絶縁膜は、P−8iN、回転塗布による酸化シリコン膜
(SOG)、P−5iNの3層膜あるいはP−8iN上
に形成した他の絶縁膜であってもよい。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
電界効果トランジスタのフローティングゲート電極とそ
の上層配線との間のBPSG膜等の低温でリフロー可能
な難吸湿性の第1パッシベーション膜を設けその上に、
第2パッシベーション膜にプラズマCVDで生成した膜
を重ねて設けることにより、第1パッシベーション膜中
の水分を低減し、フローティングゲート電極に保持され
た情報のリークを低減できるので、電荷の保持特性を向
上することができる。
の上層配線との間のBPSG膜等の低温でリフロー可能
な難吸湿性の第1パッシベーション膜を設けその上に、
第2パッシベーション膜にプラズマCVDで生成した膜
を重ねて設けることにより、第1パッシベーション膜中
の水分を低減し、フローティングゲート電極に保持され
た情報のリークを低減できるので、電荷の保持特性を向
上することができる。
第1図は、本発明の一実施例であるEPROMのメモリ
セルを示す要部断面図、 第2図は、本発明の一実施例を説明するための各種の層
間膜の時間−vth特性を示す図、第3図乃至第8図は
、EPROMの製造工程を説明するための図であり、領
域Aは、EPROMの製造工程におけるメモリセルの断
面図、領域Bは、EPROMの製造工程における周辺回
路のnチャネルMI 5FETとPチャネルMISFE
Tの断面図、 第9図は、第1図に示したEPROMと異る本発明の一
実施例のEPROMのメモリセルの要部の断面図である
。 図中、Qm・・・電界効果トランジスタ、1・・・半導
体基板、4,6・・・ゲート絶縁膜、5・・・フローテ
ィングゲート電極、7・・・コントロールゲート電極、
8・・・酸化シリコン膜、9・・・ソース、ドレイン領
域、10・・・酸化シリコン膜、11・・・第1パッシ
ベーション膜、12・・・接続孔、13・・・データ線
、14・・・第2パッシベーション膜である。
セルを示す要部断面図、 第2図は、本発明の一実施例を説明するための各種の層
間膜の時間−vth特性を示す図、第3図乃至第8図は
、EPROMの製造工程を説明するための図であり、領
域Aは、EPROMの製造工程におけるメモリセルの断
面図、領域Bは、EPROMの製造工程における周辺回
路のnチャネルMI 5FETとPチャネルMISFE
Tの断面図、 第9図は、第1図に示したEPROMと異る本発明の一
実施例のEPROMのメモリセルの要部の断面図である
。 図中、Qm・・・電界効果トランジスタ、1・・・半導
体基板、4,6・・・ゲート絶縁膜、5・・・フローテ
ィングゲート電極、7・・・コントロールゲート電極、
8・・・酸化シリコン膜、9・・・ソース、ドレイン領
域、10・・・酸化シリコン膜、11・・・第1パッシ
ベーション膜、12・・・接続孔、13・・・データ線
、14・・・第2パッシベーション膜である。
Claims (1)
- 【特許請求の範囲】 1、フローティングゲート電極を有する電界効果トラン
ジスタをメモリセルとする不揮発性半導体記憶装置にお
いて、前記電界効果トランジスタ上に低温でリフロー可
能な難吸湿性の第1パッシベーション膜を設け、該第1
パッシベーション膜上に配線を設け、該配線の上に非吸
湿性の第2パッシベーション膜を重ねて設けたことを特
徴とする不揮発性半導体記憶装置。 2、前記第1パッシベーション膜は、ボロンリンシリケ
ートガラスからなる絶縁膜であることを特徴とする特許
請求の範囲第1項に記載の不揮発性半導体記憶装置。 3、前記第2パッシベーション膜は、プラズマ気相成法
で生成された絶縁膜であることを特徴とする特許請求の
範囲第1項乃至第2項に記載の不揮発性半導体記憶装置
。 4、前記配線は、アルミニウム配線であることを特徴と
する特許請求の範囲第2項乃至第3項のいずれか一項に
記載の不揮発性半導体記憶装置。 5、前記第2パッシベーション膜の上には第2配線及び
第2配線上第2パッシベーション膜を設けたことを特徴
とする特許請求の範囲第2項乃至第4項のいずれか一項
に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33148287A JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33148287A JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01171229A true JPH01171229A (ja) | 1989-07-06 |
Family
ID=18244139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33148287A Pending JPH01171229A (ja) | 1987-12-25 | 1987-12-25 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01171229A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0456256A2 (en) * | 1990-05-11 | 1991-11-13 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
US5208174A (en) * | 1990-07-05 | 1993-05-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a nonvolatile semiconductor memory device |
US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
JPH0697457A (ja) * | 1992-07-31 | 1994-04-08 | Samsung Electron Co Ltd | 不揮発性メモリ装置とその製造方法 |
US5336640A (en) * | 1991-01-28 | 1994-08-09 | Kawasaki Steel Corporation | Method of manufacturing a semiconductor device having an insulating layer composed of a BPSG film and a plasma-CVD silicon nitride film |
KR970030854A (ko) * | 1995-11-22 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
JP2012142615A (ja) * | 1999-02-17 | 2012-07-26 | Applied Materials Inc | 多層電極を有する薄板状セラミック及び製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61241932A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
JPS62123725A (ja) * | 1985-11-25 | 1987-06-05 | Hitachi Ltd | 半導体装置の製造方法 |
JPS6442866A (en) * | 1987-08-10 | 1989-02-15 | Nippon Denso Co | Manufacture of nonvolatile semiconductor storage device |
-
1987
- 1987-12-25 JP JP33148287A patent/JPH01171229A/ja active Pending
Patent Citations (3)
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