JPH0227773A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、不揮発性半導体記憶装置の製造方法に関し、
特に電気的に消去することが可能なＦＲＯＭ（プログラ
マブルノードオンリメモリ）を含む不揮発性半導体記憶
装置の製造方法に関する。

〔従来の技術〕

第３図（ａ）〜（ｃ）は従来のメモリの書込、消去動作
を説明するための半導体チップの断面図である。すなわ
ち、従来の不揮発性半導体記憶装置の構造は、第３図（
ａ）に示すように、Ｐ型半導体基板５１０表面に設けら
れたｎ型ドレイン領域５２゜ｎ型ソース領域５３と、こ
れらドレイン、ソース間のチャンネル領域の一部及びド
レイン領域の端部上に、トンネル酸化膜５４を介して設
けられた浮遊ゲート電極５５とゲート酸化膜５６を介し
て浮遊ゲート上に、残りのチャンネル領域上にも延在し
て設けられた制御ゲート電極５７とからなる。

次に、このメモリの動作について説明する。第３図（ｂ
）は、このメモリの「書き込み」動作を説明する図であ
る。ドレイン並びに制御ゲートに高電圧を印加すると、
チャンネル領域に反転層５８が形成され、そこからドレ
イン空乏層５９内に流れ込んだ電子の一部が、酸化膜の
ポテンシャルバリアーを超えるのに十分なエネルギーを
得て、浮遊ゲートに注入され、結果として浮遊ゲートは
負に帯電する。すなわち、二層ゲート部のしきい値は高
い方にシフトして、メモリが書き込まれた状態となる。

第３図（Ｃ）は、このメモリの「消去」動作を説明する
図である。制御ゲート電極を接地してドレインに高電圧
を印加すると、浮遊ゲート・ドレイン間に高い電界がか
かり、トンネル電流が流れて、電子は浮遊ゲートからド
レインへ放出される。この結果二層ゲート部のしきい値
は低い方にシフトして、メモリは消去された状態となる
。

以上説明したような従来のタイプのメモリにおいて、良
好な特性、すなわち、より速い書き込み特性、速い消去
特性、より多い繰り返し耐性を得るに必要なこととして
主として次の３つが上げられる。

１、制御ゲート・浮遊ゲート間の結合容量値と、浮遊ゲ
ート・ドレイン間の結合容量値の比が大きいこと。この
比が大きい程、書き込み時、消去時の浮遊ゲート・ドレ
イン間の電位差は大きくなるから、より速い書き込み、
より速い消去が可能となる。これを実現する方法の一つ
に、浮遊ゲート上の膜厚を薄くすることが考えられる。

２、浮遊ゲート・制御ゲート間の絶縁特性が良好である
こと。実現する一つの方法として、例えば、高温のドラ
イ０２雰囲気での熱酸化膜の形成が考えられる。

３、浮遊ゲート下のトンネル酸化膜の膜質が良好である
こと。

次に、従来のこのタイプのメモリの製造方法を説明する
。第４図（ａ）〜（ｅ）は、従来の製造方法の一例を説
明するための工程順に示した半導体チップの断面図であ
る。まず、第４図（ａ）に示すように、Ｐ型半導体基板
１０１の表面の一部に、通常の選択酸化により厚いフィ
ールド酸化膜１０２を形成し、次いでフィールド領域以
外の半導体基板に第一のゲート酸化膜（トンネル酸化膜
）３を形成する。次に、第４図（ｂ）に示すように、第
一の多結晶シリコン層を成長した後、周知のＰＲ（ホト
レジスト）技術、エツチング技術により、浮遊ゲート電
極１０４を所定の位置に形成し、次いで、浮遊ゲート電
極１０４で覆われていない部分の第一のゲート酸化膜１
０３を除去した後、浮遊ゲート電極１０４上並びに半導
体基板１０１上に１１００℃以上の高温のドライ０２雰
囲気で第二のゲート酸化膜１０５を形成する。次に、第
４図（ｃ）に示すように、第二の多結晶シリコン層を成
長した後周知のＰＲ技術、エツチング技術により、浮遊
ゲート上の一部、浮遊ゲートの片側の側面、半導体基板
の一部を第二ゲート酸化膜を介して覆うように制御ゲー
ト電極１０６を形成する。次に、第４図（ｄ）に示すよ
うに、浮遊ゲート及び制御ゲートをマスクとして、基板
にｎ型不純物を導入し、ｎ型ドレイン領域１０７．ｎ型
ソース領域１０８を形成する。最後に、第４図（ｅ）に
示すように、全面にリンガラス、シリコン酸化膜等の層
間絶縁膜１０９を形成した後、周知のＰＲ技術、並びに
エツチング技術により、ドレイン領域１０７上、ソース
領域１０８上、及び制御ゲート電極１０６上にコンタク
ト・ホールを形成し、次いでアルミニウム電極１１０を
形成することによりフラッシュＥＥＰＲＭを製造してい
た。

〔発明が解決しようとする課題〕

上述した従来の製造方法では、第４図（ｂ）に示すよう
に浮遊ゲート、制御ゲート間の第二ゲート酸化膜１０５
形成工程で良質な絶縁特性を得るために１０００℃以上
の高温で酸化を行うため、浮遊ゲート下の第一ゲート酸
化膜１０３の膜質が劣化して許容重荷通過量が低下して
しまい、結果としてメモリの特性が悪くなってしまうと
いう欠点がある。第一ゲート酸化膜１０３の膜質の劣化
を防ぐためには、第二ゲート酸化膜１０５の形成を９０
０℃程度の低温酸化で行えば良いが、その場合高温酸化
で形成した場合と比較して絶縁特性が著しく劣るため、
かなり厚い膜をつける必要がある。そのため、浮遊ゲー
ト・制御ゲート間の結合容量値が小さくなり、結果とし
て、メモリの書き込みスピード、消去スピードが低下し
てしまう欠点があった。

そこで、絶縁特性を保ちつつ、低温で形成する方法とし
て、第二ゲート絶縁膜を低温プロセスを用いたＯＮＯ構
造（酸化膜・窒化膜・酸化膜）にするという方法が考え
られている。第５図はその半導体チップの断面図を示し
たものである。ここで、１１１は第一ゲート酸化膜、１
１２は浮遊ゲート電極、１１３は酸化膜、１１４は窒化
膜、１１５は酸化膜、１１６は制御ゲート電極である。

酸化膜１１３．酸化膜１１４及び酸化膜１１５はいずれ
も９００℃程度の低温で形成されている。

したがって、酸化膜１１１の劣化が防止される。

また、酸化膜より誘電率の高い窒化膜をゲート絶縁膜と
して用いるため浮遊ゲート・制御ゲート間の結合容量値
の低下も防止することができる。ところが、第二ゲート
絶縁膜をＯＮＯ構造とすると一層ゲートトランジスタ部
１１７のＯＮＯ膜の窒化膜中に電荷がトラップされてし
まい、その電荷分だけメモリのしきい値が変化してしま
い、結果としてメモリの信頼性を損なってしまう欠点が
あった。以上述べたように、従来の制御方法では、良好
な特性をもつメモリを得ることは困難であった。

本発明の目的は、高温プロセスを用いることなく、１−
かもメモリのしきい値変動を防止して良好な特性をもつ
ことが可能な不揮発性半導体記憶装置の製造方法を提供
することにある。

〔課題を解決するための手段〕

本発明の不揮発性半導体装置の製造方法は一導電型の半
導体基板上に第一のゲート酸化膜を形成する工程と、前
記第一のゲート酸化膜上に多結晶シリコンでなる浮遊ゲ
ート電極とシリコン酸化膜およびシリコン窒化膜を有す
る第二のゲート絶縁膜とを形成する工程と、前記浮遊ゲ
ート電極の側面に前記第二のゲート絶縁膜をマスクとし
てシリコン酸化膜を形成する工程と、前記浮遊ゲート電
極の一部から前記半導体基板にかけて制御ゲート電極を
形成する工程と、前記制御ゲート電極及び前記浮遊ゲー
ト電極をマスクとしてドレイン領域及びソース領域を形
成する工程とを含んで構成される。

〔実施例〕

次に、本発明の製造方法を、図面を参照して説明する。

第１図（ａ）〜（ｈ）は、本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図である
。先ず、第１図（ａ）に示す様に、Ｐ型半導体（シリコ
ン）基板１の表面の一部に、通常の選択酸化により、厚
いフィールドシリコン酸化２を形成し、次いでフィルド
領域以外の半導体基板上に熱酸化法等により、厚さ５０
〜３００人の第一のゲートシリコン酸化膜３を形成する
。次に、第１図（ｂ）に示す様に、第一の多結晶シリコ
ン層４を気相成長法により形成し、次いでその表面に第
一のゲート酸化膜が劣化しない温度、例えば９００℃で
熱酸化することにより、厚さ５０〜３００人のシリコン
酸化膜５を形成し、さらにその上に厚さ１００〜５００
人のシリコン窒化膜６を気相成長法により形成する。次
に、第１図（ｃ）に示す様に周知のＰＲ技術により、所
定の位置にホトレジストアを形成し、これをマスクとし
て、窒化膜６゜酸化膜５．多結晶シリコン４を順次エツ
チング除去し、浮遊ゲート電極８．第二のゲート酸化膜
９、ゲート窒化膜１０を形成する。次に、第１図（ｄ）
に示す様に、ホトレジストアを除去した後、例えば、ス
チーム雰囲気で９００℃、３０分程度の酸化を行い、浮
遊ゲート電極８の側面に十分な絶縁性を得るため、厚い
側面シリコン酸化膜１１を形成する。浮遊ゲート電極８
上は、窒化膜があるため、酸化はほとんど進まない。な
おこの時、半導体基板上にもある程度の厚さの酸化膜１
２が形成されるが、側面酸化膜１１と厚さを比較すると
、半分以下である。これは、多結晶シリコン表面の酸化
速度が単結晶シリコン表面の酸化速度より速いためであ
る。また、図示はしていないが、ゲート酸化膜１０上に
も薄い熱酸化膜が形成される。次に、第１図（ｅ）に示
す様に、半導体基板上の酸化膜１２を、例えばバッフア
ートぶつ酸を用いたウェット・エツチングにより除去し
た後、熱酸化法により、新たに第三のゲート酸化膜１３
を形成し、次いで全面に第二の多結晶シリコン層１４を
気相成長法により形成する。次に、第１図（「）に示す
様に、周知のＰＲ技術により所定の位置にホトレジス）
１５を形成し、これをマスクとして多結晶シリコン１４
をエツチング除去し、浮遊ゲート上の一部、浮遊ゲート
の片側の側面、半導体基板上の一部を絶縁膜を介して覆
うように、制御ゲート電極１６を形成する。次に、第１
図（ｇ）に示す様に、ホトレジスト１５を除去した後、
浮遊ゲート電極１１及び制御ゲート電極１６をマスクと
して、半導体基板にｎ型不純物、例えばリン或はヒ素を
、イオン注入または拡散により導入し、次いで適度な熱
処理を行うことにより、ｎ型ドレイン領域１７．ｎ型ソ
ース領域１８を形成する。最後に、第１図（ｈ）に示す
様に、基板全面にリンガラス、シリコン酸化膜等の層間
絶縁膜１９を形成した後、周知のＰＲ技術並びにエツチ
ング技術により、ドレイン領域１７上、ソース領域１８
上、制御ゲート電極１６上にコンタクト・ホールを形成
し、次いで、アルミニウム電極２０を形成することによ
り不揮発性半導体記憶装置を製造する。

以上説明したように本実施例では、浮遊ゲート側面に、
第一のゲート絶縁膜が劣化しない低温で、絶縁特性が十
分な厚さの酸化膜を形成し、浮遊ゲート上面には浮遊ゲ
ート・制御ゲート間の結合容量値の高い酸化膜、窒化膜
の多層構造を形成するため、制御ゲート電極・浮遊ゲー
ト間の絶縁特性が良好で、かつ浮遊ゲート・制御ゲート
間の結合容量値も従来とほぼ同じに得られる効果を有す
る。しかも、窒化膜中の電荷のトラ、プによるしきい値
変動も防止される。

第２図は本発明の第二の実施例を説明するための一工程
を示した半導体チップの断面図である。

同図に示すように、制御ゲート電極を形成するまでは、
第一の実施例の第１図（「）までに示した工程と同じで
ある。次いで、後にドレインとなるべき領域に、比較的
低ドーズ、例えば１０１３〜１０”ｃｍ−２のリンを注
入法により導入して、比較的濃度の低い、例えば１０１
７〜１０１９０−３のｎ型領域２１を形成した後、比較
的高いドーズ、例えば１ｏ１８〜１０　”ｃｍ−”のヒ
素をイオン注入法により導入して、比較的濃度の高い例
えば１０２０〜１０”ｃｍ−”のドレイン領域２２．ソ
ース領域２３を形成する。この後の工程も第一の実施例
と同様に行うことにより不揮発性半導体記憶装置を製造
する。この実施例では、ドレイン側がＤＤＤ（Ｄｏｕｂ
ｌｅ　Ｄｉｆｆｕｓｅｄｆ）ｒａｉｎ）　ｗ造であるの
で、ブレークダウン電圧が第一の実施例に比べて高く、
消去時にドレインにより高電圧を印加できるので、消去
時間が短くて済むという利点がある。

〔発明の効果〕

以上説明したように、本発明は多結晶シリコン層、酸化
膜及び窒化膜の三層からなる浮遊ゲート電極を形成した
後、浮遊ゲートの側面に、低温で厚い酸化膜を形成し、
更に基板上にゲート酸化膜を除去し、そこに新たに第二
のゲート酸化膜を形成した後、一部が浮遊ゲート電極と
重なり基板上に延在する制御ゲート電極を形成すること
により、１０００℃以上の高温プロセスを使うことなく
、メモリを製造できるため、従来の製法で形成したメモ
リと比較して浮遊ゲート電極下のゲート酸化膜の膜質が
良好で、かつ制御ゲート電極・浮遊ゲート間の絶縁特性
が良好で、浮遊ゲート・制御ゲート間の結合容量値も従
来とほぼ同程度であるメモリすなわち、良好な書込消去
特性、繰り返し耐性を備えた不揮発性半導体記憶装置を
製造することが可能となる。

【図面の簡単な説明】

第１図（ａ）ないしくｈ）は、本発明の第１の実施例を
説明するための工程順に示した半導体チップの断面図、
第２図は本発明の第二の実施例を説明するための一工程
を示した断面図、第３図（ａ）ないしくｃ）は、従来の
メモリの書き込み消去動作を説明するための半導体チッ
プの断面図、第４図（ａ）ないしくｅ）は、従来の製造
方法の一例を説明するための工程順に示した半導体チッ
プの断面図、第５図は従来例の一例を示す半導体チップ
の断面図である。 １、５１．１０１・・・・・・Ｐ型半導体基板、２，１
０２・・・・・・フィルド酸化膜、３，５４，１０３，
１１１・・・・・・第一のゲート酸化膜、４・・・・・
・第一の多結晶シリコン層、５，１２，１１３，１１５
・・・・・・酸化膜、６．１１４・・・・・・窒化膜、
７．１５・・・・・・フォトレジスト、８，５５，１０
４，１１２・・・・・・浮遊ゲート電極、９、５６．１
０５・・・・・・第二のゲート酸化膜、１０・・・・・
・ゲート窒化膜、１１・・・・・・側面酸化膜、１３・
・・・・・第三のゲート酸化膜、１４・・・・・・第二
の多結晶シリコン層、１６，５７，１０６，１１６・・
・・・・制御ゲート電極、１７，５２，１０７・・・・
・・ドレイン領域、１８．５３，１０８・・・・・・ソ
ース領域、１９，１０９・・・・・・層間絶縁膜、２０
，１１０・・・・・・アルミ電極、５９・・・・・・ド
レイン空乏層、１１７・・・・・・−層ゲートトランジ
スタ部、２１・・・・・・濃度の低いｎ型領域。 代理人　弁理士　内　原　　　晋 ！、ｆ７ｚｈレジ゛ヌド 第 ｆ区 ａ％＝ありうＦ西非４ζ周艶とＦ油ＩＪ５Ｆ＋し安→ｄ
Ｌ−ｙ多沌晶うッコン１２ 粥ｔｌＺＪ 淳７図 ｌ４ｌ 躬づ区 ｌ１ｌ）　７ｔｌｙミレ戎 〜ノ １４区

Claims (1)

【特許請求の範囲】
1. 一導電型の半導体基板上に第一のゲート酸化膜を形成す
   る工程と、前記第一のゲート酸化膜上に多結晶シリコン
   でなる浮遊ゲート電極とシリコン酸化膜およびシリコン
   窒化膜を有する第二のゲート絶縁膜とを形成する工程と
   、前記浮遊ゲート電極の側面に前記第二のゲート絶縁膜
   をマスクとしてシリコン酸化膜を形成する工程と、前記
   浮遊ゲート電極の一部から前記半導体基板上にかけて制
   御ゲート電極を形成する工程と、前記制御ゲート電極及
   び前記浮遊ゲート電極をマスクとしてドレイン領域及び
   ソース領域を形成する工程とを含むことを特徴とする不
   揮発性半導体記憶装置の製造方法。