JP3605994B2

JP3605994B2 - ２層ゲート型半導体記憶装置の製造方法

Info

Publication number: JP3605994B2
Application number: JP07224397A
Authority: JP
Inventors: 靖士田中; 要加世田; 晃黒柳
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1997-03-25
Filing date: 1997-03-25
Publication date: 2004-12-22
Anticipated expiration: 2017-03-25
Also published as: JPH10270576A

Description

【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートとコントロールゲートの２層ゲート電極を有する不揮発性の半導体記憶装置の製造方法に関し、特にＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等に適用して好適である。
【０００２】
【従来の技術】
電気的な書き込みが可能な不揮発性メモリとして、ＥＰＲＯＭが知られている。このＥＰＲＯＭのフローティングゲートとコントロールゲートの間における層間絶縁膜として、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の３層構造を有するいわゆるＯＮＯ膜を用いるものがある。
【０００３】
このＯＮＯ膜を用いると、多結晶シリコンからなるフローティングゲートとコントロールゲートの２層ゲート間容量を大きくすると同時に低リーク、高耐圧にできるという利点がある。
しかし、その反面多数のキャリア捕獲準位をシリコン窒化膜とシリコン酸化膜との界面あるいはシリコン窒化膜中に有しているため、フローティングゲートへの書き込み後において、そのキャリア捕獲準位にトラップされたキャリアが熱拡散等して窒化膜中を移動してしまう。このため、しきい値変動（Ｖｔシフト）が起こって初期的な電荷保持率の低下が発生するという問題がある（Ｐａｎｅｔａｌ．，”ＡＳｃａｌｉｎｇＭｅｔｈｏｄｏｌｏｇｙｆｏｒＯｘｉｄｅ−Ｎｉｔｒｉｄｅ−ＯｘｉｄｅｉｎｔｅｒｐｏｌｙＤｉｅｌｅｃｔｒｉｃｆｏｒＥＰＲＯＭＡｐｐｌｉｃａｔｉｏｎｓ” ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＣＴＲＯＮＤＥＶＩＣＥＳＶＯＬ．１７，Ｎｏ．６，Ｊｕｎｅ１９９０参照）。
【０００４】
この問題を解決するものとして、シリコン窒化膜を薄くすることによってキャリアの移動量を少なくする方法がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、高耐圧を確保するためには、絶縁膜を所定の膜厚にする必要があるため、シリコン窒化膜以外のシリコン酸化膜の膜厚を厚くしなければならないが、比誘電率の小さいシリコン酸化膜を厚くすると総合的なゲート間容量が小さくなってしまうという問題が生じる。
【０００６】
本発明は上記問題に鑑みたもので、ゲート間容量を小さくせずに、キャリア捕獲準位にトラップされたキャリアの移動による初期的な電荷保持率の低下を抑制することを目的とする。
【０００７】
【課題を解決するための手段】
本発明は上記問題を解決するために以下の手段を採用する。請求項１に記載の発明においては、２層ゲート型半導体記憶装置の製造方法において、シリコン窒化膜（５）と第１、第２のシリコン酸化膜（４、６）との界面あるいはシリコン窒化膜（５）内のキャリア捕獲準位にトラップされるキャリアを低減するための第１のアニール処理を施す工程と、基板（１）界面における界面準位密度を低減させるための第２のアニール処理を施す工程とを有し、パッシベーション膜（１５）を形成した後に、第２のアニール処理を施し、その後、ウェハを恒温槽にて第２のアニール処理よりも低温かつ長時間で第１のアニール処理を施すことを特徴とする。
【０００８】
このように、第１のアニール処理を施すことにより、ＯＮＯ膜（２０）におけるシリコン窒化膜（５）中あるいはシリコン窒化膜（５）と第１、第２のシリコン酸化膜（４、６）の界面における多数のキャリア捕獲準位を減少させることができるため、フローティングゲート（８）への書き込み時等において上記キャリア捕獲準位にトラップされるキャリアを減らすこと、及び上記書き込み後の熱拡散等によってシリコン窒化膜（５）中を移動するキャリアを少なくすることができる。
【０００９】
これにより、フローティングゲート（８）への書き込み後の初期的な電荷保持率の低下を減らすことができる。
【００１０】
また、請求項２に示すように第１のアニール処理の温度は１７５℃〜３２５℃の温度範囲の値に設定することができ、例えば請求項３に示すように処理温度を２５０℃、処理時間を５０時間に設定することができる。
【００１１】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
本発明の一実施形態における２層ゲート型の不揮発性半導体装置の製造方法をＥＰＲＯＭに適用した場合について、図１に示すＥＰＲＯＭの製造工程図に基づき説明する。
【００１２】
〔図１（ａ）に示す工程〕
まず、Ｐ型シリコン基板１上にＬＯＣＯＳ膜（図示しない）を形成して素子分離を行い、素子形成領域表面にゲート酸化膜２を形成する。そして、このゲート酸化膜２上に第１のポリシリコン層３を形成した後、この第１のポリシリコン層３上にリンをデポジションして、リンイオンを第１のポリシリコン層３内に熱拡散させる。その後、図示しないがフローティングゲート形成のためのフォトリソグラフィ・エッチングを行う。
【００１３】
次に、熱酸化により第１のポリシリコン層３の上面にシリコン酸化膜４を形成する。そして、ＬＰ炉でシリコン酸化膜（第１の絶縁膜）４上にシリコン窒化膜５をデポジションする。この後、熱酸化によりシリコン窒化膜５上にシリコン酸化膜（第２の絶縁膜）６を形成する。これらによってＯＮＯ膜（層間絶縁膜）２０が形成される。
【００１４】
続いて、ＯＮＯ膜２０上に第２のポリシリコン膜７を形成し、上記した第１のポリシリコン層３と同様の工程によって第２のポリシリコン層７内にリンイオンを熱拡散させる。
〔図１（ｂ）に示す工程〕
その後、フォトリソグラフィ・エッチングによって第１、第２のポリシリコン層３、７及びＯＮＯ膜２０をパターニングしてフローティングゲート８及びコントロールゲート９を形成し、さらに熱酸化によりフローティングゲート８、ＯＮＯ膜２０及びコントロールゲート９の周囲にシリコン酸化膜１０を形成する。
【００１５】
〔図１（ｃ）に示す工程〕
熱酸化膜１０やフローティングゲート８及びコントロールゲート９をマスクにしてＮ型不純物のイオン注入を行い、ソース１１、ドレイン１２を形成する。なお、図示しないが、このソース１１、ドレイン１２形成以前に比較的低濃度のイオン注入を行うことによって電界緩和層を形成することもできる。
【００１６】
〔図１（ｄ）に示す工程〕
ウェハ全面にＢＰＳＧ等からなる層間絶縁膜１３を形成して、この層間絶縁膜にソース１１、ドレイン１２及びコントロールゲート９における外部引き出し電極用のコンタクトホールを開口する。
〔図１（ｅ）に示す工程〕
金属配線材料としてＡｌを主成分とするＡｌ合金膜を堆積して電気配線１４をパターンニング形成し、プラズマＣＶＤ法により窒化膜をウェハ全面に堆積することによりパッシベーション膜１５を形成する。
【００１７】
この後、第２のアニール処理として、ウェハを４５０℃で数十分間（例えば、略３０分間）程度の加熱処理を施し、Ｐ型シリコン基板１界面における界面準位（密度）を低減させる。
そして、ウェハを恒温槽に搬送し、この恒温槽内にて第１のアニール処理として、第２のアニール処理における温度よりも低温で長時間となる熱処理、具体的には１７５℃〜３２５℃（例えば、略２５０℃）の温度で約５０時間の熱処理を施す。この第１のアニール処理により、ＯＮＯ膜２０におけるシリコン窒化膜５中やシリコン窒化膜５とシリコン酸化膜４、６との界面における多数のキャリア捕獲準位を低減することができる。
【００１８】
次に、上記第１のアニール処理を施した場合と、この処理を施していない場合における放置時間−電荷保持特性の比較図を図２に示す。なお、電荷保持率は数式１によって表され、ウェハ内の５箇所におけるＥＰＲＯＭの電圧（Ｖｔ（ｔ））を測定し、数式１を用いて電荷保持率を求めたものをプロットしたものである。但し、上記５箇所のＥＰＲＯＭにおける電荷保持率には図に示すように幅があるため、これらの平均値をプロットしている。
【００１９】
【数１】
電荷保持率（％）＝Ｖｔ（ｔ）／Ｖｔ０×１００
図２から明らかなように、書き込み後における電荷保持率は、放置時間初期において急速に低下しているが、第１のアニール処理を施した場合のほうがその低下が小さい。つまり、これはＯＮＯ膜２０におけるシリコン窒化膜５中やシリコン窒化膜５とシリコン酸化膜４、６との界面における多数のキャリア捕獲準位が減少しているためである。
【００２０】
また、図２に示されるように、電荷保持率はフローティングゲート８への書き込み後、放置時間初期において急速に低下した後、一般にみられる電荷保持特性を示している。シリコン窒化膜５中のキャリア移動による電荷保持率の初期低下分を図中の点線に示すように外挿して電荷保持率１００％からの減少分で定義すると、書き込み後放置時間初期の電荷保持率を調べてみると、第１のアニール処理を施したものは約９７．０％となり、前記処理を施さないものは約９５．８％となっている。
【００２１】
さらに、電荷保持寿命をみてみると、例えば電荷保持率が９５％まで低下する時間は、第１のアニール処理を施していないものは約５５時間であるのに対し、前記処理を施したものは約１１０時間である。つまり、電荷保持寿命が約２倍以上に延びているといえる。
このように、第１のアニール処理を施すことにより、ＯＮＯ膜２０におけるシリコン窒化膜５中やシリコン窒化膜５とシリコン酸化膜４、６との界面における多数のキャリア捕獲準位を減少させることができるため、フローティングゲート８への書き込み時等において上記キャリア捕獲準位にトラップされるキャリアを減らすこと、及び上記書き込み時後の熱拡散等によってシリコン窒化膜５中を移動するキャリアを少なくすることができる。
【００２２】
これにより、Ｖｔシフト量を少なくすることができ、すなわちフローティングゲート８への書き込み後の初期的な電荷保持率の低下を減らすことができる。
なお、第２のアニール処理の後に第１のアニール処理を行っているが、第２のアニール処理の前に第１のアニール処理を行ってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるＥＰＲＯＭの製造方法を示す工程図である。
【図２】図１に示される方法により製造されたＥＰＲＯＭの電荷保持率特性図である。
【符号の説明】
１…Ｐ型シリコン基板、２…ゲート酸化膜、４、６…シリコン酸化膜、
５…シリコン窒化膜、１１…ソース、１２…ドレイン、１３…層間絶縁膜、
１４…電気配線、１５…パッシベーション膜。

Claims

基板（１）上にゲート絶縁膜（２）を介してフローティングゲート（８）を形成し、このフローティングゲート（８）の上に第１のシリコン酸化膜（４）、シリコン窒化膜（５）及び第２のシリコン酸化膜（６）を順に積層したＯＮＯ膜（２０）を形成し、このＯＮＯ膜（２０）上にコントロールゲート（９）を形成し、ウェハ全面にパッシベーション膜（１５）を形成する２層ゲート型半導体記憶装置の製造方法において、
前記シリコン窒化膜（５）と前記第１、第２のシリコン酸化膜（４、６）との界面あるいは前記シリコン窒化膜（５）内のキャリア捕獲準位にトラップされるキャリアを低減するための第１のアニール処理を施す工程と、前記基板（１）界面における界面準位密度を低減させるための第２のアニール処理を施す工程とを有し、
前記パッシベーション膜（１５）を形成した後に、前記第２のアニール処理を施し、その後、前記ウェハを恒温槽にて前記第２のアニール処理よりも低温かつ長時間で前記第１のアニール処理を施すことを特徴とする２層ゲート型半導体記憶装置の製造方法。
前記第１のアニール処理の温度は１７５℃〜３２５℃の温度範囲の値に設定されていることを特徴とする請求項１に記載の２層ゲート型半導体記憶装置の製造方法。
前記第１のアニール処理において、熱処理温度は２５０℃であり、熱処理時間は５０時間に設定されていることを特徴とする請求項１に記載の２層ゲート型半導体記憶装置の製造方法。