JP3259349B2 - 不揮発性半導体装置及びその製造方法 - Google Patents
不揮発性半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【産業上の利用分野】本発明は、フローティングゲート
を有する構造の不揮発性半導体装置およびその製造方法
に係わり、さらに詳しくは、チャージリテンションの向
上を図ることが可能な不揮発性半導体装置およびその製
造方法に関する。
を有する構造の不揮発性半導体装置およびその製造方法
に係わり、さらに詳しくは、チャージリテンションの向
上を図ることが可能な不揮発性半導体装置およびその製
造方法に関する。
【０００２】
【従来の技術】フローティングゲートとコントロールゲ
ートとを有するＥＰＲＯＭあるいはＥ2 ＰＲＯＭのよう
な不揮発性メモリなどの半導体装置では、フローティン
グゲートに対して電荷（一般には、電子）が保持される
ことにより、データの書き込み後に電源を落としてもデ
ータが消えないことが特徴である。ところが、フローテ
ィングゲートに対して注入される電子は、熱放出モデル
に従い、除々にコントロールゲートや半導体基板側に抜
けていく。そこで、フローティングゲートに注入される
電子のリークを防止してチャージリテンション（Charge
Retention)を向上させるために、フローティングゲー
トとコントロールゲートとの間に積層される中間絶縁層
を、絶縁性および成膜性に優れたＯＮＯ膜（ＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 ）で構成するなどの工夫が成されてい
る。中間絶縁層を通してのリークは、中間絶縁層をＯＮ
Ｏ膜などで構成することにより低減することができる
が、フローティングゲートの側部からのリークが問題と
なっている。これを防止するために、フローティングゲ
ートおよびコントロールゲートの側壁を側壁絶縁膜（サ
イドウォール）で覆うことがある。フローティングゲー
トに注入された電荷がコントロールゲートの方向にリー
クしないようにするためである。
ートとを有するＥＰＲＯＭあるいはＥ2 ＰＲＯＭのよう
な不揮発性メモリなどの半導体装置では、フローティン
グゲートに対して電荷（一般には、電子）が保持される
ことにより、データの書き込み後に電源を落としてもデ
ータが消えないことが特徴である。ところが、フローテ
ィングゲートに対して注入される電子は、熱放出モデル
に従い、除々にコントロールゲートや半導体基板側に抜
けていく。そこで、フローティングゲートに注入される
電子のリークを防止してチャージリテンション（Charge
Retention)を向上させるために、フローティングゲー
トとコントロールゲートとの間に積層される中間絶縁層
を、絶縁性および成膜性に優れたＯＮＯ膜（ＳｉＯ2 ／
ＳｉＮ／ＳｉＯ2 ）で構成するなどの工夫が成されてい
る。中間絶縁層を通してのリークは、中間絶縁層をＯＮ
Ｏ膜などで構成することにより低減することができる
が、フローティングゲートの側部からのリークが問題と
なっている。これを防止するために、フローティングゲ
ートおよびコントロールゲートの側壁を側壁絶縁膜（サ
イドウォール）で覆うことがある。フローティングゲー
トに注入された電荷がコントロールゲートの方向にリー
クしないようにするためである。
【０００３】従来の技術では、このサイドウォールは、
次のようにして製造される。すなわち、半導体基板上
に、フローティングゲートおよびコントロールゲートを
所定パターンで形成した後、半導体基板の表面に、ＣＶ
Ｄ法により酸化シリコン膜を成膜する。次に、この酸化
シリコン膜の異方性エッチングを行い、フローティング
ゲートおよびコントロールゲートの側部に酸化シリコン
で構成されるサイドウォールを形成する。
次のようにして製造される。すなわち、半導体基板上
に、フローティングゲートおよびコントロールゲートを
所定パターンで形成した後、半導体基板の表面に、ＣＶ
Ｄ法により酸化シリコン膜を成膜する。次に、この酸化
シリコン膜の異方性エッチングを行い、フローティング
ゲートおよびコントロールゲートの側部に酸化シリコン
で構成されるサイドウォールを形成する。
【０００４】
【発明が解決しようとする課題】ところが、このような
従来構造の不揮発性半導体装置の高温放置試験を行った
ところ、依然としてフローティングゲートからのチャー
ジリークが生じていることが本発明者らによって確認さ
れた。このチャージリークは、不揮発性メモリの場合
に、データ保持率の低下を意味し、これが悪化すると、
デバイスの不良となる。このため、フローティングゲー
トからのチャージリークを最小限にするサイドウォール
の材質および構造が求められていた。
従来構造の不揮発性半導体装置の高温放置試験を行った
ところ、依然としてフローティングゲートからのチャー
ジリークが生じていることが本発明者らによって確認さ
れた。このチャージリークは、不揮発性メモリの場合
に、データ保持率の低下を意味し、これが悪化すると、
デバイスの不良となる。このため、フローティングゲー
トからのチャージリークを最小限にするサイドウォール
の材質および構造が求められていた。
【０００５】本発明は、このような実状に鑑みてなさ
れ、高温放置状態などの悪条件下でも、チャージリテン
ションの向上を図り、データ保持特性の向上を図ること
ができる不揮発性半導体装置を提供することを第１の目
的とし、その不揮発性半導体装置を容易かつ単純な製造
プロセスにより製造することが可能な不揮発性半導体装
置の製造方法を提供することを第２の目的とする。
れ、高温放置状態などの悪条件下でも、チャージリテン
ションの向上を図り、データ保持特性の向上を図ること
ができる不揮発性半導体装置を提供することを第１の目
的とし、その不揮発性半導体装置を容易かつ単純な製造
プロセスにより製造することが可能な不揮発性半導体装
置の製造方法を提供することを第２の目的とする。
【０００６】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の不揮発性半導体装置は、フローティ
ングゲートの上にコントロールゲートが中間絶縁層を介
して積層してあり、上記フローティングゲートおよびコ
ントロールゲートの側部にサイドウォールが形成してあ
る不揮発性半導体装置において、フローティングゲート
およびコントロールゲートの側部に、リンがドープして
ある領域を有し、このサイドウォールとフローティング
ゲートおよびコントロールゲートとの界面でリンの濃度
が高いことを特徴とする。上記サイドウォール内におけ
るフローティングゲートおよびコントロールゲートとの
界面側に、リン含有膜が積層してあることが好ましい。
リン含有膜の外側には、たとえば窒化シリコン膜などの
酸化阻止膜が積層してあることが好ましい。
るために、本発明の不揮発性半導体装置は、フローティ
ングゲートの上にコントロールゲートが中間絶縁層を介
して積層してあり、上記フローティングゲートおよびコ
ントロールゲートの側部にサイドウォールが形成してあ
る不揮発性半導体装置において、フローティングゲート
およびコントロールゲートの側部に、リンがドープして
ある領域を有し、このサイドウォールとフローティング
ゲートおよびコントロールゲートとの界面でリンの濃度
が高いことを特徴とする。上記サイドウォール内におけ
るフローティングゲートおよびコントロールゲートとの
界面側に、リン含有膜が積層してあることが好ましい。
リン含有膜の外側には、たとえば窒化シリコン膜などの
酸化阻止膜が積層してあることが好ましい。
【０００７】また、上記第２の目的を達成するために、
本発明の不揮発性半導体装置の製造方法は、半導体基板
上に、ゲート絶縁層、フローティングゲート、中間絶縁
層、およびコントロールゲートを形成した後、半導体基
板の表面に、リンがドープしてあるサイドウォール形成
用膜を、フローティングゲートおよびコントロールゲー
トの側部との界面でリンの濃度が高くなるようにＣＶＤ
法で形成し、このサイドウォール形成用膜を異方性エッ
チングすることにより、フローティングゲートおよびコ
ントロールゲートの側部に、リンがドープしてあるサイ
ドウォールを形成することを特徴とする。本発明の別の
観点に係る不揮発性半導体装置の製造方法は、半導体基
板上に、ゲート絶縁層、フローティングゲート、中間絶
縁層、およびコントロールゲートを形成した後、半導体
基板の表面に、リンがドープしてあるリンドープ膜を最
下層に有する多層膜のサイドウォール形成用膜を成膜
し、このサイドウォール形成用膜を異方性エッチングす
ることにより、フローティングゲートおよびコントロー
ルゲートの側部に、リン含有膜を内側に含むサイドウォ
ールを形成することを特徴とする。本発明のさらに別の
観点による不揮発性半導体装置の製造方法は、半導体基
板上に、ゲート絶縁層、フローティングゲート、中間絶
縁層、およびコントロールゲートを形成した後、斜めイ
オン注入法またはリンプレデポジション法により、フロ
ーティングゲートおよびコントロールゲートの側部また
はサイドウォールにリンをドープすることを特徴とす
る。
本発明の不揮発性半導体装置の製造方法は、半導体基板
上に、ゲート絶縁層、フローティングゲート、中間絶縁
層、およびコントロールゲートを形成した後、半導体基
板の表面に、リンがドープしてあるサイドウォール形成
用膜を、フローティングゲートおよびコントロールゲー
トの側部との界面でリンの濃度が高くなるようにＣＶＤ
法で形成し、このサイドウォール形成用膜を異方性エッ
チングすることにより、フローティングゲートおよびコ
ントロールゲートの側部に、リンがドープしてあるサイ
ドウォールを形成することを特徴とする。本発明の別の
観点に係る不揮発性半導体装置の製造方法は、半導体基
板上に、ゲート絶縁層、フローティングゲート、中間絶
縁層、およびコントロールゲートを形成した後、半導体
基板の表面に、リンがドープしてあるリンドープ膜を最
下層に有する多層膜のサイドウォール形成用膜を成膜
し、このサイドウォール形成用膜を異方性エッチングす
ることにより、フローティングゲートおよびコントロー
ルゲートの側部に、リン含有膜を内側に含むサイドウォ
ールを形成することを特徴とする。本発明のさらに別の
観点による不揮発性半導体装置の製造方法は、半導体基
板上に、ゲート絶縁層、フローティングゲート、中間絶
縁層、およびコントロールゲートを形成した後、斜めイ
オン注入法またはリンプレデポジション法により、フロ
ーティングゲートおよびコントロールゲートの側部また
はサイドウォールにリンをドープすることを特徴とす
る。
【０００８】
【作用】本発明者らは、不揮発性半導体装置のチャージ
リテンションを向上させるための手段について鋭意検討
した結果、リンがドープしてある領域をフローティング
ゲートおよびコントロールゲートの側部に形成すること
で、特にフローティングゲートの側部からのチャージリ
ークを大幅に減少させ、チャージリテンションを大幅に
向上させることを見い出した。リンを含む薄膜がフロー
ティングゲートの側部に接することでチャージリークを
減少させるメカニズムについては必ずしも明らかではな
いが、リン含有膜がＮａ+ などの汚染をブロックするこ
と、フローティングゲートとコントロールゲートとの間
でのＮａ+ の移動を防止すること、および絶縁膜として
の抵抗が高いことなどの理由に起因するのではないかと
考えられている。本発明は、このような新たな知見に基
づきなされ、何らかの手段により、フローティングゲー
トおよびコントロールゲートの側部に、リンがドープし
てある領域を形成してあることを特徴とする。実験によ
れば、３００℃程度の高温放置試験では、所定時間経過
後の従来の不揮発性半導体装置のデータ保持特性が、約
４０％程度であったのに対し、同じ条件下の本発明の不
揮発性半導体装置では、約８０％程度に向上させること
ができることが確認された。特に、サイドウォール中の
リン含有膜の外側に、窒化シリコン膜などの酸化阻止膜
を形成することで、リン含有膜からのリンの熱拡散が防
止され、リン含有膜中のリンの濃度を高い状態に維持す
ることが可能になり、チャージリテンションの効果が増
大する。
リテンションを向上させるための手段について鋭意検討
した結果、リンがドープしてある領域をフローティング
ゲートおよびコントロールゲートの側部に形成すること
で、特にフローティングゲートの側部からのチャージリ
ークを大幅に減少させ、チャージリテンションを大幅に
向上させることを見い出した。リンを含む薄膜がフロー
ティングゲートの側部に接することでチャージリークを
減少させるメカニズムについては必ずしも明らかではな
いが、リン含有膜がＮａ+ などの汚染をブロックするこ
と、フローティングゲートとコントロールゲートとの間
でのＮａ+ の移動を防止すること、および絶縁膜として
の抵抗が高いことなどの理由に起因するのではないかと
考えられている。本発明は、このような新たな知見に基
づきなされ、何らかの手段により、フローティングゲー
トおよびコントロールゲートの側部に、リンがドープし
てある領域を形成してあることを特徴とする。実験によ
れば、３００℃程度の高温放置試験では、所定時間経過
後の従来の不揮発性半導体装置のデータ保持特性が、約
４０％程度であったのに対し、同じ条件下の本発明の不
揮発性半導体装置では、約８０％程度に向上させること
ができることが確認された。特に、サイドウォール中の
リン含有膜の外側に、窒化シリコン膜などの酸化阻止膜
を形成することで、リン含有膜からのリンの熱拡散が防
止され、リン含有膜中のリンの濃度を高い状態に維持す
ることが可能になり、チャージリテンションの効果が増
大する。
【０００９】
【実施例】以下、本発明の一実施例に係る不揮発性半導
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＥＰＲＯＭの要部断面図、
図２は同実施例のＥＰＲＯＭの平面図、図３は同実施例
のＥＰＲＯＭの製造工程を示し図２のＩ−Ｉ線方向から
見た要部概略断面図、図４は同実施例のＥＰＲＯＭの製
造工程を示し図２のＩＶ−ＩＶ線方向から見た要部概略
断面図、図５は同実施例のＥＰＲＯＭの作用を示す要部
概略断面図、図６は本発明の他の実施例に係るＥＰＲＯ
Ｍの要部概略断面図、図７は本発明のさらにその他の実
施例に係るＥＰＲＯＭの要部概略断面図、図８は図７に
示す実施例のＥＰＲＯＭの製造過程を示す要部概略断面
図、図９は本発明のさらにその他の実施例に係るＥＰＲ
ＯＭの要部概略断面図、図１０は同実施例のＥＰＲＯＭ
の製造過程の一部を示す要部概略断面図である。
体装置について、図面を参照しつつ詳細に説明する。図
１は本発明の一実施例に係るＥＰＲＯＭの要部断面図、
図２は同実施例のＥＰＲＯＭの平面図、図３は同実施例
のＥＰＲＯＭの製造工程を示し図２のＩ−Ｉ線方向から
見た要部概略断面図、図４は同実施例のＥＰＲＯＭの製
造工程を示し図２のＩＶ−ＩＶ線方向から見た要部概略
断面図、図５は同実施例のＥＰＲＯＭの作用を示す要部
概略断面図、図６は本発明の他の実施例に係るＥＰＲＯ
Ｍの要部概略断面図、図７は本発明のさらにその他の実
施例に係るＥＰＲＯＭの要部概略断面図、図８は図７に
示す実施例のＥＰＲＯＭの製造過程を示す要部概略断面
図、図９は本発明のさらにその他の実施例に係るＥＰＲ
ＯＭの要部概略断面図、図１０は同実施例のＥＰＲＯＭ
の製造過程の一部を示す要部概略断面図である。
【００１０】図１，２に示すように、本実施例の不揮発
性半導体装置はＥＰＲＯＭ２０であり、たとえばシリコ
ン製半導体基板２の表面に、選択酸化素子分離領域（Ｌ
ＯＣＯＳ）４およびゲート絶縁層６が形成してあり、ゲ
ート絶縁層６の上に、フローティングゲート８が形成し
てある。ＬＯＣＯＳ４およびゲート絶縁層６は、半導体
基板２の表面を酸化することにより形成され、酸化シリ
コン膜で構成される。フローティングゲート８は、たと
えばＣＶＤ法で成膜されるポリシリコン膜で構成され
る。
性半導体装置はＥＰＲＯＭ２０であり、たとえばシリコ
ン製半導体基板２の表面に、選択酸化素子分離領域（Ｌ
ＯＣＯＳ）４およびゲート絶縁層６が形成してあり、ゲ
ート絶縁層６の上に、フローティングゲート８が形成し
てある。ＬＯＣＯＳ４およびゲート絶縁層６は、半導体
基板２の表面を酸化することにより形成され、酸化シリ
コン膜で構成される。フローティングゲート８は、たと
えばＣＶＤ法で成膜されるポリシリコン膜で構成され
る。
【００１１】フローティングゲート８の上には、中間絶
縁層１０を介してコントロールゲート１２が積層してあ
る。中間絶縁層１０としては、たとえば、リーク電流が
少なく膜厚制御性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 ）などの積層膜などが用いられる。コントロ
ールゲート１２は、ポリシリコン膜あるいはポリサイド
膜（タングステンシリサイド、モリブテンシリサイド、
チタンシリサイド、タンタルシリサイドなどのシリサイ
ド膜とポリシリコン膜との積層膜）などで構成される。
縁層１０を介してコントロールゲート１２が積層してあ
る。中間絶縁層１０としては、たとえば、リーク電流が
少なく膜厚制御性に優れたＯＮＯ膜（ＳｉＯ2 ／ＳｉＮ
／ＳｉＯ2 ）などの積層膜などが用いられる。コントロ
ールゲート１２は、ポリシリコン膜あるいはポリサイド
膜（タングステンシリサイド、モリブテンシリサイド、
チタンシリサイド、タンタルシリサイドなどのシリサイ
ド膜とポリシリコン膜との積層膜）などで構成される。
【００１２】フローティングゲート８およびコントロー
ルゲート１２の成膜パターンは、図２に示すように、所
定間隔で列状に配置されたコントロールゲート１２の下
方に、フローティングゲート８がコントロールゲート１
２の長手方向に沿って所定間隔で配置されるようなパタ
ーンである。各フローティングゲート８のパターンが、
一メモリセルに対応する。
ルゲート１２の成膜パターンは、図２に示すように、所
定間隔で列状に配置されたコントロールゲート１２の下
方に、フローティングゲート８がコントロールゲート１
２の長手方向に沿って所定間隔で配置されるようなパタ
ーンである。各フローティングゲート８のパターンが、
一メモリセルに対応する。
【００１３】図１に示すように、フローティングゲート
８およびコントロールゲート１２が所定のパターンで成
膜された後の半導体基板２の表面には、ドレイン領域と
成る不純物拡散層２４ａと、ソース領域と成る不純物拡
散層２４ｂとがイオン注入法などで自己整合的に形成し
てある。不純物拡散層２４ａ，２４ｂは、特に限定され
ないが、半導体基板２がＰ型半導体基板である場合に
は、Ｎ+ の不純物拡散層で構成される。
８およびコントロールゲート１２が所定のパターンで成
膜された後の半導体基板２の表面には、ドレイン領域と
成る不純物拡散層２４ａと、ソース領域と成る不純物拡
散層２４ｂとがイオン注入法などで自己整合的に形成し
てある。不純物拡散層２４ａ，２４ｂは、特に限定され
ないが、半導体基板２がＰ型半導体基板である場合に
は、Ｎ+ の不純物拡散層で構成される。
【００１４】図１に示すように、コントロールゲート１
２の上には、層間絶縁層１４を介してアルミニウムなど
で構成される金属電極層１６が所定のパターンで積層し
てある。金属電極層１６は、コンタクトホール２６を通
じてメモリセルのドレイン領域となる不純物拡散層２４
ａに対して接続される。金属電極層１６の上には、図示
しないオーバコート層が成膜される。
２の上には、層間絶縁層１４を介してアルミニウムなど
で構成される金属電極層１６が所定のパターンで積層し
てある。金属電極層１６は、コンタクトホール２６を通
じてメモリセルのドレイン領域となる不純物拡散層２４
ａに対して接続される。金属電極層１６の上には、図示
しないオーバコート層が成膜される。
【００１５】本実施例では、このようなＥＰＲＯＭ２０
において、フローティングゲート８およびコントロール
ゲート１２の側部に、リン（Ｐ）がドープしてあるサイ
ドウォール３０が形成してある。サイドウォール３０中
のリンの濃度は、特に限定されないが、１〜１０重量パ
ーセント、好ましくは３〜８重量パーセントである。リ
ンの濃度は、サイドウォール３０中で必ずしも均一でな
くとも良く、コントロールゲート１２およびフローティ
ングゲート８との界面側で濃度が高くなるように、ステ
ップ状または漸次に変化させるように構成することもで
きる。このサイドウォール３０は、たとえばＣＶＤ法で
成膜されるＰＳＧ（リンドープシリケートガラス）膜を
異方性エッチングすることなどで形成される。このサイ
ドウォール３０の形成方法の詳細については後述する。
において、フローティングゲート８およびコントロール
ゲート１２の側部に、リン（Ｐ）がドープしてあるサイ
ドウォール３０が形成してある。サイドウォール３０中
のリンの濃度は、特に限定されないが、１〜１０重量パ
ーセント、好ましくは３〜８重量パーセントである。リ
ンの濃度は、サイドウォール３０中で必ずしも均一でな
くとも良く、コントロールゲート１２およびフローティ
ングゲート８との界面側で濃度が高くなるように、ステ
ップ状または漸次に変化させるように構成することもで
きる。このサイドウォール３０は、たとえばＣＶＤ法で
成膜されるＰＳＧ（リンドープシリケートガラス）膜を
異方性エッチングすることなどで形成される。このサイ
ドウォール３０の形成方法の詳細については後述する。
【００１６】次に、図３，４に基づき、本実施例のＥＰ
ＲＯＭ２０の製造方法について説明する。図４（Ａ）に
示すように、まずシリコンウェーハなどで構成される半
導体基板２を準備し、その表面に、パッド用酸化膜を約
５０ｎｍ程度形成し、その上に窒化シリコン膜などで構
成される１２０ｎｍ程度の酸化阻止膜を所定パターンに
形成し、チャネルストッパ用のイオン注入を行った後、
ＬＯＣＯＳ用熱酸化を行い、各メモリセルを素子分離す
るためのＬＯＣＯＳ４を形成する。チャネルストッパー
用のイオン注入条件としては、特に限定されないが、た
とえばＢ+ を５０ＫｅＶのエネルギーで１×１０13／cm
2 のドーズ量の条件でイオン注入する。また、ＬＯＣＯ
Ｓ４の膜厚は、特に限定されないが、たとえば３００〜
７００ｎｍ程度である。次に、各ＬＯＣＯＳ４間に位置
する半導体基板２の表面に、熱酸化法でゲート絶縁層６
を形成する。熱酸化の条件は、たとえば８５０〜１００
０℃程度のウェット酸化である。ゲート絶縁層６の膜厚
>は、特に限定されないが、たとえば２０〜３０ｎｍ程
度である。
ＲＯＭ２０の製造方法について説明する。図４（Ａ）に
示すように、まずシリコンウェーハなどで構成される半
導体基板２を準備し、その表面に、パッド用酸化膜を約
５０ｎｍ程度形成し、その上に窒化シリコン膜などで構
成される１２０ｎｍ程度の酸化阻止膜を所定パターンに
形成し、チャネルストッパ用のイオン注入を行った後、
ＬＯＣＯＳ用熱酸化を行い、各メモリセルを素子分離す
るためのＬＯＣＯＳ４を形成する。チャネルストッパー
用のイオン注入条件としては、特に限定されないが、た
とえばＢ+ を５０ＫｅＶのエネルギーで１×１０13／cm
2 のドーズ量の条件でイオン注入する。また、ＬＯＣＯ
Ｓ４の膜厚は、特に限定されないが、たとえば３００〜
７００ｎｍ程度である。次に、各ＬＯＣＯＳ４間に位置
する半導体基板２の表面に、熱酸化法でゲート絶縁層６
を形成する。熱酸化の条件は、たとえば８５０〜１００
０℃程度のウェット酸化である。ゲート絶縁層６の膜厚
>は、特に限定されないが、たとえば２０〜３０ｎｍ程
度である。
【００１７】次に、図３（Ａ）に示すように、ゲート絶
縁層６の表面に、フローティングゲート８となる第１ポ
リシリコン膜８ａをＣＶＤ法などで成膜する。この第１
ポリシリコン膜８ａの膜厚も特に限定されないが、たと
えば１００〜３００ｎｍ、好ましくは２５０ｎｍ程度で
ある。この第１ポリシリコン膜８ａの導電性を高めるた
めに、この第１ポリシリコン膜８ａには、リンなどの不
純物が導入される。リンの導入方法としては、リンプレ
デポジション法などが用いられ、ＰＯＣｌ3 のガスを用
いて、約８００〜１０００℃程度の温度で２０〜６０分
拡散させる。この第１ポリシリコン膜８ａは、まず、図
２に示すＩ−Ｉ線に沿って縦長の所定パターンにエッチ
ングされる。図３（Ａ）に対して直角方向の断面を図４
（Ｂ）に示す。
縁層６の表面に、フローティングゲート８となる第１ポ
リシリコン膜８ａをＣＶＤ法などで成膜する。この第１
ポリシリコン膜８ａの膜厚も特に限定されないが、たと
えば１００〜３００ｎｍ、好ましくは２５０ｎｍ程度で
ある。この第１ポリシリコン膜８ａの導電性を高めるた
めに、この第１ポリシリコン膜８ａには、リンなどの不
純物が導入される。リンの導入方法としては、リンプレ
デポジション法などが用いられ、ＰＯＣｌ3 のガスを用
いて、約８００〜１０００℃程度の温度で２０〜６０分
拡散させる。この第１ポリシリコン膜８ａは、まず、図
２に示すＩ−Ｉ線に沿って縦長の所定パターンにエッチ
ングされる。図３（Ａ）に対して直角方向の断面を図４
（Ｂ）に示す。
【００１８】次に、図３（Ｂ）に示すように、フローテ
ィングゲート８と成る第１ポリシリコン膜８ａを覆うよ
うに、たとえばＯＮＯ積層膜で構成される中間絶縁層１
０を成膜する。中間絶縁層１０の膜厚は、特に限定され
ないが、たとえば３０ｎｍ程度である。中間絶縁層１０
をＯＮＯ膜とした場合には、下層の酸化膜が熱酸化法な
どで約１０〜２０ｎｍ形成され、中間の窒化シリコン膜
がＣＶＤ法で約８〜１４ｎｍ程度形成され、上層の酸化
膜がＣＶＤ法で３０〜４０ｎｍ程度形成される。次に、
中間絶縁層１０の表面に、コントロールゲート１２と成
る約３００ｎｍ程度の膜厚の第２ポリシリコン膜１２ａ
をＣＶＤ法などで成膜する。この第２ポリシリコン１２
ａに対しても、低抵抗化を図るために、第１ポリシリコ
ン膜の場合と同様にしてリンなどの不純物が導入され
る。そして、レジスト膜１３により、まず第２ポリシリ
コン膜１２ａをＲＩＥなどでエッチングし、次に、図３
（Ｃ）に示すように、ＲＩＥなどで、中間絶縁層１０お
よび第１ポリシリコン膜８ａを連続セルフエッチング
し、所定パターンのフローティングゲート８およびコン
トロールゲート１２を得る。図３（Ｃ）に対して直角方
向の断面を図４（Ｄ）に示す。なお、コントロールゲー
ト１２をポリサイド構造とする場合には、ポリシリコン
膜を１００ｎｍ程度成膜した後、その上にタングステン
シリサイドなどの金属シリサイド膜を約１５０ｎｍ程度
ＣＶＤ法などで成膜する。
ィングゲート８と成る第１ポリシリコン膜８ａを覆うよ
うに、たとえばＯＮＯ積層膜で構成される中間絶縁層１
０を成膜する。中間絶縁層１０の膜厚は、特に限定され
ないが、たとえば３０ｎｍ程度である。中間絶縁層１０
をＯＮＯ膜とした場合には、下層の酸化膜が熱酸化法な
どで約１０〜２０ｎｍ形成され、中間の窒化シリコン膜
がＣＶＤ法で約８〜１４ｎｍ程度形成され、上層の酸化
膜がＣＶＤ法で３０〜４０ｎｍ程度形成される。次に、
中間絶縁層１０の表面に、コントロールゲート１２と成
る約３００ｎｍ程度の膜厚の第２ポリシリコン膜１２ａ
をＣＶＤ法などで成膜する。この第２ポリシリコン１２
ａに対しても、低抵抗化を図るために、第１ポリシリコ
ン膜の場合と同様にしてリンなどの不純物が導入され
る。そして、レジスト膜１３により、まず第２ポリシリ
コン膜１２ａをＲＩＥなどでエッチングし、次に、図３
（Ｃ）に示すように、ＲＩＥなどで、中間絶縁層１０お
よび第１ポリシリコン膜８ａを連続セルフエッチング
し、所定パターンのフローティングゲート８およびコン
トロールゲート１２を得る。図３（Ｃ）に対して直角方
向の断面を図４（Ｄ）に示す。なお、コントロールゲー
ト１２をポリサイド構造とする場合には、ポリシリコン
膜を１００ｎｍ程度成膜した後、その上にタングステン
シリサイドなどの金属シリサイド膜を約１５０ｎｍ程度
ＣＶＤ法などで成膜する。
【００１９】その後、半導体基板２の表面には、ソース
・ドレイン領域となる不純物拡散層２４ａ，２４ｂをゲ
ートに対して自己整合的に形成するために、イオン注入
およびアニール処理を行う。イオン注入時に用いる不純
物の導電型は、半導体基板２に対して反対極性の導電型
の不純物であり、半導体基板２がＰ型である場合には、
たとえばＡｓやＰなどのＮ型の不純物である。そのイオ
ン注入時のエネルギーは、特に限定されないが、Ａｓ，
Ｐとも約５０〜１００ＫｅＶのエネルギーで、イオン注
入を行う。ドーズ量は特に限定されないが、たとえば約
３×１０１５ｃｍ−２である。
・ドレイン領域となる不純物拡散層２４ａ，２４ｂをゲ
ートに対して自己整合的に形成するために、イオン注入
およびアニール処理を行う。イオン注入時に用いる不純
物の導電型は、半導体基板２に対して反対極性の導電型
の不純物であり、半導体基板２がＰ型である場合には、
たとえばＡｓやＰなどのＮ型の不純物である。そのイオ
ン注入時のエネルギーは、特に限定されないが、Ａｓ，
Ｐとも約５０〜１００ＫｅＶのエネルギーで、イオン注
入を行う。ドーズ量は特に限定されないが、たとえば約
３×１０１５ｃｍ−２である。
【００２０】次に、図３（Ｄ）に示すように、コントロ
ールゲート１２の上に、サイドウォール形成用膜３０ａ
を成膜する。サイドウォール形成用膜３０ａは、リンを
含む膜で構成され、たとえばＣＶＤ法で成膜されるＰＳ
Ｇ膜で構成される。このＰＳＧ膜の膜厚は、特に限定さ
れないが、たとえば５００ｎｍ程度である。このＰＳＧ
膜を成膜する際には、膜厚方向に対してリンの濃度を一
定にしても良いが、最初リンの濃度を高めておき、その
後、ステップ状あるいは漸次に濃度を低めるようにして
も良い。
ールゲート１２の上に、サイドウォール形成用膜３０ａ
を成膜する。サイドウォール形成用膜３０ａは、リンを
含む膜で構成され、たとえばＣＶＤ法で成膜されるＰＳ
Ｇ膜で構成される。このＰＳＧ膜の膜厚は、特に限定さ
れないが、たとえば５００ｎｍ程度である。このＰＳＧ
膜を成膜する際には、膜厚方向に対してリンの濃度を一
定にしても良いが、最初リンの濃度を高めておき、その
後、ステップ状あるいは漸次に濃度を低めるようにして
も良い。
【００２１】次に、図３（Ｅ）に示すように、サイドウ
ォール形成用膜３０ａを、ＲＩＥなどの異方性エッチン
グによりエッチバックし、コントロールゲート１２およ
びフローティングゲート８の側部にサイドウォール３０
を形成する。このサイドウォール３０は、ＰＳＧ膜から
形成されるので、リンを含む。半導体基板２の表面に形
成してあるソース・ドレイン領域用拡散層２４ａ，２４
ｂをＬＤＤ構造とするためには、サイドウォール３０を
形成した後に、ＬＤＤ用イオン注入を行う。次に、図３
（Ｆ）に示すように、コントロールゲート１２の上に、
層間絶縁層１４を成膜する。層間絶縁層１４は、特に限
定されないが、たとえばＣＶＤ法で得られる酸化シリコ
ン層などで構成される。層間絶縁層１４には、メモリセ
ルのドレイン領域となる不純物拡散層２４ａに対して臨
むコンタクトホール２６を形成し、このコンタクトホー
ル２６内に入り込むように、層間絶縁層１４の表面に、
アルミニウムなどで構成される金属電極層１６を成膜
し、所定のパターンにエッチング後、その表面に、ＣＶ
Ｄ法により窒化シリコン膜などで構成されるオーバコー
ト層３２を成膜する。その後、接続パッド用の窓明けお
よびＲＩＥなどの後処理工程がなされる。
ォール形成用膜３０ａを、ＲＩＥなどの異方性エッチン
グによりエッチバックし、コントロールゲート１２およ
びフローティングゲート８の側部にサイドウォール３０
を形成する。このサイドウォール３０は、ＰＳＧ膜から
形成されるので、リンを含む。半導体基板２の表面に形
成してあるソース・ドレイン領域用拡散層２４ａ，２４
ｂをＬＤＤ構造とするためには、サイドウォール３０を
形成した後に、ＬＤＤ用イオン注入を行う。次に、図３
（Ｆ）に示すように、コントロールゲート１２の上に、
層間絶縁層１４を成膜する。層間絶縁層１４は、特に限
定されないが、たとえばＣＶＤ法で得られる酸化シリコ
ン層などで構成される。層間絶縁層１４には、メモリセ
ルのドレイン領域となる不純物拡散層２４ａに対して臨
むコンタクトホール２６を形成し、このコンタクトホー
ル２６内に入り込むように、層間絶縁層１４の表面に、
アルミニウムなどで構成される金属電極層１６を成膜
し、所定のパターンにエッチング後、その表面に、ＣＶ
Ｄ法により窒化シリコン膜などで構成されるオーバコー
ト層３２を成膜する。その後、接続パッド用の窓明けお
よびＲＩＥなどの後処理工程がなされる。
【００２２】本実施例のＥＰＲＯＭ２０では、図５に示
すように、サイドウォール３０がＰＳＧなどのリンを含
有する薄膜で構成されるため、特にフローティングゲー
ト８の側部からサイドウォール３０中のパス３４を通し
てのチャージリークを大幅に減少させ、チャージリテン
ションを大幅に向上させることができる。リンを含む薄
膜をフローティングゲート８の側部に接することでチャ
ージリークを減少させるメカニズムについては必ずしも
明らかではないが、リン含有膜がＮａ+ などの汚染をブ
ロックすること、Ｎａ+ の移動を防止すること、および
絶縁膜としての抵抗が高いことなどの理由に起因するの
ではないかと考えられている。実験によれば、３００℃
程度の高温放置試験では、所定時間経過後の従来の不揮
発性半導体装置のデータ保持特性が、約４０％程度であ
ったのに対し、同じ条件下の本発明の不揮発性半導体装
置では、約８０％程度に向上させることができることが
確認された。
すように、サイドウォール３０がＰＳＧなどのリンを含
有する薄膜で構成されるため、特にフローティングゲー
ト８の側部からサイドウォール３０中のパス３４を通し
てのチャージリークを大幅に減少させ、チャージリテン
ションを大幅に向上させることができる。リンを含む薄
膜をフローティングゲート８の側部に接することでチャ
ージリークを減少させるメカニズムについては必ずしも
明らかではないが、リン含有膜がＮａ+ などの汚染をブ
ロックすること、Ｎａ+ の移動を防止すること、および
絶縁膜としての抵抗が高いことなどの理由に起因するの
ではないかと考えられている。実験によれば、３００℃
程度の高温放置試験では、所定時間経過後の従来の不揮
発性半導体装置のデータ保持特性が、約４０％程度であ
ったのに対し、同じ条件下の本発明の不揮発性半導体装
置では、約８０％程度に向上させることができることが
確認された。
【００２３】図６は本発明の別の実施例を示す。図６に
示す実施例では、たとえばＰＳＧ膜で構成されるサイド
ウォール３０を形成した後、ポリシリコン膜などで構成
されるフローティングゲート８およびコントロールゲー
ト１２の側部を熱酸化などにより薄く酸化し、酸化側壁
３６を形成してある。この酸化側壁３６には、サイドウ
ォール３０に含まれるリンが拡散するため、界面でのリ
ンの濃度を高くすることができ、上述した実施例と同様
な作用を有する。
示す実施例では、たとえばＰＳＧ膜で構成されるサイド
ウォール３０を形成した後、ポリシリコン膜などで構成
されるフローティングゲート８およびコントロールゲー
ト１２の側部を熱酸化などにより薄く酸化し、酸化側壁
３６を形成してある。この酸化側壁３６には、サイドウ
ォール３０に含まれるリンが拡散するため、界面でのリ
ンの濃度を高くすることができ、上述した実施例と同様
な作用を有する。
【００２４】図７は本発明のさらにその他の実施例を示
す。この実施例では、サイドウォール３８中のゲート
８，１２と接する内側に、リンがドープしてあるリン含
有膜４０が積層してある。リン含有膜４０は、好ましく
は５０ｎｍ以上、たとえば１００ｎｍ程度の膜厚のＰＳ
Ｇ膜などで構成される。サイドウォール３８自体は、た
とえばカバレージの良いＣＶＤ−酸化シリコン膜などで
構成される。
す。この実施例では、サイドウォール３８中のゲート
８，１２と接する内側に、リンがドープしてあるリン含
有膜４０が積層してある。リン含有膜４０は、好ましく
は５０ｎｍ以上、たとえば１００ｎｍ程度の膜厚のＰＳ
Ｇ膜などで構成される。サイドウォール３８自体は、た
とえばカバレージの良いＣＶＤ−酸化シリコン膜などで
構成される。
【００２５】この実施例に係るＥＰＲＯＭの製造過程を
図８に示す。図８（Ａ）〜（Ｃ）に示す工程は、図３
（Ａ）〜（Ｃ）に示す工程と同様なので、その説明は省
略する。この実施例では、図８（Ｄ）に示すように、コ
ントロールゲート１２の上に、まず、リン含有膜４０を
構成するＰＳＧ膜をＣＶＤ法などで成膜する。このＰＳ
Ｇ膜の膜厚は、特に限定されないが、好ましくは５０ｎ
ｍ以上、たとえば１００ｎｍ程度である。リン含有膜４
０中のリンの濃度は、特に限定されないが、たとえば
５．０重量％である。次に、たとえば酸化シリコン膜な
どで構成されるサイドウォール形成用膜３８ａを、たと
えばＴＥＯＳ−ＣＶＤ法で成膜する。サイドウォール形
成用膜３８ａの膜厚は、特に限定されないが、たとえば
２００〜４００ｎｍ程度である。リン含有膜４０とサイ
ドウォール形成用膜３８ａとの合計膜厚は、３００ｎｍ
程度以上が好ましい。得られるサイドウォール３８の幅
を、０．２μｍ以上にすることが、書き込み特性上必要
だからである。
図８に示す。図８（Ａ）〜（Ｃ）に示す工程は、図３
（Ａ）〜（Ｃ）に示す工程と同様なので、その説明は省
略する。この実施例では、図８（Ｄ）に示すように、コ
ントロールゲート１２の上に、まず、リン含有膜４０を
構成するＰＳＧ膜をＣＶＤ法などで成膜する。このＰＳ
Ｇ膜の膜厚は、特に限定されないが、好ましくは５０ｎ
ｍ以上、たとえば１００ｎｍ程度である。リン含有膜４
０中のリンの濃度は、特に限定されないが、たとえば
５．０重量％である。次に、たとえば酸化シリコン膜な
どで構成されるサイドウォール形成用膜３８ａを、たと
えばＴＥＯＳ−ＣＶＤ法で成膜する。サイドウォール形
成用膜３８ａの膜厚は、特に限定されないが、たとえば
２００〜４００ｎｍ程度である。リン含有膜４０とサイ
ドウォール形成用膜３８ａとの合計膜厚は、３００ｎｍ
程度以上が好ましい。得られるサイドウォール３８の幅
を、０．２μｍ以上にすることが、書き込み特性上必要
だからである。
【００２６】次に、図８（Ｅ）に示すように、サイドウ
ォール形成用膜３８ａおよびリン含有膜４０を、ＲＩＥ
などの異方性エッチングによりエッチバックし、コント
ロールゲート１２およびフローティングゲート８の側部
に、リン含有膜４０を内側に有するサイドウォール３８
を形成する。次に、半導体基板２の表面に形成してある
ソース・ドレイン領域用拡散層２４ａ，２４ｂをＬＤＤ
構造とするために、サイドウォール３８を形成した後
に、ＬＤＤ用イオン注入を行う。次に、図８（Ｆ）に示
すように、コントロールゲート１２の上に、層間絶縁層
１４を成膜する。層間絶縁層１４は、特に限定されない
が、たとえばＣＶＤ法で得られる酸化シリコン層などで
構成される。層間絶縁層１４には、メモリセルのドレイ
ン領域となる不純物拡散層２４ａに対して臨むコンタク
トホール２６を形成し、このコンタクトホール２６内に
入り込むように、層間絶縁層１４の表面に、アルミニウ
ムなどで構成される金属電極層１６を成膜し、所定のパ
ターンにエッチング後、その表面に、ＣＶＤ法により窒
化シリコン膜などで構成されるオーバコート層３２を成
膜する。その後、接続パッド用の窓明けおよびＲＩＥな
どの後処理工程がなされる。
ォール形成用膜３８ａおよびリン含有膜４０を、ＲＩＥ
などの異方性エッチングによりエッチバックし、コント
ロールゲート１２およびフローティングゲート８の側部
に、リン含有膜４０を内側に有するサイドウォール３８
を形成する。次に、半導体基板２の表面に形成してある
ソース・ドレイン領域用拡散層２４ａ，２４ｂをＬＤＤ
構造とするために、サイドウォール３８を形成した後
に、ＬＤＤ用イオン注入を行う。次に、図８（Ｆ）に示
すように、コントロールゲート１２の上に、層間絶縁層
１４を成膜する。層間絶縁層１４は、特に限定されない
が、たとえばＣＶＤ法で得られる酸化シリコン層などで
構成される。層間絶縁層１４には、メモリセルのドレイ
ン領域となる不純物拡散層２４ａに対して臨むコンタク
トホール２６を形成し、このコンタクトホール２６内に
入り込むように、層間絶縁層１４の表面に、アルミニウ
ムなどで構成される金属電極層１６を成膜し、所定のパ
ターンにエッチング後、その表面に、ＣＶＤ法により窒
化シリコン膜などで構成されるオーバコート層３２を成
膜する。その後、接続パッド用の窓明けおよびＲＩＥな
どの後処理工程がなされる。
【００２７】このような本実施例のＥＰＲＯＭでも、上
述した実施例と同様な作用を有する。特に、この実施例
によれば、サイドウォールにおけるＰＳＧなどの薄膜の
外側部分を従来と同様なＣＶＤ−酸化シリコン膜で構成
するので、サイドウォールを形成するためのＣＶＤのカ
バレージが良好になる。また、ＰＳＧなどの薄膜から外
部にリンが拡散することを防止することができ、ゲート
と接しているＰＳＧなどの薄膜中のリンの濃度の低下を
防止することができ都合がよい。また、この実施例で
は、図６に示す実施例と異なり、サイドウォール形成後
に、側壁酸化用の熱処理を行わないので、熱処理に要す
る時間の短縮も図ることができる。
述した実施例と同様な作用を有する。特に、この実施例
によれば、サイドウォールにおけるＰＳＧなどの薄膜の
外側部分を従来と同様なＣＶＤ−酸化シリコン膜で構成
するので、サイドウォールを形成するためのＣＶＤのカ
バレージが良好になる。また、ＰＳＧなどの薄膜から外
部にリンが拡散することを防止することができ、ゲート
と接しているＰＳＧなどの薄膜中のリンの濃度の低下を
防止することができ都合がよい。また、この実施例で
は、図６に示す実施例と異なり、サイドウォール形成後
に、側壁酸化用の熱処理を行わないので、熱処理に要す
る時間の短縮も図ることができる。
【００２８】図９は本発明の他の実施例に係るＥＰＲＯ
Ｍの要部断面図である。この実施例では、コントロール
ゲート１２ａを、第２ポリシリコン膜５０とタングステ
ンシリサイドなどのシリサイド膜５２とから成るポリサ
イド構造とし、ＣＶＤ−酸化シリコン膜で構成されるサ
イドウォール５５とポリシリコン膜で構成されるフロー
ティングゲート８との界面、およびサイドウォール５５
とコントロールゲート１２ａの第２ポリシリコン膜５０
との界面に、リン含有膜５４を形成してある。リン含有
膜５４は、たとえばＰＳＧ膜で構成される。
Ｍの要部断面図である。この実施例では、コントロール
ゲート１２ａを、第２ポリシリコン膜５０とタングステ
ンシリサイドなどのシリサイド膜５２とから成るポリサ
イド構造とし、ＣＶＤ−酸化シリコン膜で構成されるサ
イドウォール５５とポリシリコン膜で構成されるフロー
ティングゲート８との界面、およびサイドウォール５５
とコントロールゲート１２ａの第２ポリシリコン膜５０
との界面に、リン含有膜５４を形成してある。リン含有
膜５４は、たとえばＰＳＧ膜で構成される。
【００２９】本実施例では、このような構造のＥＰＲＯ
Ｍを得るために、図１０に示すように、上述した実施例
と同様にして、中間絶縁層１０を形成した後、その上
に、第２ポリシリコン膜５０とシリサイド膜５２とを積
層して成膜する。その後、シリサイド膜５２および第２
ポリシリコン膜５０を所定のパターンにエッチングする
ことにより、コントロールゲート１２ａを得る。コント
ロールゲート１２ａを、このようなポリサイド構造とし
たのは、コントロールゲートの低抵抗化を図るためであ
る。
Ｍを得るために、図１０に示すように、上述した実施例
と同様にして、中間絶縁層１０を形成した後、その上
に、第２ポリシリコン膜５０とシリサイド膜５２とを積
層して成膜する。その後、シリサイド膜５２および第２
ポリシリコン膜５０を所定のパターンにエッチングする
ことにより、コントロールゲート１２ａを得る。コント
ロールゲート１２ａを、このようなポリサイド構造とし
たのは、コントロールゲートの低抵抗化を図るためであ
る。
【００３０】次に、中間絶縁層１０およびフローティン
グゲート８を構成する第１ポリシリコン膜を順次エッチ
ングし、所定パターンのフローティングゲート８を得
る。そして、本実施例では、フローティングゲート８を
構成する第１ポリシリコン膜の側部５７ａと、コントロ
ールゲート１２ａの第２ポリシリコン膜の側部５７ｂと
に、リンを導入する。リンを導入するための方法として
は、リンプレデポジション法、斜めイオン注入法などが
考えられる。リンプレデポジション法で行う場合には、
ＰＯＣｌ3 のガス雰囲気中で、８５０℃の温度、約２０
分の条件で行うことが好ましい。このようなリンプレデ
ポジションにより、フローティングゲート８を構成する
第１ポリシリコン膜の側部５７ａと、コントロールゲー
ト１２ａの第２ポリシリコン膜の側部５７ｂとには、Ｐ
ＳＧで構成されるリン含有膜５４が形成される。この時
のリン含有膜５４に含まれるリンの濃度は、特に限定さ
れないが、たとえば６．０重量％である。なお、通常の
ポリシリコン膜へのリンプレデポジションによるリンの
拡散後には、表面のＰＳＧ膜を除去する工程が必要であ
るが、この実施例では、ＰＳＧ膜をリン含有膜として積
極的に利用している。
グゲート８を構成する第１ポリシリコン膜を順次エッチ
ングし、所定パターンのフローティングゲート８を得
る。そして、本実施例では、フローティングゲート８を
構成する第１ポリシリコン膜の側部５７ａと、コントロ
ールゲート１２ａの第２ポリシリコン膜の側部５７ｂと
に、リンを導入する。リンを導入するための方法として
は、リンプレデポジション法、斜めイオン注入法などが
考えられる。リンプレデポジション法で行う場合には、
ＰＯＣｌ3 のガス雰囲気中で、８５０℃の温度、約２０
分の条件で行うことが好ましい。このようなリンプレデ
ポジションにより、フローティングゲート８を構成する
第１ポリシリコン膜の側部５７ａと、コントロールゲー
ト１２ａの第２ポリシリコン膜の側部５７ｂとには、Ｐ
ＳＧで構成されるリン含有膜５４が形成される。この時
のリン含有膜５４に含まれるリンの濃度は、特に限定さ
れないが、たとえば６．０重量％である。なお、通常の
ポリシリコン膜へのリンプレデポジションによるリンの
拡散後には、表面のＰＳＧ膜を除去する工程が必要であ
るが、この実施例では、ＰＳＧ膜をリン含有膜として積
極的に利用している。
【００３１】次に、本実施例では、図９に示すように、
上述した実施例と同様な工程で、ＣＶＤ−酸化シリコン
膜などで構成されるサイドウォール５５を形成する。こ
の場合、ＰＳＧなどで構成されるリン含有膜５４は、２
〜３ｎｍ程度と薄いため、酸化シリコン膜で構成される
サイドウォール５５は、ＣＶＤ法によりカバレージ良く
成膜することができる。
上述した実施例と同様な工程で、ＣＶＤ−酸化シリコン
膜などで構成されるサイドウォール５５を形成する。こ
の場合、ＰＳＧなどで構成されるリン含有膜５４は、２
〜３ｎｍ程度と薄いため、酸化シリコン膜で構成される
サイドウォール５５は、ＣＶＤ法によりカバレージ良く
成膜することができる。
【００３２】最後に、このサイドウォール５５を通し
て、熱酸化処理を行う。この場合、コントロールゲート
１２ａの第２ポリシリコン膜５０の側部と、フローティ
ングゲート８を構成する第１ポリシリコン膜の側部と
は、リンの濃度が高いため、サイドウォールとの界面に
形成されるリン含有膜５４の膜厚は、さらに厚く形成さ
れる。最終的なリン含有膜５４のリンの濃度は、５．０
重量％程度である。この実施例では、サイドウォール５
５自体をＰＳＧ膜で構成する例に比較し、サイドウォー
ルをカバレージ良く成膜することができる。
て、熱酸化処理を行う。この場合、コントロールゲート
１２ａの第２ポリシリコン膜５０の側部と、フローティ
ングゲート８を構成する第１ポリシリコン膜の側部と
は、リンの濃度が高いため、サイドウォールとの界面に
形成されるリン含有膜５４の膜厚は、さらに厚く形成さ
れる。最終的なリン含有膜５４のリンの濃度は、５．０
重量％程度である。この実施例では、サイドウォール５
５自体をＰＳＧ膜で構成する例に比較し、サイドウォー
ルをカバレージ良く成膜することができる。
【００３３】図９，１０に示す実施例において、ＰＳＧ
膜などのリン含有膜５４を斜めイオン注入法により形成
する場合には、サイドウォール５５を形成した後で、斜
めイオン注入を行い、リンの熱拡散を行ってもよい。
膜などのリン含有膜５４を斜めイオン注入法により形成
する場合には、サイドウォール５５を形成した後で、斜
めイオン注入を行い、リンの熱拡散を行ってもよい。
【００３４】図１１は、本発明のさらにその他の実施例
を示す。この実施例では、サイドウォール６６を、コン
トロールゲート１２およびフローティングゲート８の側
部に接するリン含有膜４０と、その外側に接する酸化阻
止膜としての窒化シリコン膜６２と、その外側に積層さ
れる酸化シリコン膜６４との多層膜で構成してある。ま
た、コントロールゲート１２およびサイドウォール６６
の上部には、これらを覆うようにキャップ層６８が積層
してある。
を示す。この実施例では、サイドウォール６６を、コン
トロールゲート１２およびフローティングゲート８の側
部に接するリン含有膜４０と、その外側に接する酸化阻
止膜としての窒化シリコン膜６２と、その外側に積層さ
れる酸化シリコン膜６４との多層膜で構成してある。ま
た、コントロールゲート１２およびサイドウォール６６
の上部には、これらを覆うようにキャップ層６８が積層
してある。
【００３５】この実施例に係るＥＰＲＯＭを製造するに
は、まず、図１２（Ａ）に示すように、まずシリコンウ
ェーハなどで構成される半導体基板２を準備し、その表
面に、パッド用酸化膜を約５０ｎｍ程度形成し、その上
に窒化シリコン膜などで構成される１２０ｎｍ程度の酸
化阻止膜を所定パターンに形成し、チャネルストッパ用
のイオン注入を行った後、ＬＯＣＯＳ用熱酸化を行い、
各メモリセルを素子分離するためのＬＯＣＯＳ４を形成
する。チャネルストッパー用のイオン注入条件として
は、特に限定されないが、たとえばＢ+ を５０ＫｅＶの
エネルギーで１×１０13／cm2 のドーズ量の条件でイオ
ン注入する。このチャネルストッパーにより、ＬＯＣＯ
Ｓ４の下部に、チャネルストッパー領域７２が形成され
る。
は、まず、図１２（Ａ）に示すように、まずシリコンウ
ェーハなどで構成される半導体基板２を準備し、その表
面に、パッド用酸化膜を約５０ｎｍ程度形成し、その上
に窒化シリコン膜などで構成される１２０ｎｍ程度の酸
化阻止膜を所定パターンに形成し、チャネルストッパ用
のイオン注入を行った後、ＬＯＣＯＳ用熱酸化を行い、
各メモリセルを素子分離するためのＬＯＣＯＳ４を形成
する。チャネルストッパー用のイオン注入条件として
は、特に限定されないが、たとえばＢ+ を５０ＫｅＶの
エネルギーで１×１０13／cm2 のドーズ量の条件でイオ
ン注入する。このチャネルストッパーにより、ＬＯＣＯ
Ｓ４の下部に、チャネルストッパー領域７２が形成され
る。
【００３６】ＬＯＣＯＳ４の膜厚は、特に限定されない
が、たとえば４００ｎｍ程度である。次に、同図（Ｂ）
に示すように、各ＬＯＣＯＳ４間に位置する半導体基板
２の表面に、熱酸化法でゲート絶縁層６を形成する。熱
酸化の条件は、たとえば８５０〜１０００℃程度のウェ
ット酸化である。ゲート絶縁層６の膜厚は、特に限定さ
れないが、たとえば２０ｎｍ程度である。
が、たとえば４００ｎｍ程度である。次に、同図（Ｂ）
に示すように、各ＬＯＣＯＳ４間に位置する半導体基板
２の表面に、熱酸化法でゲート絶縁層６を形成する。熱
酸化の条件は、たとえば８５０〜１０００℃程度のウェ
ット酸化である。ゲート絶縁層６の膜厚は、特に限定さ
れないが、たとえば２０ｎｍ程度である。
【００３７】次に、同図（Ｂ）に示すように、ゲート絶
縁層６の表面に、フローティングゲート８となる第１ポ
リシリコン膜をＣＶＤ法などで成膜する。この第１ポリ
シリコン膜の膜厚も特に限定されないが、たとえば１５
０ｎｍ程度である。この第１ポリシリコン膜の導電性を
高めるために、この第１ポリシリコン膜には、リンなど
の不純物が導入される。リンの導入方法としては、リン
プレデポジション法などが用いられ、ＰＯＣｌ3 のガス
を用いて、約９５０℃程度の温度で５０分拡散させる。
縁層６の表面に、フローティングゲート８となる第１ポ
リシリコン膜をＣＶＤ法などで成膜する。この第１ポリ
シリコン膜の膜厚も特に限定されないが、たとえば１５
０ｎｍ程度である。この第１ポリシリコン膜の導電性を
高めるために、この第１ポリシリコン膜には、リンなど
の不純物が導入される。リンの導入方法としては、リン
プレデポジション法などが用いられ、ＰＯＣｌ3 のガス
を用いて、約９５０℃程度の温度で５０分拡散させる。
【００３８】この第１ポリシリコン膜を縦長の所定パタ
ーンにエッチングした後、その表面を熱酸化することな
どにより、中間絶縁層１０を成膜する。中間絶縁層１０
の膜厚は、特に限定されないが、たとえば２５ｎｍ程度
である。なお、中間絶縁層１０をＯＮＯ膜とした場合に
は、下層の酸化膜を熱酸化法などで約１０〜２０ｎｍ形
成し、中間の窒化シリコン膜をＣＶＤ法で約８〜１４ｎ
ｍ程度形成し、上層の酸化膜をＣＶＤ法で３０〜４０ｎ
ｍ程度形成する。
ーンにエッチングした後、その表面を熱酸化することな
どにより、中間絶縁層１０を成膜する。中間絶縁層１０
の膜厚は、特に限定されないが、たとえば２５ｎｍ程度
である。なお、中間絶縁層１０をＯＮＯ膜とした場合に
は、下層の酸化膜を熱酸化法などで約１０〜２０ｎｍ形
成し、中間の窒化シリコン膜をＣＶＤ法で約８〜１４ｎ
ｍ程度形成し、上層の酸化膜をＣＶＤ法で３０〜４０ｎ
ｍ程度形成する。
【００３９】次に、中間絶縁層１０の表面に、コントロ
ールゲート１２と成る約２００ｎｍ程度の膜厚の第２ポ
リシリコン膜をＣＶＤ法などで成膜する。この第２ポリ
シリコンに対しても、低抵抗化を図るために、第１ポリ
シリコン膜の場合と同様にしてリンなどの不純物が導入
される。そして、レジスト膜により、まず第２ポリシリ
コン膜をＲＩＥなどでエッチングし、次に、ＲＩＥなど
で、中間絶縁層１０および第１ポリシリコン膜を連続セ
ルフエッチングし、所定パターンのフローティングゲー
ト８およびコントロールゲート１２を得る。
ールゲート１２と成る約２００ｎｍ程度の膜厚の第２ポ
リシリコン膜をＣＶＤ法などで成膜する。この第２ポリ
シリコンに対しても、低抵抗化を図るために、第１ポリ
シリコン膜の場合と同様にしてリンなどの不純物が導入
される。そして、レジスト膜により、まず第２ポリシリ
コン膜をＲＩＥなどでエッチングし、次に、ＲＩＥなど
で、中間絶縁層１０および第１ポリシリコン膜を連続セ
ルフエッチングし、所定パターンのフローティングゲー
ト８およびコントロールゲート１２を得る。
【００４０】なお、コントロールゲート１２をポリサイ
ド構造とする場合には、ポリシリコン膜を１００ｎｍ程
度成膜した後、その上にタングステンシリサイドなどの
金属シリサイド膜を約１５０ｎｍ程度ＣＶＤ法などで成
膜する。
ド構造とする場合には、ポリシリコン膜を１００ｎｍ程
度成膜した後、その上にタングステンシリサイドなどの
金属シリサイド膜を約１５０ｎｍ程度ＣＶＤ法などで成
膜する。
【００４１】その後、半導体基板２の表面には、ＬＤＤ
構造のソース・ドレイン領域を形成するための第１不純
物拡散層６０を、ゲートに対して自己整合的に形成する
ために、イオン注入およびアニール処理を行う。イオン
注入時に用いる不純物の導電型は、半導体基板２に対し
て反対極性の導電型の不純物であり、半導体基板２がＰ
型である場合には、たとえばＡｓやＰなどのＮ型の不純
物である。そのイオン注入時のエネルギーは、特に限定
されないが、Ｐであれば約５０ＫｅＶのエネルギーでイ
オン注入を行う。ドーズ量は特に限定されないが、たと
えば約８×１０14ｃｍ-2である。
構造のソース・ドレイン領域を形成するための第１不純
物拡散層６０を、ゲートに対して自己整合的に形成する
ために、イオン注入およびアニール処理を行う。イオン
注入時に用いる不純物の導電型は、半導体基板２に対し
て反対極性の導電型の不純物であり、半導体基板２がＰ
型である場合には、たとえばＡｓやＰなどのＮ型の不純
物である。そのイオン注入時のエネルギーは、特に限定
されないが、Ｐであれば約５０ＫｅＶのエネルギーでイ
オン注入を行う。ドーズ量は特に限定されないが、たと
えば約８×１０14ｃｍ-2である。
【００４２】次に、同図（Ｃ）に示すように、コントロ
ールゲート１２の上に、まず、リン含有膜４０を構成す
るＰＳＧ膜をＣＶＤ法などで成膜する。このＰＳＧ膜の
膜厚は、特に限定されないが、たとえば１００ｎｍ程度
である。リン含有膜４０中のリンの濃度は、特に限定さ
れないが、たとえば５．０重量％である。次に、このリ
ン含有膜４０の上に、酸化阻止膜としての窒化シリコン
膜６２およびサイドウォール最外壁形成用の酸化シリコ
ン膜６４を、リン含有膜と共に、連続ＣＶＤ法により成
膜する。窒化シリコン膜６２の膜厚は、特に限定されな
いが、たとえば１０ｎｍであり、酸化シリコン膜６４の
膜厚は、３００ｎｍ程度である。これらリン含有膜４
０、窒化シリコン膜６２および酸化シリコン膜６４の膜
厚は、特に限定されず、合計膜厚が、たとえば３５０〜
６００ｎｍの範囲内で種々に改変することができる。た
とえば、リン含有膜＋窒化シリコン膜＋酸化シリコン膜
が、それぞれ、５０＋１０＋３５０ｎｍ、３００＋１０
＋１００ｎｍ、１００＋５＋４００ｎｍまたは１００＋
５０＋４００ｎｍなどと変化させることもできる。
ールゲート１２の上に、まず、リン含有膜４０を構成す
るＰＳＧ膜をＣＶＤ法などで成膜する。このＰＳＧ膜の
膜厚は、特に限定されないが、たとえば１００ｎｍ程度
である。リン含有膜４０中のリンの濃度は、特に限定さ
れないが、たとえば５．０重量％である。次に、このリ
ン含有膜４０の上に、酸化阻止膜としての窒化シリコン
膜６２およびサイドウォール最外壁形成用の酸化シリコ
ン膜６４を、リン含有膜と共に、連続ＣＶＤ法により成
膜する。窒化シリコン膜６２の膜厚は、特に限定されな
いが、たとえば１０ｎｍであり、酸化シリコン膜６４の
膜厚は、３００ｎｍ程度である。これらリン含有膜４
０、窒化シリコン膜６２および酸化シリコン膜６４の膜
厚は、特に限定されず、合計膜厚が、たとえば３５０〜
６００ｎｍの範囲内で種々に改変することができる。た
とえば、リン含有膜＋窒化シリコン膜＋酸化シリコン膜
が、それぞれ、５０＋１０＋３５０ｎｍ、３００＋１０
＋１００ｎｍ、１００＋５＋４００ｎｍまたは１００＋
５０＋４００ｎｍなどと変化させることもできる。
【００４３】次に、これら膜４０，６２，６４を、ＲＩ
Ｅなどの異方性エッチングによりエッチバックし、コン
トロールゲート１２およびフローティングゲート８の側
部に、リン含有膜４０および窒化シリコン膜６２を内側
に有するサイドウォール６４を形成する。次に、同図
（Ｄ）に示すように、酸化シリコン膜で構成される約５
０ｎｍ程度のキャップ層６８を成膜した後、ＬＤＤ構造
のソース・ドレイン領域を得るためのイオン注入を行
い、熱拡散することにより高濃度の第２不純物拡散層７
０を得る。イオン注入時のドーズ量は、特に限定されな
いが、たとえば５×１０15ｃｍ2 である。ソース・ドレ
イン領域形成用の熱処理時には、リン含有膜４０は、酸
化阻止膜としての窒化シリコン膜６２の内側に位置する
ので、リン含有膜４０とコントロールゲート１２または
フローティングゲート８との界面で、熱酸化によるリン
の拡散が防止され、リン含有膜４０のリン濃度が高い状
態に保持される。その結果、チャージリテンションが向
上する。
Ｅなどの異方性エッチングによりエッチバックし、コン
トロールゲート１２およびフローティングゲート８の側
部に、リン含有膜４０および窒化シリコン膜６２を内側
に有するサイドウォール６４を形成する。次に、同図
（Ｄ）に示すように、酸化シリコン膜で構成される約５
０ｎｍ程度のキャップ層６８を成膜した後、ＬＤＤ構造
のソース・ドレイン領域を得るためのイオン注入を行
い、熱拡散することにより高濃度の第２不純物拡散層７
０を得る。イオン注入時のドーズ量は、特に限定されな
いが、たとえば５×１０15ｃｍ2 である。ソース・ドレ
イン領域形成用の熱処理時には、リン含有膜４０は、酸
化阻止膜としての窒化シリコン膜６２の内側に位置する
ので、リン含有膜４０とコントロールゲート１２または
フローティングゲート８との界面で、熱酸化によるリン
の拡散が防止され、リン含有膜４０のリン濃度が高い状
態に保持される。その結果、チャージリテンションが向
上する。
【００４４】次に、キャップ層６８の上に、層間絶縁層
１４を成膜する。層間絶縁層１４は、特に限定されない
が、たとえばＣＶＤ法で得られる酸化シリコン層などで
構成される。層間絶縁層１４には、メモリセルのドレイ
ン領域となる不純物拡散層７０に対して臨むコンタクト
ホール２６を形成し、このコンタクトホール２６内に入
り込むように、層間絶縁層１４の表面に、アルミニウム
などで構成される金属電極層１６を成膜し、所定のパタ
ーンにエッチング後、その表面に、ＣＶＤ法により窒化
シリコン膜などで構成されるオーバコート層３２を成膜
する。その後、接続パッド用の窓明けおよびＲＩＥなど
の後処理工程がなされる。金属電極層１６の膜厚は特に
限定されないが、たとえば１０００ｎｍ程度である。
１４を成膜する。層間絶縁層１４は、特に限定されない
が、たとえばＣＶＤ法で得られる酸化シリコン層などで
構成される。層間絶縁層１４には、メモリセルのドレイ
ン領域となる不純物拡散層７０に対して臨むコンタクト
ホール２６を形成し、このコンタクトホール２６内に入
り込むように、層間絶縁層１４の表面に、アルミニウム
などで構成される金属電極層１６を成膜し、所定のパタ
ーンにエッチング後、その表面に、ＣＶＤ法により窒化
シリコン膜などで構成されるオーバコート層３２を成膜
する。その後、接続パッド用の窓明けおよびＲＩＥなど
の後処理工程がなされる。金属電極層１６の膜厚は特に
限定されないが、たとえば１０００ｎｍ程度である。
【００４５】この実施例では、リン含有膜４０の外側に
酸化阻止層としての窒化シリコン膜６２があるため、ソ
ース・ドレイン領域形成用の熱処理に際しても、リン含
有膜４０とコントロールゲート１２またはフローティン
グゲート８との界面で、熱酸化によるリンの拡散が防止
され、リン含有膜４０のリン濃度が高い状態に保持され
る。その結果、チャージリテンションが向上する。
酸化阻止層としての窒化シリコン膜６２があるため、ソ
ース・ドレイン領域形成用の熱処理に際しても、リン含
有膜４０とコントロールゲート１２またはフローティン
グゲート８との界面で、熱酸化によるリンの拡散が防止
され、リン含有膜４０のリン濃度が高い状態に保持され
る。その結果、チャージリテンションが向上する。
【００４６】図１３は、図１１，１２に示す実施例の変
形例であり、酸化シリコン膜で構成してあるキャップ層
６８の外側に、窒化シリコン膜で構成してある酸化阻止
用キャップ層７２が積層してある。この酸化阻止用のキ
ャップ層７２の膜厚は、特に限定されないが、たとえば
５０ｎｍ程度である。
形例であり、酸化シリコン膜で構成してあるキャップ層
６８の外側に、窒化シリコン膜で構成してある酸化阻止
用キャップ層７２が積層してある。この酸化阻止用のキ
ャップ層７２の膜厚は、特に限定されないが、たとえば
５０ｎｍ程度である。
【００４７】この実施例によれば、酸化阻止用キャップ
層７２の形成後に、ソース・ドレイン領域形成用の熱処
理が行われるので、リン含有膜４０とコントロールゲー
ト１２またはフローティングゲート８との界面で、熱酸
化によるリンの拡散が防止され、リン含有膜４０のリン
濃度が高い状態に保持される。その結果、チャージリテ
ンションが向上する。この実施例の場合には、酸化防止
用キャップ層７２が、リン含有膜４０とコントロールゲ
ート１２またはフローティングゲート８との界面での熱
酸化によるリンの拡散を防止するので、サイドウォール
６６中の窒化シリコン膜６２は必ずしも不用となり、サ
イドウォール６６全体をＰＳＧ膜あるいはＰＳＧ膜＋酸
化シリコン膜で構成することも可能である。
層７２の形成後に、ソース・ドレイン領域形成用の熱処
理が行われるので、リン含有膜４０とコントロールゲー
ト１２またはフローティングゲート８との界面で、熱酸
化によるリンの拡散が防止され、リン含有膜４０のリン
濃度が高い状態に保持される。その結果、チャージリテ
ンションが向上する。この実施例の場合には、酸化防止
用キャップ層７２が、リン含有膜４０とコントロールゲ
ート１２またはフローティングゲート８との界面での熱
酸化によるリンの拡散を防止するので、サイドウォール
６６中の窒化シリコン膜６２は必ずしも不用となり、サ
イドウォール６６全体をＰＳＧ膜あるいはＰＳＧ膜＋酸
化シリコン膜で構成することも可能である。
【００４８】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、本発明をＥ
ＰＲＯＭに対して適用した例を示したが、Ｅ2 ＰＲＯ
Ｍ、フラッシュ型Ｅ2 ＰＲＯＭなどのフローティングゲ
ートを有する半導体全てに対して本発明を適用すること
が可能である。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、上述した実施例では、本発明をＥ
ＰＲＯＭに対して適用した例を示したが、Ｅ2 ＰＲＯ
Ｍ、フラッシュ型Ｅ2 ＰＲＯＭなどのフローティングゲ
ートを有する半導体全てに対して本発明を適用すること
が可能である。
【００４９】
【発明の効果】以上説明してきたように、本発明によれ
ば、リンがドープしてある領域をフローティングゲート
およびコントロールゲートの側部に形成することで、特
にフローティングゲートの側部からのチャージリークを
大幅に減少させ、チャージリテンションを大幅に向上さ
せることができる。実験によれば、３００℃程度の高温
放置試験では、所定時間経過後の従来の不揮発性半導体
装置のデータ保持特性が、約４０％程度であったのに対
し、同じ条件下の本発明の不揮発性半導体装置では、約
８０％程度に向上させることができることが確認され
た。
ば、リンがドープしてある領域をフローティングゲート
およびコントロールゲートの側部に形成することで、特
にフローティングゲートの側部からのチャージリークを
大幅に減少させ、チャージリテンションを大幅に向上さ
せることができる。実験によれば、３００℃程度の高温
放置試験では、所定時間経過後の従来の不揮発性半導体
装置のデータ保持特性が、約４０％程度であったのに対
し、同じ条件下の本発明の不揮発性半導体装置では、約
８０％程度に向上させることができることが確認され
た。
【００５０】特に、リンがドープしてあるＰＳＧなどの
薄膜を含むサイドウォールを形成する本発明によれば、
サイドウォールにおけるＰＳＧなどの薄膜の外側部分を
従来と同様なＣＶＤ−酸化シリコン膜で構成することが
可能になり、サイドウォールを形成するためのＣＶＤの
カバレージが良好になる。また、ＰＳＧなどの薄膜から
外部にリンが拡散することを防止することができ、ゲー
トと接しているＰＳＧなどの薄膜中のリンの濃度の低下
を防止することができ都合がよい。
薄膜を含むサイドウォールを形成する本発明によれば、
サイドウォールにおけるＰＳＧなどの薄膜の外側部分を
従来と同様なＣＶＤ−酸化シリコン膜で構成することが
可能になり、サイドウォールを形成するためのＣＶＤの
カバレージが良好になる。また、ＰＳＧなどの薄膜から
外部にリンが拡散することを防止することができ、ゲー
トと接しているＰＳＧなどの薄膜中のリンの濃度の低下
を防止することができ都合がよい。
【図１】本発明の一実施例に係るＥＰＲＯＭの要部断面
図である。
図である。
【図２】同実施例のＥＰＲＯＭの平面図である。
【図３】同実施例のＥＰＲＯＭの製造工程を示し図２の
Ｉ−Ｉ線方向から見た要部概略断面図である。
Ｉ−Ｉ線方向から見た要部概略断面図である。
【図４】同実施例のＥＰＲＯＭの製造工程を示し図２の
ＩＶ−ＩＶ線方向から見た要部概略断面図である。
ＩＶ−ＩＶ線方向から見た要部概略断面図である。
【図５】同実施例のＥＰＲＯＭの作用を示す要部概略断
面図である。
面図である。
【図６】本発明の他の実施例に係るＥＰＲＯＭの要部概
略断面図である。
略断面図である。
【図７】本発明のさらにその他の実施例に係るＥＰＲＯ
Ｍの要部概略断面図である。
Ｍの要部概略断面図である。
【図８】図７に示す実施例のＥＰＲＯＭの製造過程を示
す要部概略断面図である。
す要部概略断面図である。
【図９】本発明のさらにその他の実施例に係るＥＰＲＯ
Ｍの要部概略断面図である。
Ｍの要部概略断面図である。
【図１０】同実施例のＥＰＲＯＭの製造過程の一部を示
す要部概略断面図である。
す要部概略断面図である。
【図１１】本発明のさらにその他の実施例に係るＥＰＲ
ＯＭの要部概略断面図である。
ＯＭの要部概略断面図である。
【図１２】同実施例のＥＰＲＯＭの製造過程を示す要部
概略断面図である。
概略断面図である。
【図１３】図１１に示す実施例の変形例に係るＥＰＲＯ
Ｍの要部概略断面図である。
Ｍの要部概略断面図である。
２… 半導体基板 ４… ＬＯＣＯＳ ６… ゲート絶縁層 ８… フローティングゲート ８ａ… 第１ポリシリコン膜 １０… 中間絶縁層 １２… コントロールゲート １２ａ，５０… 第２ポリシリコン膜 ２４ａ，２４ｂ，６０，７０… ソース・ドレイン領域
用不純物拡散層 ３０，３８，５５，６６… サイドウォール ３０ａ，３８ａ… サイドウォール形成用膜 ３６… 酸化側壁 ４０，５４… リン含有膜 ５２… シリサイド膜 ６２… 酸化阻止膜 ６４… 酸化シリコン膜 ７２… 酸化阻止用キャップ層
用不純物拡散層 ３０，３８，５５，６６… サイドウォール ３０ａ，３８ａ… サイドウォール形成用膜 ３６… 酸化側壁 ４０，５４… リン含有膜 ５２… シリサイド膜 ６２… 酸化阻止膜 ６４… 酸化シリコン膜 ７２… 酸化阻止用キャップ層
フロントページの続き (56)参考文献 特開 平１−119070（ＪＰ，Ａ) 特開 昭60−177678（ＪＰ，Ａ) 特開 平３−50874（ＪＰ，Ａ) 特開 平５−90604（ＪＰ，Ａ) 特開 平５−198824（ＪＰ，Ａ) 特開 平３−94473（ＪＰ，Ａ) 特開 平３−50772（ＪＰ，Ａ) 特開 平３−3274（ＪＰ，Ａ) 特開 平２−128477（ＪＰ，Ａ) 特開 平２−128476（ＪＰ，Ａ) 特開 平１−308077（ＪＰ，Ａ) 特開 昭64−81273（ＪＰ，Ａ) 特開 昭63−111670（ＪＰ，Ａ) 特開 昭62−89352（ＪＰ，Ａ) 特開 昭60−110171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (16)
- 【請求項１】フローティングゲートの上にコントロール
ゲートが中間絶縁層を介して積層してあり、上記フロー
ティングゲートおよびコントロールゲートの側部にサイ
ドウォールが形成してある不揮発性半導体装置におい
て、 フローティングゲートおよびコントロールゲートの側部
に、リンがドープしてある領域を有し、 上記サイドウォールとフローティングゲートおよびコン
トロールゲートとの界面でリンの濃度が高いことを特徴
とする 不揮発性半導体装置。 - 【請求項２】上記サイドウォールに、上記サイドウォー
ルとフローティングゲートおよびコントロールゲートと
の界面でリンの濃度が高くなるように、リンがドープし
てある請求項１に記載の不揮発性半導体装置。 - 【請求項３】上記サイドウォール内におけるフローティ
ングゲートおよびコントロールゲートとの界面に、リン
含有膜が積層してある請求項１に記載の不揮発性半導体
装置。 - 【請求項４】上記フローティングゲートおよびコントロ
ールゲートの両側部には、直接リンがドープしてある請
求項１に記載の不揮発性半導体装置。 - 【請求項５】半導体基板上に、ゲート絶縁層、フローテ
ィングゲート、中間絶縁層、およびコントロールゲート
を形成した後、半導体基板の表面に、リンがドープして
あるサイドウォール形成用膜を、フローティングゲート
およびコントロールゲートの側部との界面でリンの濃度
が高くなるようにＣＶＤ法で形成し、このサイドウォー
ル形成用膜を異方性エッチングすることにより、フロー
ティングゲートおよびコントロールゲートの側部に、リ
ンがドープしてあるサイドウォールを形成することを特
徴とする不揮発性半導体装置の製造方法。 - 【請求項６】半導体基板上に、ゲート絶縁層、フローテ
ィングゲート、中間絶縁層、およびコントロールゲート
を形成した後、半導体基板の表面に、リンがドープして
あるリンドープ膜を最下層に有する多層膜のサイドウォ
ール形成用膜を成膜し、このサイドウォール形成用膜を
異方性エッチングすることにより、フローティングゲー
トおよびコントロールゲートの側部に、リン含有膜を内
側に含むサイドウォールを形成することを特徴とする不
揮発性半導体装置の製造方法。 - 【請求項７】上記サイドウォールを形成した後、上記フ
ローティングゲートおよびコントロールゲートの側部を
酸化し、上記サイドウォールに含まれるリンを上記フロ
ーティングゲートおよびコントロールゲートの側部に拡
散させる熱処理を行うことを特徴とする請求項５または
６記載の不揮発性半導体装置の製造方法。 - 【請求項８】半導体基板上に、ゲート絶縁層、フローテ
ィングゲート、中間絶縁層、およびコントロールゲート
を形成した後、斜めイオン注入法により、フローティン
グゲートおよびコントロールゲートの側部にリンをドー
プし、その後サイドウォールを形成することを特徴とす
る不揮発性半導体装置の製造方法。 - 【請求項９】半導体基板上に、ゲート絶縁層、フローテ
ィングゲート、中間絶縁層、およびコントロールゲート
を形成した後、フローティングゲートおよびコントロー
ルゲートの側部にサイドウォールを形成し、このサイド
ウォールに、斜めイオン注入法により、リンをドープす
ることを特徴とする不揮発性半導体装置の製造方法。 - 【請求項１０】半導体基板上に、ゲート絶縁層、フロー
ティングゲート、中間絶縁層、およびコントロールゲー
トを形成した後、リンプレデポジション法により、フロ
ーティングゲートおよびコントロールゲートの側部にリ
ンをドープし、その後サイドウォールを形成することを
特徴とする不揮発性半導体装置の製造方法。 - 【請求項１１】上記サイドウォール内におけるリン含有
膜の外側に、リンがドープされていない絶縁膜が積層し
てあることを特徴とする請求項３に記載の不揮発性半導
体装置。 - 【請求項１２】上記サイドウォール内におけるリン含有
膜の外側に、この薄膜に接するように、酸化阻止膜が積
層してあることを特徴とする請求項３に記載の不揮発性
半導体装置。 - 【請求項１３】上記リン含有膜の外側に、このリン含有
膜に接するように、酸化阻止膜を形成することを特徴と
する請求項６に記載の不揮発性半導体装置の製造方法。 - 【請求項１４】上記サイドウォールを形成した後、フロ
ーティングゲートおよびコントロールゲートの側部を熱
酸化しないことを特徴とする請求項５、６または１３の
いずれかに記載の不揮発性半導体装置の製造方法。 - 【請求項１５】上記酸化阻止膜は、窒化シリコン膜であ
る請求項１２に記載の不揮発性半導体装置。 - 【請求項１６】上記サイドウォールを形成した後、コン
トロールゲートおよびサイドウォールの上部を酸化阻止
用のキャップ層で覆い、その後、ソース・ドレイン領域
形成用の熱処理を行うことを特徴とする請求項５、６ま
たは１３のいずれかに記載の不揮発性半導体装置の製造
方法。
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-
1996
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