JP2000133728A - 不揮発性メモリ装置の製造方法 - Google Patents
不揮発性メモリ装置の製造方法Info
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
(57)【要約】
【課題】 自己整列ソース蝕刻時、積層ゲート構造の側
壁損傷及び活性領域の損傷を防止できる不揮発性メモリ
装置の製造方法を提供する。 【解決手段】 半導体基板１００上に延伸する複数のフ
ィールド酸化膜１１２を形成し複数の活性領域を限定す
る。続いて、複数の活性領域と垂直な複数の積層ゲート
となるゲート酸化膜１１４、フローティングゲート１２
０、ゲート間絶縁膜１２５、およびコントロールゲート
１３０を形成した後、積層ゲートの間に露出する活性領
域内にソース領域１４８およびドレーン領域１４３を形
成する。積層ゲートの表面全体及び露出した活性領域上
に蝕刻損傷防止膜１５０を形成する。積層ゲートの間か
ら露出したフィールド酸化膜１１２を蝕刻し、半導体基
板１００を露出させる。露出した半導体基板１００に不
純物を注入しソース領域を１４８積層ゲートと平行に連
結するソースライン拡散層を形成する。
壁損傷及び活性領域の損傷を防止できる不揮発性メモリ
装置の製造方法を提供する。 【解決手段】 半導体基板１００上に延伸する複数のフ
ィールド酸化膜１１２を形成し複数の活性領域を限定す
る。続いて、複数の活性領域と垂直な複数の積層ゲート
となるゲート酸化膜１１４、フローティングゲート１２
０、ゲート間絶縁膜１２５、およびコントロールゲート
１３０を形成した後、積層ゲートの間に露出する活性領
域内にソース領域１４８およびドレーン領域１４３を形
成する。積層ゲートの表面全体及び露出した活性領域上
に蝕刻損傷防止膜１５０を形成する。積層ゲートの間か
ら露出したフィールド酸化膜１１２を蝕刻し、半導体基
板１００を露出させる。露出した半導体基板１００に不
純物を注入しソース領域を１４８積層ゲートと平行に連
結するソースライン拡散層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装置
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリ装置を高集積化するため
にワードライン方向及びビットライン方向のセルのサイ
ズを縮小するため、多くの研究が行われてきた。アメリ
カ合衆国特許第５１２０６７１号公報に開示される発明
はこの研究結果の一つである。前述の特許は、隣接セル
間のソース領域をワードライン方向へ連結させるソース
ライン拡散層が形成される活性領域の存在により、セル
サイズを縮小させることに一定の限界がある点を解決し
た技術である。即ち、前述の特許はソースライン拡散層
を形成するための活性領域を形成する代わりに、フィー
ルド酸化膜を蝕刻しその下部にソースライン拡散層を形
成する。そして、ワードライン方向へ隣接セルのソース
領域を連結させる自己整列ソース蝕刻技術を採用してい
る。自己整列ソース蝕刻によると、ソースライン拡散層
を形成するための活性領域が不要であり、ワードライン
とソースライン拡散層が形成される活性領域間の絶縁距
離も不要であるので、メモリセルアレイのサイズを縮小
させることができる。
にワードライン方向及びビットライン方向のセルのサイ
ズを縮小するため、多くの研究が行われてきた。アメリ
カ合衆国特許第５１２０６７１号公報に開示される発明
はこの研究結果の一つである。前述の特許は、隣接セル
間のソース領域をワードライン方向へ連結させるソース
ライン拡散層が形成される活性領域の存在により、セル
サイズを縮小させることに一定の限界がある点を解決し
た技術である。即ち、前述の特許はソースライン拡散層
を形成するための活性領域を形成する代わりに、フィー
ルド酸化膜を蝕刻しその下部にソースライン拡散層を形
成する。そして、ワードライン方向へ隣接セルのソース
領域を連結させる自己整列ソース蝕刻技術を採用してい
る。自己整列ソース蝕刻によると、ソースライン拡散層
を形成するための活性領域が不要であり、ワードライン
とソースライン拡散層が形成される活性領域間の絶縁距
離も不要であるので、メモリセルアレイのサイズを縮小
させることができる。
【０００３】自己整列ソース蝕刻技術によると、先ずフ
ィールド酸化膜が形成された基板上にゲート酸化膜、フ
ローティングゲート、絶縁膜及びコントロールゲートが
順に積層された積層ゲート構造を形成する。そして、隣
接のセルのソース領域をワードラインとして機能するコ
ントロールゲート方向へ露出させるマスクを形成する。
マスクから露出したフィールド酸化膜をワードラインを
自己整列マスクとして使用して蝕刻し、不純物を注入し
隣接のセルのソース領域を連結するソースライン拡散層
を形成する。
ィールド酸化膜が形成された基板上にゲート酸化膜、フ
ローティングゲート、絶縁膜及びコントロールゲートが
順に積層された積層ゲート構造を形成する。そして、隣
接のセルのソース領域をワードラインとして機能するコ
ントロールゲート方向へ露出させるマスクを形成する。
マスクから露出したフィールド酸化膜をワードラインを
自己整列マスクとして使用して蝕刻し、不純物を注入し
隣接のセルのソース領域を連結するソースライン拡散層
を形成する。
【０００４】自己整列ソース蝕刻時、積層ゲート構造の
ソース領域側に隣接した側壁が露出する。そのため、ゲ
ート酸化膜、フローティングゲート、ゲート間絶縁膜、
コントロールゲートの一部、ならびに半導体基板が蝕刻
により損傷する。特に、ゲート酸化膜及びゲート間絶縁
膜の損傷が大きく、このような蝕刻損傷は不揮発性メモ
リ装置の性能を劣化させる。
ソース領域側に隣接した側壁が露出する。そのため、ゲ
ート酸化膜、フローティングゲート、ゲート間絶縁膜、
コントロールゲートの一部、ならびに半導体基板が蝕刻
により損傷する。特に、ゲート酸化膜及びゲート間絶縁
膜の損傷が大きく、このような蝕刻損傷は不揮発性メモ
リ装置の性能を劣化させる。
【０００５】自己整列ソース蝕刻工程時にフィールド酸
化膜のみが蝕刻されるだけでなく、ソース領域が形成さ
れた活性領域まで蝕刻される。即ち、活性領域部位のシ
リコン基板が３００Å以上過蝕刻され、ソース部位に蝕
刻による損傷が発生する。蝕刻による損傷が発生する
と、電荷貯蔵能力が減少する。蝕刻による損傷を治癒す
るための方法としてアニーリングがあるが、このアニー
リングは９００℃〜１０００℃の高温で実施する必要が
あり、さらに他の問題を引き起こす。
化膜のみが蝕刻されるだけでなく、ソース領域が形成さ
れた活性領域まで蝕刻される。即ち、活性領域部位のシ
リコン基板が３００Å以上過蝕刻され、ソース部位に蝕
刻による損傷が発生する。蝕刻による損傷が発生する
と、電荷貯蔵能力が減少する。蝕刻による損傷を治癒す
るための方法としてアニーリングがあるが、このアニー
リングは９００℃〜１０００℃の高温で実施する必要が
あり、さらに他の問題を引き起こす。
【０００６】上記のような蝕刻による損傷を防止するた
めに自己整列ソース蝕刻を実施する前に積層ゲート構造
の側壁にスペーサを形成する技術がアメリカ合衆国特許
第５４７０７７３号に開示されている。この特許に開示
されている技術によりスペーサを形成すると、積層ゲー
ト構造の側壁の損傷は防止できるものの、ソース領域が
形成された活性領域が損傷するという問題を解決するこ
とはできない。又、スペーサ形成方法を使用する場合、
スペーサ形成用絶縁膜を形成し、引き続きこれを異方性
蝕刻してスペーサを形成するという２段階の工程を必要
とする。
めに自己整列ソース蝕刻を実施する前に積層ゲート構造
の側壁にスペーサを形成する技術がアメリカ合衆国特許
第５４７０７７３号に開示されている。この特許に開示
されている技術によりスペーサを形成すると、積層ゲー
ト構造の側壁の損傷は防止できるものの、ソース領域が
形成された活性領域が損傷するという問題を解決するこ
とはできない。又、スペーサ形成方法を使用する場合、
スペーサ形成用絶縁膜を形成し、引き続きこれを異方性
蝕刻してスペーサを形成するという２段階の工程を必要
とする。
【０００７】
【発明が解決しようとする課題】本発明の目的は自己整
列ソース蝕刻時、積層ゲート構造の側壁損傷及び活性領
域の損傷を防止できる不揮発性メモリ装置の製造方法を
提供することにある。
列ソース蝕刻時、積層ゲート構造の側壁損傷及び活性領
域の損傷を防止できる不揮発性メモリ装置の製造方法を
提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の不揮発性メモリ装置の製造方法によると、
積層ゲート構造の表面全体及び活性領域上に蝕刻損傷防
止膜を形成した後、自己整列ソース蝕刻を実施する。半
導体基板上に一方向へ平行に延伸する複数のフィールド
酸化膜を形成して複数の活性領域を限定する。続いて、
複数の活性領域と垂直な複数の積層ゲートを形成した
後、積層ゲートの間に露出する活性領域内にソース及び
ドレーン領域を形成する。積層ゲートの表面全体及び露
出した活性領域上に蝕刻損傷防止膜を形成する。積層ゲ
ートの間から露出したフィールド酸化膜を蝕刻し、半導
体基板を露出させる。露出した半導体基板に不純物を注
入しソース領域を積層ゲートと平行に連結するソースラ
イン拡散層を形成する。
めに本発明の不揮発性メモリ装置の製造方法によると、
積層ゲート構造の表面全体及び活性領域上に蝕刻損傷防
止膜を形成した後、自己整列ソース蝕刻を実施する。半
導体基板上に一方向へ平行に延伸する複数のフィールド
酸化膜を形成して複数の活性領域を限定する。続いて、
複数の活性領域と垂直な複数の積層ゲートを形成した
後、積層ゲートの間に露出する活性領域内にソース及び
ドレーン領域を形成する。積層ゲートの表面全体及び露
出した活性領域上に蝕刻損傷防止膜を形成する。積層ゲ
ートの間から露出したフィールド酸化膜を蝕刻し、半導
体基板を露出させる。露出した半導体基板に不純物を注
入しソース領域を積層ゲートと平行に連結するソースラ
イン拡散層を形成する。
【０００９】蝕刻損傷防止膜は熱酸化工程により形成
し、積層ゲートを構成するゲート酸化膜厚さの２倍以上
の厚さで形成するのが望ましい。
し、積層ゲートを構成するゲート酸化膜厚さの２倍以上
の厚さで形成するのが望ましい。
【００１０】蝕刻工程はフィールド酸化膜を積層ゲート
と平行な方向へ露出させる自己整列ソース蝕刻マスクを
使用して実施し、この蝕刻マスクをそのままイオン注入
マスクとして使用することによりソースライン拡散層を
形成する。
と平行な方向へ露出させる自己整列ソース蝕刻マスクを
使用して実施し、この蝕刻マスクをそのままイオン注入
マスクとして使用することによりソースライン拡散層を
形成する。
【００１１】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の望ましい実施例を説明する。本発明は後述する実
施例に限らず相異なる多様な形態で実施可能である。本
実施例は本発明の開示するものであり、通常の知識を有
する者に発明の範疇を知らせるため提供される。添付さ
れた図面に記載されているそれぞれの膜、及びそれぞれ
の領域は説明を容易にするために強調している。本実施
例による製造方法は、例えばＥＰＲＯＭ（Electrically
ProgrammableRead Only Memory）、ＥＥＰＲＯＭ（Ele
ctrically Erasable PROM）、フラッシュＥＰＲＯＭ、
又はフラッシュＥＥＰＲＯＭなどの不揮発性メモリ装置
に適用可能である。以下、実施例ではフラッシュメモリ
装置を例として説明する。
発明の望ましい実施例を説明する。本発明は後述する実
施例に限らず相異なる多様な形態で実施可能である。本
実施例は本発明の開示するものであり、通常の知識を有
する者に発明の範疇を知らせるため提供される。添付さ
れた図面に記載されているそれぞれの膜、及びそれぞれ
の領域は説明を容易にするために強調している。本実施
例による製造方法は、例えばＥＰＲＯＭ（Electrically
ProgrammableRead Only Memory）、ＥＥＰＲＯＭ（Ele
ctrically Erasable PROM）、フラッシュＥＰＲＯＭ、
又はフラッシュＥＥＰＲＯＭなどの不揮発性メモリ装置
に適用可能である。以下、実施例ではフラッシュメモリ
装置を例として説明する。
【００１２】図１は本実施例の製造方法により製造され
たフラッシュメモリ装置のセルアレイ部を示すレイアウ
ト図である。図２は図１に示したフラッシュメモリ装置
のセルアレイ部を示す等価回路図である。図１に示すよ
うにセルアレイ部は、活性領域１０、フローティングゲ
ートパターン２０、ワードラインとして機能するコント
ロールゲートパターン３０、ビットラインコンタクトホ
ールパターン６０、ビットラインパターン７０、ソース
ラインコンタクトホールパターン８０、共通ソースライ
ンパターン９０を有している。
たフラッシュメモリ装置のセルアレイ部を示すレイアウ
ト図である。図２は図１に示したフラッシュメモリ装置
のセルアレイ部を示す等価回路図である。図１に示すよ
うにセルアレイ部は、活性領域１０、フローティングゲ
ートパターン２０、ワードラインとして機能するコント
ロールゲートパターン３０、ビットラインコンタクトホ
ールパターン６０、ビットラインパターン７０、ソース
ラインコンタクトホールパターン８０、共通ソースライ
ンパターン９０を有している。
【００１３】以下、図３〜図８に基づいてフラッシュメ
モリ装置のセルアレイ領域を製造する方法を説明する。
図３に示すように半導体基板１００上にフィールド酸化
膜１１２を形成し、活性領域を限定する。活性領域及び
フィールド酸化膜１１２上にゲート酸化膜１１４を９０
Å〜１００Å厚さで形成する。ゲート酸化膜１１４上に
フローティングゲートを形成するための第１導電膜を形
成する。第１導電膜は多結晶シリコン膜を蒸着した後、
ドーピング工程を実施して導電性を与える。オキシ塩化
燐（ＰＯＣｌ3）デポジット工程又はｎ−型イオン注入
工程が使用される。続いて、ビットライン方向へ隣接セ
ルと分離するように第１導電膜をマスクを使用してパタ
ーニングする。
モリ装置のセルアレイ領域を製造する方法を説明する。
図３に示すように半導体基板１００上にフィールド酸化
膜１１２を形成し、活性領域を限定する。活性領域及び
フィールド酸化膜１１２上にゲート酸化膜１１４を９０
Å〜１００Å厚さで形成する。ゲート酸化膜１１４上に
フローティングゲートを形成するための第１導電膜を形
成する。第１導電膜は多結晶シリコン膜を蒸着した後、
ドーピング工程を実施して導電性を与える。オキシ塩化
燐（ＰＯＣｌ3）デポジット工程又はｎ−型イオン注入
工程が使用される。続いて、ビットライン方向へ隣接セ
ルと分離するように第１導電膜をマスクを使用してパタ
ーニングする。
【００１４】フローティングゲート形成用マスクを除去
した後、ゲート間絶縁膜を形成する。ゲート間絶縁膜
は、酸化膜／窒化膜／酸化膜をそれぞれ厚さ５０〜９０
Å／８０〜１２０Å／５０〜６０Åで形成したＯＮＯ膜
で構成するのが望ましい。その後、コントロールゲート
を形成するための第２導電膜を形成する。第２導電膜は
多結晶シリコン膜の単一膜又は多結晶シリコン膜と金属
シリサイド膜の二重膜で形成する。さらに、マスクを使
用して第２導電膜、ゲート間絶縁膜、及び第１導電膜を
順にパターニングし、フローティングゲート１２０、ゲ
ート間絶縁膜１２５、及びコントロールゲート１３０に
より構成される積層ゲート構造を形成する。
した後、ゲート間絶縁膜を形成する。ゲート間絶縁膜
は、酸化膜／窒化膜／酸化膜をそれぞれ厚さ５０〜９０
Å／８０〜１２０Å／５０〜６０Åで形成したＯＮＯ膜
で構成するのが望ましい。その後、コントロールゲート
を形成するための第２導電膜を形成する。第２導電膜は
多結晶シリコン膜の単一膜又は多結晶シリコン膜と金属
シリサイド膜の二重膜で形成する。さらに、マスクを使
用して第２導電膜、ゲート間絶縁膜、及び第１導電膜を
順にパターニングし、フローティングゲート１２０、ゲ
ート間絶縁膜１２５、及びコントロールゲート１３０に
より構成される積層ゲート構造を形成する。
【００１５】図４に示すように積層ゲートが形成された
結果物上にソース及びドレーン領域を形成するためのイ
オン注入マスク１４０を形成する。マスク１４０はフォ
トレジスト膜を塗布した後パターニングして形成する。
素子の種類によりｎ型又はｐ型不純物１４２をイオン注
入マスク１４０を使用して注入し、ドレーン領域１４３
及びソース領域１４８を形成する。
結果物上にソース及びドレーン領域を形成するためのイ
オン注入マスク１４０を形成する。マスク１４０はフォ
トレジスト膜を塗布した後パターニングして形成する。
素子の種類によりｎ型又はｐ型不純物１４２をイオン注
入マスク１４０を使用して注入し、ドレーン領域１４３
及びソース領域１４８を形成する。
【００１６】図５に示すようにドレーン領域１４３及び
ソース領域１４８を形成するためのイオン注入用のマス
ク１４０を除去した後、熱酸化工程を実施し蝕刻損傷防
止膜１５０を形成する。蝕刻損傷防止膜１５０はゲート
酸化膜１１４、フローティングゲート１２０、ゲート間
絶縁膜１２５及びコントロールゲート１３０の露出した
表面及び半導体基板１００の全面に形成される。
ソース領域１４８を形成するためのイオン注入用のマス
ク１４０を除去した後、熱酸化工程を実施し蝕刻損傷防
止膜１５０を形成する。蝕刻損傷防止膜１５０はゲート
酸化膜１１４、フローティングゲート１２０、ゲート間
絶縁膜１２５及びコントロールゲート１３０の露出した
表面及び半導体基板１００の全面に形成される。
【００１７】蝕刻損傷防止膜１５０は、ゲート酸化膜１
１４の厚さの２倍以上の厚さで形成するのが望ましい。
即ち、２００Å〜３００Åの厚さで形成する。これは、
蝕刻損傷防止膜１５０がゲート酸化膜１１４の厚さの２
倍以下となると、自己整列ソース蝕刻時、蝕刻損傷防止
膜１５０が蝕刻損傷防止機能を発揮せず、ゲート酸化膜
１１４が損傷する可能性があるためである。熱酸化工程
の条件は、形成するべき蝕刻損傷防止膜１５０の厚さに
より決定される。例えば、湿式酸化工程を使用する場
合、８５０℃〜９００℃で１０分〜２０分間熱酸化工程
を実施する。乾式酸化工程を使用する場合、８５０℃〜
９００℃の温度で２０分〜３０分間熱酸化工程を実施す
る。
１４の厚さの２倍以上の厚さで形成するのが望ましい。
即ち、２００Å〜３００Åの厚さで形成する。これは、
蝕刻損傷防止膜１５０がゲート酸化膜１１４の厚さの２
倍以下となると、自己整列ソース蝕刻時、蝕刻損傷防止
膜１５０が蝕刻損傷防止機能を発揮せず、ゲート酸化膜
１１４が損傷する可能性があるためである。熱酸化工程
の条件は、形成するべき蝕刻損傷防止膜１５０の厚さに
より決定される。例えば、湿式酸化工程を使用する場
合、８５０℃〜９００℃で１０分〜２０分間熱酸化工程
を実施する。乾式酸化工程を使用する場合、８５０℃〜
９００℃の温度で２０分〜３０分間熱酸化工程を実施す
る。
【００１８】ドレーン領域１４３を被覆しワードライン
として機能するコントロールゲート１３０と平行な方向
に隣接のセルのソース領域１４８及びフィールド酸化膜
１１２を露出させるために、図６に示すように自己整列
ソース蝕刻用マスク１５５は、蝕刻損傷防止膜１５０が
形成された結果物上に形成される。
として機能するコントロールゲート１３０と平行な方向
に隣接のセルのソース領域１４８及びフィールド酸化膜
１１２を露出させるために、図６に示すように自己整列
ソース蝕刻用マスク１５５は、蝕刻損傷防止膜１５０が
形成された結果物上に形成される。
【００１９】半導体基板１００を露出させるために、自
己整列ソース蝕刻用マスク１５５及びコントロールゲー
ト１３０を蝕刻マスクとして使用し、露出したフィール
ド酸化膜１１２を蝕刻する。蝕刻損傷防止膜１５０は、
フィールド酸化膜１１２にが蝕刻される際にゲート酸化
膜１１４、フローティングゲート１２０、ゲート間絶縁
膜１２５、及びコントロールゲート１３０の側壁が損傷
するのを防止する。
己整列ソース蝕刻用マスク１５５及びコントロールゲー
ト１３０を蝕刻マスクとして使用し、露出したフィール
ド酸化膜１１２を蝕刻する。蝕刻損傷防止膜１５０は、
フィールド酸化膜１１２にが蝕刻される際にゲート酸化
膜１１４、フローティングゲート１２０、ゲート間絶縁
膜１２５、及びコントロールゲート１３０の側壁が損傷
するのを防止する。
【００２０】又、蝕刻損傷防止膜１５０は、ソース領域
１４８が形成されている活性領域上にも形成されている
ので、フィールド酸化膜１１２蝕刻時にソース領域１４
８が形成されている活性領域が損傷されることも防止す
る。図７に示すように、自己整列ソース蝕刻用マスク１
５５をそのままイオン注入マスクとして使用し、不純物
１５７を注入する。不純物１５７はソース領域１４８を
形成する不純物と同一の導電形の不純物を使用する。こ
れにより、コントロールゲート１３０と平行な方向で隣
接するセルのソース領域１４８を連結するソースライン
拡散層１５８が形成される。
１４８が形成されている活性領域上にも形成されている
ので、フィールド酸化膜１１２蝕刻時にソース領域１４
８が形成されている活性領域が損傷されることも防止す
る。図７に示すように、自己整列ソース蝕刻用マスク１
５５をそのままイオン注入マスクとして使用し、不純物
１５７を注入する。不純物１５７はソース領域１４８を
形成する不純物と同一の導電形の不純物を使用する。こ
れにより、コントロールゲート１３０と平行な方向で隣
接するセルのソース領域１４８を連結するソースライン
拡散層１５８が形成される。
【００２１】図８に示すように、自己整列ソース蝕刻用
マスク１５５を除去した後、積層ゲート構造を十分に被
覆するように層間絶縁膜１５９を形成する。層間絶縁膜
１５９は高温酸化膜とＢＰＳＧ膜とをそれぞれ５００Å
〜１０００Å、４０００Å〜６０００Åで形成した後、
８５０℃〜９００℃で１０分〜２０分間リフローして形
成する。続いて、層間絶縁膜１５９をパターニングし、
ビットラインコンタクトホールとソースラインコンタク
トホールとを形成する。このコンタクトホールを埋め込
むように導電膜をデポジットした後、エッチバック又は
化学機械的ポリシング方法を使用してコンタクトホール
内にのみ導電膜を残し、ビットラインプラグ１６０と図
示しないソースラインプラグとを形成する。その後、再
び導電膜を形成した後、パターニングしてビットライン
プラグ１６０と接続するビットライン１７０及び図示し
ないソースラインプラグと接続する図示しない共通ソー
スラインを形成する。プラグを形成せずにコンタクトホ
ールを直接埋め込むビットラインと共通ソースラインが
形成できることは勿論である。
マスク１５５を除去した後、積層ゲート構造を十分に被
覆するように層間絶縁膜１５９を形成する。層間絶縁膜
１５９は高温酸化膜とＢＰＳＧ膜とをそれぞれ５００Å
〜１０００Å、４０００Å〜６０００Åで形成した後、
８５０℃〜９００℃で１０分〜２０分間リフローして形
成する。続いて、層間絶縁膜１５９をパターニングし、
ビットラインコンタクトホールとソースラインコンタク
トホールとを形成する。このコンタクトホールを埋め込
むように導電膜をデポジットした後、エッチバック又は
化学機械的ポリシング方法を使用してコンタクトホール
内にのみ導電膜を残し、ビットラインプラグ１６０と図
示しないソースラインプラグとを形成する。その後、再
び導電膜を形成した後、パターニングしてビットライン
プラグ１６０と接続するビットライン１７０及び図示し
ないソースラインプラグと接続する図示しない共通ソー
スラインを形成する。プラグを形成せずにコンタクトホ
ールを直接埋め込むビットラインと共通ソースラインが
形成できることは勿論である。
【００２２】
【発明の効果】本発明の製造方法によると、蝕刻損傷防
止膜を積層ゲート構造の全表面及び活性領域上に形成し
た後、自己整列ソース蝕刻工程を進行する。従って、自
己整列ソース蝕刻時、積層ゲート構造のソース領域に隣
接した側壁領域が損傷されることが防止できる。又、ソ
ース領域が形成されている活性領域が損傷されることも
効果的に防止できる。そして、蝕刻損傷防止膜は熱酸化
工程一つの工程で形成するので、絶縁膜を形成した後、
これを異方性蝕刻して形成するスペーサ製造工程に比べ
て製造工程が単純化する。
止膜を積層ゲート構造の全表面及び活性領域上に形成し
た後、自己整列ソース蝕刻工程を進行する。従って、自
己整列ソース蝕刻時、積層ゲート構造のソース領域に隣
接した側壁領域が損傷されることが防止できる。又、ソ
ース領域が形成されている活性領域が損傷されることも
効果的に防止できる。そして、蝕刻損傷防止膜は熱酸化
工程一つの工程で形成するので、絶縁膜を形成した後、
これを異方性蝕刻して形成するスペーサ製造工程に比べ
て製造工程が単純化する。
【図１】本発明の一実施例による不揮発性メモリ装置の
製造方法により製造されたフラッシュメモリ装置のセル
アレイ部を示す模式図である。
製造方法により製造されたフラッシュメモリ装置のセル
アレイ部を示す模式図である。
【図２】図１に示したフラッシュメモリ装置の等価回路
図である。
図である。
【図３】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
【図４】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
【図５】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
【図６】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
【図７】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
【図８】本発明の一実施例によるフラッシュメモリ装置
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
を製造する段階を示す図であって、（Ａ）は図１のＡ−
Ａ線に対応する位置で切断した断面図、（Ｂ）は図１の
Ｂ−Ｂ線に対応する位置で切断した断面図を示してい
る。
１０ 活性領域パターン １００ 半導体基板 １１２ フィールド酸化膜 １１４ ゲート酸化膜（積層ゲート） １２０ フローティングゲート（積層ゲート） １２５ ゲート間絶縁膜（積層ゲート） １３０ コントロールゲート（積層ゲート） １４０ イオン注入マスク １４２ 不純物 １４３ ドレーン領域 １４８ ソース領域 １５０ 蝕刻損傷防止膜 １５５ 自己整列ソース蝕刻用マスク １５７ 不純物 １５８ 拡散層
Claims (8)
- 【請求項１】 （ａ）半導体基板を準備する段階と、 （ｂ）前記半導体基板上に複数の活性領域を限定するた
めに一方向へ平行に延伸する複数のフィールド酸化膜を
形成する段階と、 （ｃ）複数の前記活性領域に対し垂直な複数の積層ゲー
トを形成する段階と、 （ｄ）前記積層ゲートの間から露出する活性領域内にソ
ース領域及びドレーン領域を形成する段階と、 （ｅ）前記積層ゲートの表面全体及び前記活性領域上に
蝕刻損傷防止膜を形成する段階と、 （ｆ）前記半導体基板が露出するように前記積層ゲート
の間から露出する前記フィールド酸化膜を蝕刻する段階
と、 （ｇ）露出した前記半導体基板に不純物を注入し前記ソ
ース領域を前記積層ゲートに対し平行に連結するソース
ライン拡散層を形成する段階と、 を含むことを特徴とする不揮発性メモリ装置の製造方
法。 - 【請求項２】 前記（ｅ）段階は、熱酸化工程により前
記蝕刻損傷防止膜を形成することを特徴とする請求項１
に記載の不揮発性メモリ装置の製造方法。 - 【請求項３】 前記熱酸化工程は、湿式酸化を８５０℃
〜９００℃において１０分〜２０分間実施することを特
徴とする請求項２に記載の不揮発性メモリ装置の製造方
法。 - 【請求項４】 前記熱酸化工程は、乾式酸化を８５０℃
〜９００℃において２０分〜３０分間実施することを特
徴とする請求項２に記載の不揮発性メモリ装置の製造方
法。 - 【請求項５】 前記（ｃ）段階はゲート酸化膜、フロー
ティングゲート、ゲート間絶縁膜及びコントロールゲー
トを順に積層して積層ゲートを形成する段階であり、前
記（ｅ）段階は前記ゲート酸化膜の２倍以上の厚さを有
する前記蝕刻損傷防止膜を形成する段階であることを特
徴とする請求項１に記載の不揮発性メモリ装置の製造方
法。 - 【請求項６】 前記（ｆ）段階は、（ｆ１）前記積層ゲ
ートに対し平行に前記フィールド酸化膜が露出するよう
に自己整列ソース蝕刻マスクを形成する段階、ならびに
（ｆ２）前記半導体基板が露出するように前記自己整列
ソース蝕刻マスク及び前記積層ゲートから露出した前記
フィールド酸化膜を蝕刻する段階を含むことを特徴とす
る請求項１に記載の不揮発性メモリ装置の製造方法。 - 【請求項７】 前記（ｆ）段階は、（ｆ３）前記自己整
列ソース蝕刻マスク及び前記積層ゲートをイオン注入マ
スクとして使用し露出している前記半導体基板に不純物
を注入して前記ソース領域を連結するソースライン拡散
層を形成する段階をさらに含むことを特徴とする請求項
６に記載の不揮発性メモリ装置の製造方法。 - 【請求項８】 前記ソース領域は、フラッシュＥＰＲＯ
Ｍのソース領域であることを特徴とする請求項１に記載
の不揮発性メモリ装置の製造方法。
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