JP2002190534A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＭＯＳ型構造のメモリセルを含む半導体記憶
装置において、ゲート電極及びソース・ドレイン領域の
低抵抗化と、ソース・ドレインのコンタクト抵抗の低抵
抗化を実現した半導体記憶装置およびその製造方法を提
供する。 【解決手段】 半導体基板上に形成されたゲート電極G
と、ゲート電極Gの両側に形成されたソース領域Ｓとド
レイン領域Dとを備えるMOS型構造のメモリセルMCを含む
半導体記憶装置において、ソース領域Ｓはソースコンタ
クト領域にのみ金属シリサイド層121を備える。ソース
領域Sの表面に凹凸部が存在している場合でも、当該凹
凸部に金属シリサイド層121が形成されていないため、
金属シリサイド層121が凹凸部において断状態に形成さ
れることがなく、また金属シリサイド層121を形成する
ための金属がソース領域Sのシリコン原子を吸収するこ
とがなく、ソース領域Sの電気抵抗が増大することが防
止される。また、ソースコンタクト電極SCを形成する領
域には金属シリサイド層121が形成されているので、ソ
ースコンタクト抵抗を低減することが可能になる。
装置において、ゲート電極及びソース・ドレイン領域の
低抵抗化と、ソース・ドレインのコンタクト抵抗の低抵
抗化を実現した半導体記憶装置およびその製造方法を提
供する。 【解決手段】 半導体基板上に形成されたゲート電極G
と、ゲート電極Gの両側に形成されたソース領域Ｓとド
レイン領域Dとを備えるMOS型構造のメモリセルMCを含む
半導体記憶装置において、ソース領域Ｓはソースコンタ
クト領域にのみ金属シリサイド層121を備える。ソース
領域Sの表面に凹凸部が存在している場合でも、当該凹
凸部に金属シリサイド層121が形成されていないため、
金属シリサイド層121が凹凸部において断状態に形成さ
れることがなく、また金属シリサイド層121を形成する
ための金属がソース領域Sのシリコン原子を吸収するこ
とがなく、ソース領域Sの電気抵抗が増大することが防
止される。また、ソースコンタクト電極SCを形成する領
域には金属シリサイド層121が形成されているので、ソ
ースコンタクト抵抗を低減することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルを構成するゲート電極及びソース・
ドレイン領域にサリサイド層（自己整合的に形成する金
属シリサイド層）を有する半導体記憶装置とその製造方
法に関するものである。
し、特にメモリセルを構成するゲート電極及びソース・
ドレイン領域にサリサイド層（自己整合的に形成する金
属シリサイド層）を有する半導体記憶装置とその製造方
法に関するものである。
【０００２】
【従来の技術】フラッシュメモリ等のＭＯＳ型メモリセ
ルで構成される不揮発性半導体記憶装置では、高集積化
が進められると、メモリセルを構成しているゲート電極
及びソース・ドレイン領域が微細化され、ゲート抵抗や
ソース・ドレイン抵抗が増大し、動作速度の高速化を図
る上で好ましくない。そのため、ゲート電極やソース・
ドレイン領域に金属シリサイド層を形成し、ゲート抵抗
やソース・ドレイン抵抗の低抵抗化を図ることが行われ
ている。図１２及び図１３はいわゆるＮＯＲ型のメモリ
セルを説明する図であり、図１２は平面レイアウト図、
図１３（ａ）〜（ｃ）は図１２のＡＡ線、ＢＢ線、ＣＣ
線に沿う各断面図である。シリコン基板２０１の行方向
（図示左右方向）に伸びる複数本のゲート電極Ｇが列方
向（図示上下方向）に所要の間隔で配列される。ゲート
電極Ｇは、行方向に連続したワード線としてのコントロ
ールゲートＣＧと、当該コントロールゲートＣＧの下層
に設けられて個々のメモリセルに対応した島状のフロー
ティングゲートＦＧとで構成されている。また、ゲート
電極Ｇの列方向の間にはソース領域Ｓとドレイン領域Ｄ
を構成する不純物拡散層２０２，２０３が交互に配置さ
れている。ソース領域Ｓは前記ゲート電極Ｇと平行に行
方向に連続した状態で形成され、ドレイン領域Ｄは行方
向に所要の間隔で配置された素子分離絶縁膜２０４によ
って行方向に分離されている。そして、ゲート電極Ｇ
と、これを挟む対をなすソース領域Ｓ及びドレイン領域
Ｄとで１つのメモリセルＭＣを構成する。
ルで構成される不揮発性半導体記憶装置では、高集積化
が進められると、メモリセルを構成しているゲート電極
及びソース・ドレイン領域が微細化され、ゲート抵抗や
ソース・ドレイン抵抗が増大し、動作速度の高速化を図
る上で好ましくない。そのため、ゲート電極やソース・
ドレイン領域に金属シリサイド層を形成し、ゲート抵抗
やソース・ドレイン抵抗の低抵抗化を図ることが行われ
ている。図１２及び図１３はいわゆるＮＯＲ型のメモリ
セルを説明する図であり、図１２は平面レイアウト図、
図１３（ａ）〜（ｃ）は図１２のＡＡ線、ＢＢ線、ＣＣ
線に沿う各断面図である。シリコン基板２０１の行方向
（図示左右方向）に伸びる複数本のゲート電極Ｇが列方
向（図示上下方向）に所要の間隔で配列される。ゲート
電極Ｇは、行方向に連続したワード線としてのコントロ
ールゲートＣＧと、当該コントロールゲートＣＧの下層
に設けられて個々のメモリセルに対応した島状のフロー
ティングゲートＦＧとで構成されている。また、ゲート
電極Ｇの列方向の間にはソース領域Ｓとドレイン領域Ｄ
を構成する不純物拡散層２０２，２０３が交互に配置さ
れている。ソース領域Ｓは前記ゲート電極Ｇと平行に行
方向に連続した状態で形成され、ドレイン領域Ｄは行方
向に所要の間隔で配置された素子分離絶縁膜２０４によ
って行方向に分離されている。そして、ゲート電極Ｇ
と、これを挟む対をなすソース領域Ｓ及びドレイン領域
Ｄとで１つのメモリセルＭＣを構成する。
【０００３】このようなメモリセルＭＣにおいて、前述
したように動作速度の高速化を図るために、ゲート電極
Ｇ、すなわちコントロールゲートＣＧの表面、及び前記
ソース領域Ｓ及びドレイン領域Ｄの表面にコバルトある
いはチタン等の高融点金属を用いた金属シリサイド層２
２１を形成し、これらの低抵抗化を図ることが行われて
いる。また、ソース領域Ｓとドレイン領域Ｄには、層間
絶縁膜２３１に開口したコンタクトホール２３２に形成
するソースコンタクト電極ＳＣとドレインコンタクト電
極ＤＣをそれぞれ構成する金属２３３を前記金属シリサ
イド層２２１を介して接続する構成としている。なお、
図１２に示すように、ドレインコンタクト電極ＤＣは各
メモリセルＭＣのドレイン領域Ｄに配置しているが、ソ
ースコンタクト電極ＳＣは、隣接するゲート電極Ｇの長
さ方向の一部を互いに列方向に相反する方向に曲げ形成
されて成形された幅拡大の領域に配置されている。な
お、ドレインコンタクト電極ＤＣとソースコンタクト電
極ＳＣは層間絶縁膜２３１上に形成されたビット線Ｂ
Ｌ、電源線ＶＳＳとしての配線２３４，２３５に接続さ
れている。
したように動作速度の高速化を図るために、ゲート電極
Ｇ、すなわちコントロールゲートＣＧの表面、及び前記
ソース領域Ｓ及びドレイン領域Ｄの表面にコバルトある
いはチタン等の高融点金属を用いた金属シリサイド層２
２１を形成し、これらの低抵抗化を図ることが行われて
いる。また、ソース領域Ｓとドレイン領域Ｄには、層間
絶縁膜２３１に開口したコンタクトホール２３２に形成
するソースコンタクト電極ＳＣとドレインコンタクト電
極ＤＣをそれぞれ構成する金属２３３を前記金属シリサ
イド層２２１を介して接続する構成としている。なお、
図１２に示すように、ドレインコンタクト電極ＤＣは各
メモリセルＭＣのドレイン領域Ｄに配置しているが、ソ
ースコンタクト電極ＳＣは、隣接するゲート電極Ｇの長
さ方向の一部を互いに列方向に相反する方向に曲げ形成
されて成形された幅拡大の領域に配置されている。な
お、ドレインコンタクト電極ＤＣとソースコンタクト電
極ＳＣは層間絶縁膜２３１上に形成されたビット線Ｂ
Ｌ、電源線ＶＳＳとしての配線２３４，２３５に接続さ
れている。
【０００４】ところで、前述したメモリセルＭＣでは、
ＮＯＲ回路を構成するために、行方向に配列されるメモ
リセルＭＣの各ソース領域Ｓを行方向に連続した構成と
している。このようなソース領域Ｓを形成するために、
行方向に隣接するメモリセルＭＣの各ドレイン領域を絶
縁分離するために設けている素子分離絶縁膜２０４を、
ソース領域Ｓではエッチング除去した上でシリコン基板
２０１に対して不純物を注入してソース領域Ｓの高濃度
不純物拡散層２０２を形成している。そのため、ソース
領域Ｓにおけるシリコン基板２０１の表面は、図１３
（ｂ）に示したように、ドレイン領域Ｄに設けられてい
る素子分離絶縁膜２０４に対応する位置に、素子分離絶
縁膜２０４をエッチング除去したときの凹部２０５が行
方向に所要の間隔で形成されることになり、結果として
ソース領域Ｓの表面は凹部２０５によって凹凸の著しい
面状態として形成されてしまう。
ＮＯＲ回路を構成するために、行方向に配列されるメモ
リセルＭＣの各ソース領域Ｓを行方向に連続した構成と
している。このようなソース領域Ｓを形成するために、
行方向に隣接するメモリセルＭＣの各ドレイン領域を絶
縁分離するために設けている素子分離絶縁膜２０４を、
ソース領域Ｓではエッチング除去した上でシリコン基板
２０１に対して不純物を注入してソース領域Ｓの高濃度
不純物拡散層２０２を形成している。そのため、ソース
領域Ｓにおけるシリコン基板２０１の表面は、図１３
（ｂ）に示したように、ドレイン領域Ｄに設けられてい
る素子分離絶縁膜２０４に対応する位置に、素子分離絶
縁膜２０４をエッチング除去したときの凹部２０５が行
方向に所要の間隔で形成されることになり、結果として
ソース領域Ｓの表面は凹部２０５によって凹凸の著しい
面状態として形成されてしまう。
【０００５】
【発明が解決しようとする課題】このようにソース領域
Ｓの表面に急峻な凹部２０５が存在していると、ゲート
電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄの低抵抗化を
図るために前述したように金属シリサイド層２２１を形
成したときに、ソース電極Ｓにおいては逆に抵抗が増加
してしまうことがある。すなわち、図１４にソース領域
Ｓの表面に生じた凹部２０５の一部を拡大図示するが、
前述したようにシリコン基板２０１の表面を選択酸化す
るＬＯＣＯＳ法によって形成した素子分離絶縁膜２０４
をエッチング除去した場合には、ソース領域の表面には
深さが０．２μｍ程度のバーズビーク形状の凹部２０５
が生成されることになり、特にその凹部２０５の端部で
は急峻な傾斜面が生成される。そのため、ソース領域Ｓ
の表面に前記した金属シリサイド層２２１を形成すべ
く、高融点金属２２０をスパッタ形成したときに、凹部
２０５の端部において高融点金属２２０のカバレッジ性
が悪くなり、高融点金属２２０がソース領域Ｓのシリコ
ンとシリサイド反応するのに十分な膜厚に形成されず、
あるいは全く形成されない箇所が生じる。したがって、
その後にシリサイド反応を行ない、かつシリサイド化さ
れない高融点金属２２０をエッチング除去したときに、
ソース領域Ｓの凹部２０５の表面に金属シリサイド層２
２１の薄い部分や金属シリサイド層２２１が形成されな
い部分が生じてしまう。また、高融点金属２２０のシリ
サイド反応時に、ソース領域Ｓのシリコン原子Ｓｉを高
融点金属２２０が吸収してしまうため、金属シリサイド
層２２１が薄い部分や形成されな部分のシリコン原子が
低減し、シリコンの導電性が低下してしまう。その結
果、形成されたソース領域Ｓの電気抵抗が増加してしま
うことになる。なお、高融点金属２２０を厚く形成すれ
ばこのような問題は解消されるが、この場合には高融点
金属２２０とシリコン基板２０１とのシリサイド反応が
過剰になり、部分的に拡散層の深さ以上にシリサイド層
が形成されてしまい、ＰＮ接合が形成できなくなるおそ
れがある。
Ｓの表面に急峻な凹部２０５が存在していると、ゲート
電極Ｇ、ソース領域Ｓ及びドレイン領域Ｄの低抵抗化を
図るために前述したように金属シリサイド層２２１を形
成したときに、ソース電極Ｓにおいては逆に抵抗が増加
してしまうことがある。すなわち、図１４にソース領域
Ｓの表面に生じた凹部２０５の一部を拡大図示するが、
前述したようにシリコン基板２０１の表面を選択酸化す
るＬＯＣＯＳ法によって形成した素子分離絶縁膜２０４
をエッチング除去した場合には、ソース領域の表面には
深さが０．２μｍ程度のバーズビーク形状の凹部２０５
が生成されることになり、特にその凹部２０５の端部で
は急峻な傾斜面が生成される。そのため、ソース領域Ｓ
の表面に前記した金属シリサイド層２２１を形成すべ
く、高融点金属２２０をスパッタ形成したときに、凹部
２０５の端部において高融点金属２２０のカバレッジ性
が悪くなり、高融点金属２２０がソース領域Ｓのシリコ
ンとシリサイド反応するのに十分な膜厚に形成されず、
あるいは全く形成されない箇所が生じる。したがって、
その後にシリサイド反応を行ない、かつシリサイド化さ
れない高融点金属２２０をエッチング除去したときに、
ソース領域Ｓの凹部２０５の表面に金属シリサイド層２
２１の薄い部分や金属シリサイド層２２１が形成されな
い部分が生じてしまう。また、高融点金属２２０のシリ
サイド反応時に、ソース領域Ｓのシリコン原子Ｓｉを高
融点金属２２０が吸収してしまうため、金属シリサイド
層２２１が薄い部分や形成されな部分のシリコン原子が
低減し、シリコンの導電性が低下してしまう。その結
果、形成されたソース領域Ｓの電気抵抗が増加してしま
うことになる。なお、高融点金属２２０を厚く形成すれ
ばこのような問題は解消されるが、この場合には高融点
金属２２０とシリコン基板２０１とのシリサイド反応が
過剰になり、部分的に拡散層の深さ以上にシリサイド層
が形成されてしまい、ＰＮ接合が形成できなくなるおそ
れがある。
【０００６】本発明の目的は、ＭＯＳ型メモリセルのゲ
ート抵抗及びソース・ドレイン抵抗の低抵抗化、および
ソース・ドレインの各コンタクト抵抗の低抵抗化を実現
した半導体記憶装置およびその製造方法を提供するもの
である。
ート抵抗及びソース・ドレイン抵抗の低抵抗化、および
ソース・ドレインの各コンタクト抵抗の低抵抗化を実現
した半導体記憶装置およびその製造方法を提供するもの
である。
【０００７】
【課題を解決するための手段】本発明は、複数の凹凸部
が表面に形成された半導体基板と、前記複数の凹凸部に
わたって前記半導体基板の表面に連続的に形成された共
通ソース領域と、前記共通ソース領域の表面の一部を露
出した開口部を備え前記共通ソース領域上に直接形成さ
れた層間絶縁膜と、前記開口部にて露出した前記共通ソ
ース領域の表面の前記一部を覆う金属シリサイド層とを
備えることを特徴とする。具体的には、半導体基板上に
形成されたゲート電極と、前記ゲート電極の両側に形成
されたソース・ドレイン領域とを備えるＭＯＳ型構造の
メモリセルを含む半導体記憶装置において、前記ソース
領域はソースコンタクト領域にのみ金属シリサイド層を
備えることを特徴とする。ここで、本発明の半導体記憶
装置は、前記ソース領域の表面には凹凸部が存在し、少
なくとも前記凹凸部には前記金属シリサイド層が存在し
ない構成とする。例えば、前記ドレイン領域は、隣接す
るメモリセルのドレイン領域との間に素子分離絶縁膜が
存在し、前記ソース領域は隣接するメモリセルのソース
領域との間に素子分離絶縁膜が存在していない半導体記
憶装置に適用する。
が表面に形成された半導体基板と、前記複数の凹凸部に
わたって前記半導体基板の表面に連続的に形成された共
通ソース領域と、前記共通ソース領域の表面の一部を露
出した開口部を備え前記共通ソース領域上に直接形成さ
れた層間絶縁膜と、前記開口部にて露出した前記共通ソ
ース領域の表面の前記一部を覆う金属シリサイド層とを
備えることを特徴とする。具体的には、半導体基板上に
形成されたゲート電極と、前記ゲート電極の両側に形成
されたソース・ドレイン領域とを備えるＭＯＳ型構造の
メモリセルを含む半導体記憶装置において、前記ソース
領域はソースコンタクト領域にのみ金属シリサイド層を
備えることを特徴とする。ここで、本発明の半導体記憶
装置は、前記ソース領域の表面には凹凸部が存在し、少
なくとも前記凹凸部には前記金属シリサイド層が存在し
ない構成とする。例えば、前記ドレイン領域は、隣接す
るメモリセルのドレイン領域との間に素子分離絶縁膜が
存在し、前記ソース領域は隣接するメモリセルのソース
領域との間に素子分離絶縁膜が存在していない半導体記
憶装置に適用する。
【０００８】本発明の半導体記憶装置は、ソース領域の
表面に凹凸部が存在している場合でも、当該凹凸部に金
属シリサイド層が形成されていないため、金属シリサイ
ド層が凹凸部において断状態に形成されることがなく、
また金属シリサイド層を形成するための金属がソース領
域のシリコン原子を吸収することがなく、ソース領域の
電気抵抗が増大することが防止される。また、その一方
で、ソースコンタクト電極を形成する領域には金属シリ
サイド層が形成されているので、ソースコンタクト抵抗
を低減することが可能になる。
表面に凹凸部が存在している場合でも、当該凹凸部に金
属シリサイド層が形成されていないため、金属シリサイ
ド層が凹凸部において断状態に形成されることがなく、
また金属シリサイド層を形成するための金属がソース領
域のシリコン原子を吸収することがなく、ソース領域の
電気抵抗が増大することが防止される。また、その一方
で、ソースコンタクト電極を形成する領域には金属シリ
サイド層が形成されているので、ソースコンタクト抵抗
を低減することが可能になる。
【０００９】本発明の半導体記憶装置の態様としては、
前記ゲート電極は前記ドレイン領域側及びソース領域側
の各側面にサイドウォールを有し、かつ前記ソース領域
側は隣接するメモリセルのゲート電極のサイドウォール
との間に絶縁膜が埋め込まれている構成とする。また、
本発明は、前記ゲート電極は下層のフローティングゲー
トと、上層のコントロールゲートを有し、前記メモリセ
ルは不揮発性メモリセルで構成される半導体記憶装置に
適用されることが好ましい。さらに、ＬＤＤ構造のＭＯ
Ｓトランジスタで構成される周辺回路を備える半導体記
憶装置では、前記周辺回路のＭＯＳトランジスタのゲー
ト電極のサイドウォールの膜厚が、前記メモリセルの前
記ゲート電極のドレイン側のサイドウォールの膜厚と異
なる構成とする。
前記ゲート電極は前記ドレイン領域側及びソース領域側
の各側面にサイドウォールを有し、かつ前記ソース領域
側は隣接するメモリセルのゲート電極のサイドウォール
との間に絶縁膜が埋め込まれている構成とする。また、
本発明は、前記ゲート電極は下層のフローティングゲー
トと、上層のコントロールゲートを有し、前記メモリセ
ルは不揮発性メモリセルで構成される半導体記憶装置に
適用されることが好ましい。さらに、ＬＤＤ構造のＭＯ
Ｓトランジスタで構成される周辺回路を備える半導体記
憶装置では、前記周辺回路のＭＯＳトランジスタのゲー
ト電極のサイドウォールの膜厚が、前記メモリセルの前
記ゲート電極のドレイン側のサイドウォールの膜厚と異
なる構成とする。
【００１０】また、本発明の製造方法は、半導体基板の
表面にゲート電極を形成する工程と、前記ゲート電極の
両側にソース・ドレイン領域を形成する工程と、前記ゲ
ート電極の側面にサイドウォールを形成する工程と、全
面に金属膜を形成し、かつ前記金属をシリサイド化して
金属シリサイド層を形成する工程を含む半導体記憶装置
の製造方法において、前記サイドウォールを形成する工
程では、前記ドレイン領域の表面を露呈するサイドウォ
ールを形成し、前記ソース領域ではソースコンタクト領
域以外の領域を覆うサイドウォールおよび絶縁膜を形成
することを特徴とする。本発明の製造方法では、前記ソ
ース・ドレイン領域を形成する工程の前に、前記ソース
領域においては、隣接するメモリセルのソース・ドレイ
ン領域を互いに絶縁分離するための素子分離絶縁膜を除
去する工程を含む製造方法に適用することが好ましい。
表面にゲート電極を形成する工程と、前記ゲート電極の
両側にソース・ドレイン領域を形成する工程と、前記ゲ
ート電極の側面にサイドウォールを形成する工程と、全
面に金属膜を形成し、かつ前記金属をシリサイド化して
金属シリサイド層を形成する工程を含む半導体記憶装置
の製造方法において、前記サイドウォールを形成する工
程では、前記ドレイン領域の表面を露呈するサイドウォ
ールを形成し、前記ソース領域ではソースコンタクト領
域以外の領域を覆うサイドウォールおよび絶縁膜を形成
することを特徴とする。本発明の製造方法では、前記ソ
ース・ドレイン領域を形成する工程の前に、前記ソース
領域においては、隣接するメモリセルのソース・ドレイ
ン領域を互いに絶縁分離するための素子分離絶縁膜を除
去する工程を含む製造方法に適用することが好ましい。
【００１１】本発明の製造方法の態様としては、前記ゲ
ート電極を形成する工程では、隣接するメモリセルのゲ
ート電極の間隔をドレイン領域側では大きく、ソース領
域側では小さくすることを特徴とし、前記サイドウォー
ルを形成する工程では、絶縁膜を成長する工程と、当該
成長した絶縁膜をエッチバックする工程の組み合わせを
２回行うことを特徴とする。この場合、前記サイドウォ
ールを形成する工程のうち、２回目のサイドウォールを
形成する工程では、前記絶縁膜を成長したときに、１回
目のサイドウォールを形成する工程で形成されたサイド
ウォールの間のソース領域を前記２回目の絶縁膜によっ
て埋め込む工程とする。
ート電極を形成する工程では、隣接するメモリセルのゲ
ート電極の間隔をドレイン領域側では大きく、ソース領
域側では小さくすることを特徴とし、前記サイドウォー
ルを形成する工程では、絶縁膜を成長する工程と、当該
成長した絶縁膜をエッチバックする工程の組み合わせを
２回行うことを特徴とする。この場合、前記サイドウォ
ールを形成する工程のうち、２回目のサイドウォールを
形成する工程では、前記絶縁膜を成長したときに、１回
目のサイドウォールを形成する工程で形成されたサイド
ウォールの間のソース領域を前記２回目の絶縁膜によっ
て埋め込む工程とする。
【００１２】また、ＬＤＤ構造のＭＯＳトランジスタで
構成される周辺回路を形成する工程を備え、前記メモリ
セルのゲート電極の１回目のサイドウォールはメモリセ
ルのゲート電極についてのみ形成し、前記２回目のサイ
ドウォールは、前記周辺回路のＭＯＳトランジスタのゲ
ート電極のサイドウォールと同時に形成する工程とす
る。この場合、前記２回目のサイドウォールの膜厚は、
前記周辺回路の前記ＭＯＳトランジスタの電気特性に合
わせて最適化された膜厚であり、前記１回目のサイドウ
ォールの膜厚は、前記２回目のサイドウォールを形成す
る工程の絶縁膜を成長したときに前記ソース領域を埋め
込むのに十分な膜厚に形成することが好ましい。
構成される周辺回路を形成する工程を備え、前記メモリ
セルのゲート電極の１回目のサイドウォールはメモリセ
ルのゲート電極についてのみ形成し、前記２回目のサイ
ドウォールは、前記周辺回路のＭＯＳトランジスタのゲ
ート電極のサイドウォールと同時に形成する工程とす
る。この場合、前記２回目のサイドウォールの膜厚は、
前記周辺回路の前記ＭＯＳトランジスタの電気特性に合
わせて最適化された膜厚であり、前記１回目のサイドウ
ォールの膜厚は、前記２回目のサイドウォールを形成す
る工程の絶縁膜を成長したときに前記ソース領域を埋め
込むのに十分な膜厚に形成することが好ましい。
【００１３】本発明の製造方法によれば、単にサイドウ
ォールを形成する工程を２回行うだけで、ソース領域を
絶縁膜で埋め込み、サリサイド形成工程によってソース
領域に金属シリサイド層を有しない半導体記憶装置を容
易に形成することが可能となる。また、メモリセルと周
辺回路とを同時に形成する場合においても、メモリセル
に対してのみ１回目のサイドウォールを形成しておけ
ば、その後において周辺回路と同時に２回目のサイドウ
ォールを形成することにより、ソース領域の表面をのみ
絶縁膜によって覆うことが可能になる。したがって、従
来のこの種の半導体記憶装置の製造工程に、メモリセル
に対して１回目のサイドウォールを形成する工程を増加
するだけでよく、従来の製造工程をそのまま変更するこ
となく、容易に本発明の半導体記憶装置を製造すること
が可能なる。
ォールを形成する工程を２回行うだけで、ソース領域を
絶縁膜で埋め込み、サリサイド形成工程によってソース
領域に金属シリサイド層を有しない半導体記憶装置を容
易に形成することが可能となる。また、メモリセルと周
辺回路とを同時に形成する場合においても、メモリセル
に対してのみ１回目のサイドウォールを形成しておけ
ば、その後において周辺回路と同時に２回目のサイドウ
ォールを形成することにより、ソース領域の表面をのみ
絶縁膜によって覆うことが可能になる。したがって、従
来のこの種の半導体記憶装置の製造工程に、メモリセル
に対して１回目のサイドウォールを形成する工程を増加
するだけでよく、従来の製造工程をそのまま変更するこ
となく、容易に本発明の半導体記憶装置を製造すること
が可能なる。
【００１４】なお、特開２０００−２４３９３５号公報
には、ソース領域にはシリサイド層が設けられておら
ず、ドレイン領域にシリサイド層が形成された不揮発性
半導体記憶装置が記載されているが、この構造はドレイ
ン領域にショットキ接合を形成するためにドレイン領域
の不純物濃度を低濃度にし、その上に接して金属シリサ
イド層を形成したものである。この不揮発性半導体記憶
装置は、ショットキ障壁を透過したキャリアが金属シリ
サイド層に印加した電界で加速されてフローティングゲ
ートに注入されて蓄積される構成であり、金属シリサイ
ド層を積極的にドレイン電極の低抵抗化を図るものでは
ない。また、ソースコンタクト領域に金属シリサイド層
を形成する構成は存在しておらず、ソースコンタクト抵
抗を低減することは難しい。
には、ソース領域にはシリサイド層が設けられておら
ず、ドレイン領域にシリサイド層が形成された不揮発性
半導体記憶装置が記載されているが、この構造はドレイ
ン領域にショットキ接合を形成するためにドレイン領域
の不純物濃度を低濃度にし、その上に接して金属シリサ
イド層を形成したものである。この不揮発性半導体記憶
装置は、ショットキ障壁を透過したキャリアが金属シリ
サイド層に印加した電界で加速されてフローティングゲ
ートに注入されて蓄積される構成であり、金属シリサイ
ド層を積極的にドレイン電極の低抵抗化を図るものでは
ない。また、ソースコンタクト領域に金属シリサイド層
を形成する構成は存在しておらず、ソースコンタクト抵
抗を低減することは難しい。
【００１５】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の不揮発性半導体記憶
装置のメモリセルの平面レイアウト図、図２（ａ）〜
（ｃ）はそれぞれ図１のＡＡ線、ＢＢ線、ＣＣ線に沿う
断面図である。なお、本不揮発性半導体記憶装置は後述
するように周辺回路を有しているが、ここではその図示
は省略している。図１において、メモリ回路のワード線
として構成される複数本のゲート電極Ｇが、列方向（図
示上下方向）に所要の間隔でシリコン基板１０１の行方
向（図示左右方向）に延長されているる。また、ゲート
電極Ｇの列方向の間にはソース領域Ｓとドレイン領域Ｄ
を構成する高濃度の不純物拡散層１０２，１０３が交互
に配置されている。なお、ゲート電極Ｇの列方向の幅寸
法、すなわちゲート電極長はほぼ０．２５〜０．３μｍ
であり、ソース領域Ｓ（１０２）の列方向の寸法はほぼ
０．２μｍ、ドレイン領域Ｄ（１０３）の列方向の寸法
はソース領域Ｓのほぼ２倍の０．４μｍとされている。
ソース領域Ｓはゲート電極Ｇと平行に行方向に連続した
状態で形成されているが、ドレイン領域Ｄは行方向に所
要の間隔で配置された所要幅の素子分離絶縁膜１０４に
よって行方向に分離されており、各ドレイン領域Ｄにそ
れぞれドレインコンタクト電極ＤＣが配置されている。
そして、図１に二点鎖線で囲んでいるように、ゲート電
極Ｇと、これを列方向に挟む両側のドレイン領域Ｄとソ
ース領域Ｓとで１つのメモリセルＭＣを構成する。ま
た、行方向の一部にはソースコンタクト領域として利用
されるダミーメモリセルＤＭＣが設けられ、このダミー
メモリセルＤＭＣでは隣接しているゲート電極Ｄの長さ
方向の一部が互いに列方向に離れる方向に曲げ形成さ
れ、これによりソース領域Ｓにおける両ゲート電極間の
列方向の幅寸法が拡大されてソースコンタクト電極ＳＣ
が配置されている。
参照して説明する。図１は本発明の不揮発性半導体記憶
装置のメモリセルの平面レイアウト図、図２（ａ）〜
（ｃ）はそれぞれ図１のＡＡ線、ＢＢ線、ＣＣ線に沿う
断面図である。なお、本不揮発性半導体記憶装置は後述
するように周辺回路を有しているが、ここではその図示
は省略している。図１において、メモリ回路のワード線
として構成される複数本のゲート電極Ｇが、列方向（図
示上下方向）に所要の間隔でシリコン基板１０１の行方
向（図示左右方向）に延長されているる。また、ゲート
電極Ｇの列方向の間にはソース領域Ｓとドレイン領域Ｄ
を構成する高濃度の不純物拡散層１０２，１０３が交互
に配置されている。なお、ゲート電極Ｇの列方向の幅寸
法、すなわちゲート電極長はほぼ０．２５〜０．３μｍ
であり、ソース領域Ｓ（１０２）の列方向の寸法はほぼ
０．２μｍ、ドレイン領域Ｄ（１０３）の列方向の寸法
はソース領域Ｓのほぼ２倍の０．４μｍとされている。
ソース領域Ｓはゲート電極Ｇと平行に行方向に連続した
状態で形成されているが、ドレイン領域Ｄは行方向に所
要の間隔で配置された所要幅の素子分離絶縁膜１０４に
よって行方向に分離されており、各ドレイン領域Ｄにそ
れぞれドレインコンタクト電極ＤＣが配置されている。
そして、図１に二点鎖線で囲んでいるように、ゲート電
極Ｇと、これを列方向に挟む両側のドレイン領域Ｄとソ
ース領域Ｓとで１つのメモリセルＭＣを構成する。ま
た、行方向の一部にはソースコンタクト領域として利用
されるダミーメモリセルＤＭＣが設けられ、このダミー
メモリセルＤＭＣでは隣接しているゲート電極Ｄの長さ
方向の一部が互いに列方向に離れる方向に曲げ形成さ
れ、これによりソース領域Ｓにおける両ゲート電極間の
列方向の幅寸法が拡大されてソースコンタクト電極ＳＣ
が配置されている。
【００１６】図２に示すように、ゲート電極Ｇは、シリ
コン基板１０１の表面に形成された熱酸化膜からなるト
ンネル絶縁膜１１１と、その上に島状に形成された第１
ポリシリコン１１２からなるフローティングゲートＦＧ
と、フローティングゲートＦＧの表面に形成された酸化
膜／窒化膜／酸化膜の積層膜、いわゆるＯＮＯ膜からな
るゲート間絶縁膜１１３と、ゲート間絶縁膜１１３上に
形成されて行方向に伸びる第２ポリシリコン１１４から
なるコントロールゲートＣＧで構成されている。また、
ゲート電極Ｇの列方向の両側面ないし近接するシリコン
基板の表面上には薄い熱酸化膜１１５が形成され、その
上にドレイン領域Ｄ側ではＣＶＤ酸化膜からなる絶縁膜
のサイドウォール１１９が形成されており、ソース領域
Ｓ側ではＣＶＤ酸化膜１１８が形成され、このＣＶＤ酸
化膜１１７によってソース領域Ｓは全面が覆われてい
る。さらにコントロールゲートＣＧの上面の全面と、ド
レイン領域Ｄのサイドウォール１１９で挟まれた領域
と、ソース領域Ｓのソースコンタクト電極ＳＣが配置さ
れた領域にはそれぞれコバルトシリサイド層１２１が形
成されている。
コン基板１０１の表面に形成された熱酸化膜からなるト
ンネル絶縁膜１１１と、その上に島状に形成された第１
ポリシリコン１１２からなるフローティングゲートＦＧ
と、フローティングゲートＦＧの表面に形成された酸化
膜／窒化膜／酸化膜の積層膜、いわゆるＯＮＯ膜からな
るゲート間絶縁膜１１３と、ゲート間絶縁膜１１３上に
形成されて行方向に伸びる第２ポリシリコン１１４から
なるコントロールゲートＣＧで構成されている。また、
ゲート電極Ｇの列方向の両側面ないし近接するシリコン
基板の表面上には薄い熱酸化膜１１５が形成され、その
上にドレイン領域Ｄ側ではＣＶＤ酸化膜からなる絶縁膜
のサイドウォール１１９が形成されており、ソース領域
Ｓ側ではＣＶＤ酸化膜１１８が形成され、このＣＶＤ酸
化膜１１７によってソース領域Ｓは全面が覆われてい
る。さらにコントロールゲートＣＧの上面の全面と、ド
レイン領域Ｄのサイドウォール１１９で挟まれた領域
と、ソース領域Ｓのソースコンタクト電極ＳＣが配置さ
れた領域にはそれぞれコバルトシリサイド層１２１が形
成されている。
【００１７】すなわち、ドレイン領域Ｄは、シリコン基
板１０１の表面をＬＯＣＯＳ法によって形成した厚い酸
化膜からなる素子分離絶縁膜１０４によって区画されて
おり、当該ドレイン領域Ｓの表面のうち、ゲート電極Ｇ
のドレイン側の側面に形成されたサイドウォール１１９
間において露呈された領域にはコントロールゲートＣＧ
の上面と同様にコバルトシリサイド層１２１が形成され
ている。これに対し、ソース領域Ｓでは、素子分離絶縁
膜１０４はエッチング除去されており、そのためにソー
ス領域Ｓの表面は当該素子分離絶縁膜１０４を除去した
痕跡としての凹部１０５が存在している。また、当該ソ
ース領域Ｓのほぼ全域の表面は、ゲート電極Ｇのソース
領域側の側面に形成されたサイドウォール１１９を形成
する際に用いられている絶縁膜と同じＣＶＤ絶縁膜１１
８によって覆われており、当該ソース領域Ｓの表面には
ドレイン領域Ｄのようなコバルトシリサイド層１２１は
形成されていない。ただ、ソース領域Ｓの表面のうち、
ソースコンタクト電極ＳＣが形成される部分には、選択
的にコバルトシリサイド層１２１が形成されている。な
お、図３にコバルトシリサイド層１２１が形成された領
域を図１に対応する図に示している。
板１０１の表面をＬＯＣＯＳ法によって形成した厚い酸
化膜からなる素子分離絶縁膜１０４によって区画されて
おり、当該ドレイン領域Ｓの表面のうち、ゲート電極Ｇ
のドレイン側の側面に形成されたサイドウォール１１９
間において露呈された領域にはコントロールゲートＣＧ
の上面と同様にコバルトシリサイド層１２１が形成され
ている。これに対し、ソース領域Ｓでは、素子分離絶縁
膜１０４はエッチング除去されており、そのためにソー
ス領域Ｓの表面は当該素子分離絶縁膜１０４を除去した
痕跡としての凹部１０５が存在している。また、当該ソ
ース領域Ｓのほぼ全域の表面は、ゲート電極Ｇのソース
領域側の側面に形成されたサイドウォール１１９を形成
する際に用いられている絶縁膜と同じＣＶＤ絶縁膜１１
８によって覆われており、当該ソース領域Ｓの表面には
ドレイン領域Ｄのようなコバルトシリサイド層１２１は
形成されていない。ただ、ソース領域Ｓの表面のうち、
ソースコンタクト電極ＳＣが形成される部分には、選択
的にコバルトシリサイド層１２１が形成されている。な
お、図３にコバルトシリサイド層１２１が形成された領
域を図１に対応する図に示している。
【００１８】その上で、全面に層間絶縁膜１３１が形成
され、図１に示したように、メモリセルＭＣのドレイン
領域Ｄと、ゲート電極Ｇが曲げ形成されたダミーメモリ
セルＤＭＣの幅が拡大されたソース領域Ｓのそれぞれ
に、コバルトシリサイド層１２１に達するコンタクトホ
ール１３２が開口され、かつ当該コンタクトホール１３
２内に導電材料１３３が埋設されてドレインコンタクト
電極ＤＣとソースコンタクト電極ＳＣが形成されてい
る。ドレインコンタクト電極ＤＣは、図１には示されて
いないがビット線ＢＬとしての配線１３４に接続され、
ソースコンタクト電極ＳＣは電源ＶＳＳとしての配線１
３５に接続される。
され、図１に示したように、メモリセルＭＣのドレイン
領域Ｄと、ゲート電極Ｇが曲げ形成されたダミーメモリ
セルＤＭＣの幅が拡大されたソース領域Ｓのそれぞれ
に、コバルトシリサイド層１２１に達するコンタクトホ
ール１３２が開口され、かつ当該コンタクトホール１３
２内に導電材料１３３が埋設されてドレインコンタクト
電極ＤＣとソースコンタクト電極ＳＣが形成されてい
る。ドレインコンタクト電極ＤＣは、図１には示されて
いないがビット線ＢＬとしての配線１３４に接続され、
ソースコンタクト電極ＳＣは電源ＶＳＳとしての配線１
３５に接続される。
【００１９】以上のように、本発明の不揮発性半導体記
憶装置では、ポリシリコンで形成されているメモリセル
ＭＣのコントロールゲートＣＧの表面と、シリコン基板
１０１に形成された高濃度不純物拡散層１０３で構成さ
れるドレイン領域Ｄの表面にそれぞれコバルトシリサイ
ド層１２１が形成されているので、ゲート抵抗及びドレ
イン抵抗を低減することが可能である。また、ドレイン
コンタクト抵抗を低減することが可能である。その一方
で、ソース領域Ｓの表面、特に素子分離絶縁膜１０４を
エッチング除去した痕跡となる凹部１０５の表面にはコ
バルトシリサイド層１２１は形成されていないので、従
来のようにソース領域Ｓに金属シリサイド層を形成した
ときのような、ソース領域Ｓの表面での急峻な段差部で
金属シリサイド層が断状態とされ、あるいはソース領域
Ｓを形成する高濃度不純物拡散層１０２中のシリコン原
子が金属シリサイド層を形成するための金属に吸収され
ることによるソース抵抗の増加を防止することができ
る。また、ソースコンタクト電極ＳＣはダミーメモリセ
ルＤＭＣのソース領域Ｓに設けられているコバルトシリ
サイド層１２１を介してソース領域Ｓに電気接続されて
いるので、ソースコンタクト抵抗を低減することが可能
となる。
憶装置では、ポリシリコンで形成されているメモリセル
ＭＣのコントロールゲートＣＧの表面と、シリコン基板
１０１に形成された高濃度不純物拡散層１０３で構成さ
れるドレイン領域Ｄの表面にそれぞれコバルトシリサイ
ド層１２１が形成されているので、ゲート抵抗及びドレ
イン抵抗を低減することが可能である。また、ドレイン
コンタクト抵抗を低減することが可能である。その一方
で、ソース領域Ｓの表面、特に素子分離絶縁膜１０４を
エッチング除去した痕跡となる凹部１０５の表面にはコ
バルトシリサイド層１２１は形成されていないので、従
来のようにソース領域Ｓに金属シリサイド層を形成した
ときのような、ソース領域Ｓの表面での急峻な段差部で
金属シリサイド層が断状態とされ、あるいはソース領域
Ｓを形成する高濃度不純物拡散層１０２中のシリコン原
子が金属シリサイド層を形成するための金属に吸収され
ることによるソース抵抗の増加を防止することができ
る。また、ソースコンタクト電極ＳＣはダミーメモリセ
ルＤＭＣのソース領域Ｓに設けられているコバルトシリ
サイド層１２１を介してソース領域Ｓに電気接続されて
いるので、ソースコンタクト抵抗を低減することが可能
となる。
【００２０】次に、前記不揮発性半導体記憶装置の製造
方法を図４〜図１１を参照して説明する。なお、各図の
（ａ）〜（ｃ）はそれぞれ図２の（ａ）〜（ｃ）に対応
する断面図である。また、（ｄ）は図１，２では説明を
省略した周辺回路に設けられるＬＤＤ型ＭＯＳトランジ
スタの断面図を示す。先ず、図４に示すように、一導電
型シリコン基板、例えばＰ型シリコン基板１０１の表面
をＬＯＣＯＳ法により選択酸化して、行方向に所定の間
隔をおいて列方向に伸びる所要の幅を有する複数の素子
分離絶縁膜１０４を形成する。次いで、図５に示すよう
に、シリコン基板１０１の表面を熱酸化して厚さ８〜１
１ｎｍ程度のトンネル絶縁膜１１１を形成し、さらにそ
の上に厚さ１５０ｎｍ程度に第１ポリシリコン１１２を
成長する。そして、図外のフォトレジストを利用したフ
ォトリソグラフィ技術により第１ポリシリコン１１２を
選択的にエッチングし、素子分離絶縁膜１０４で挟まれ
る活性領域上にのみ残るように、行方向に所要の間隔を
おいて列方向に伸びる複数のライン状のパターンに形成
する。なお、周辺回路においては、図示は省略するが前
記素子分離絶縁膜を形成し、ゲート絶縁膜１４１を形成
し、メモリセルでの工程の間中フォトレジストＰＲ１で
覆っておく。
方法を図４〜図１１を参照して説明する。なお、各図の
（ａ）〜（ｃ）はそれぞれ図２の（ａ）〜（ｃ）に対応
する断面図である。また、（ｄ）は図１，２では説明を
省略した周辺回路に設けられるＬＤＤ型ＭＯＳトランジ
スタの断面図を示す。先ず、図４に示すように、一導電
型シリコン基板、例えばＰ型シリコン基板１０１の表面
をＬＯＣＯＳ法により選択酸化して、行方向に所定の間
隔をおいて列方向に伸びる所要の幅を有する複数の素子
分離絶縁膜１０４を形成する。次いで、図５に示すよう
に、シリコン基板１０１の表面を熱酸化して厚さ８〜１
１ｎｍ程度のトンネル絶縁膜１１１を形成し、さらにそ
の上に厚さ１５０ｎｍ程度に第１ポリシリコン１１２を
成長する。そして、図外のフォトレジストを利用したフ
ォトリソグラフィ技術により第１ポリシリコン１１２を
選択的にエッチングし、素子分離絶縁膜１０４で挟まれ
る活性領域上にのみ残るように、行方向に所要の間隔を
おいて列方向に伸びる複数のライン状のパターンに形成
する。なお、周辺回路においては、図示は省略するが前
記素子分離絶縁膜を形成し、ゲート絶縁膜１４１を形成
し、メモリセルでの工程の間中フォトレジストＰＲ１で
覆っておく。
【００２１】次いで、図６に示すように、パターン形成
した第１ポリシリコンの表面を覆うように、図には現れ
ないが、それぞれ膜厚が６ｎｍ，６ｎｍ，８ｎｍ程度の
酸化膜、窒化膜、酸化膜を積層した膜厚２０ｎｍのＯＮ
Ｏ膜からなるゲート間絶縁膜１１３を形成する。さらに
その上に厚さ１５０ｎｍ程度に第２ポリシリコン１１４
を成長する。このとき、同図（ｄ）のように、周辺回路
ではシリコン基板１０１の表面に形成したゲート絶縁膜
１４１の上に前記第２ポリシリコン１１４を同時に成長
しておき、フォトレジストＰＲ２で覆っておく。そし
て、メモリセルＭＣでは図外のフォトレジストを利用し
たフォトリソグラフィ技術により第２ポリシリコン１１
４を列方向に所要の間隔寸法をおいて行方向に伸びる複
数のライン状のパターンに形成し、さらに、形成した第
２ポリシリコン１１４のパターン形状にならって、その
下層に存在するゲート間絶縁膜１１３、第１ポリシリコ
ン１１２を選択的にエッチングする。これにより、第２
ポリシリコン１１４により行方向に伸びるコントロール
ゲートＣＧが形成され、コントロールゲートＣＧの下層
にあって行方向には分離された島状の第１ポリシリコン
１１２によりフローティングゲートＦＧが形成され、こ
れによりゲート電極Ｇが形成されることになる。ここ
で、ゲート電極Ｇは、図１に示したように、ドレイン領
域Ｄとなる領域の列方向の幅寸法をソース領域Ｓとなる
領域の幅寸法よりも大きく、ここではほぼ２倍の幅寸法
にしている。また、その一方で、ダミーメモリセルＤＭ
Ｃを形成する領域では、ゲート電極Ｇの長さ方向の一部
を列方向に曲げ形成し、ソース領域Ｓとなる領域の幅寸
法をドレイン領域Ｄとなる領域の幅寸法よりも大きくし
ている。
した第１ポリシリコンの表面を覆うように、図には現れ
ないが、それぞれ膜厚が６ｎｍ，６ｎｍ，８ｎｍ程度の
酸化膜、窒化膜、酸化膜を積層した膜厚２０ｎｍのＯＮ
Ｏ膜からなるゲート間絶縁膜１１３を形成する。さらに
その上に厚さ１５０ｎｍ程度に第２ポリシリコン１１４
を成長する。このとき、同図（ｄ）のように、周辺回路
ではシリコン基板１０１の表面に形成したゲート絶縁膜
１４１の上に前記第２ポリシリコン１１４を同時に成長
しておき、フォトレジストＰＲ２で覆っておく。そし
て、メモリセルＭＣでは図外のフォトレジストを利用し
たフォトリソグラフィ技術により第２ポリシリコン１１
４を列方向に所要の間隔寸法をおいて行方向に伸びる複
数のライン状のパターンに形成し、さらに、形成した第
２ポリシリコン１１４のパターン形状にならって、その
下層に存在するゲート間絶縁膜１１３、第１ポリシリコ
ン１１２を選択的にエッチングする。これにより、第２
ポリシリコン１１４により行方向に伸びるコントロール
ゲートＣＧが形成され、コントロールゲートＣＧの下層
にあって行方向には分離された島状の第１ポリシリコン
１１２によりフローティングゲートＦＧが形成され、こ
れによりゲート電極Ｇが形成されることになる。ここ
で、ゲート電極Ｇは、図１に示したように、ドレイン領
域Ｄとなる領域の列方向の幅寸法をソース領域Ｓとなる
領域の幅寸法よりも大きく、ここではほぼ２倍の幅寸法
にしている。また、その一方で、ダミーメモリセルＤＭ
Ｃを形成する領域では、ゲート電極Ｇの長さ方向の一部
を列方向に曲げ形成し、ソース領域Ｓとなる領域の幅寸
法をドレイン領域Ｄとなる領域の幅寸法よりも大きくし
ている。
【００２２】次いで、図７に示すように、ゲート電極Ｇ
と、ゲート電極Ｇの列方向の間の一つ置きの領域、すな
わちドレイン領域Ｄとなる領域上を図外のフォトレジス
トで覆い、ソース領域Ｓとなる領域を露出した状態とす
る。その上で、フォトレジストをマスクにしてソース領
域Ｓに露出されている素子分離絶縁膜１０４をエッチン
グ除去する。これにより、ソース領域Ｓには、素子分離
絶縁膜１０４が除去された痕跡として、断面がバーズビ
ーク状をした深さがほぼ２００ｎｍ程度の凹部１０５が
行方向に所定の間隔をおいて形成されることになる。
と、ゲート電極Ｇの列方向の間の一つ置きの領域、すな
わちドレイン領域Ｄとなる領域上を図外のフォトレジス
トで覆い、ソース領域Ｓとなる領域を露出した状態とす
る。その上で、フォトレジストをマスクにしてソース領
域Ｓに露出されている素子分離絶縁膜１０４をエッチン
グ除去する。これにより、ソース領域Ｓには、素子分離
絶縁膜１０４が除去された痕跡として、断面がバーズビ
ーク状をした深さがほぼ２００ｎｍ程度の凹部１０５が
行方向に所定の間隔をおいて形成されることになる。
【００２３】次いで、図８に示すように、ゲート電極Ｇ
を構成しているフローティングゲートＦＧとコントロー
ルゲートＣＧの表面を熱酸化して膜厚５〜１０ｎｍ程度
の熱酸化膜１１５を形成する。さらに、場合によっては
酸化膜１１５の表面に１０〜２０ｎｍ程度の厚さの窒化
膜を形成するが、ここでは当該窒化膜を形成しないもの
とする。そして、ゲート電極Ｇ及び素子分離絶縁膜１０
４を利用した自己整合法によりシリコン基板１０１に対
して砒素等のＮ型不純物を高濃度にイオン注入して不純
物拡散層１０２，１０３を形成する。これにより、ゲー
ト電極Ｇの列方向の間の前記素子分離絶縁膜１０４が存
在している側の領域には、当該素子分離絶縁膜１０４に
よって行方向に分離された不純物拡散層１０３によって
ドレイン領域Ｄが形成される。また、ゲート電極Ｇの列
方向の間の前記素子分離絶縁膜１０４を除去した側の領
域には、行方向に連続した不純物拡散層１０２によって
ソース領域Ｓが形成される。なお、これらのドレイン領
域Ｄとソース領域ＳはダミーメモリセルＤＭＣの領域に
も形成されることになる。
を構成しているフローティングゲートＦＧとコントロー
ルゲートＣＧの表面を熱酸化して膜厚５〜１０ｎｍ程度
の熱酸化膜１１５を形成する。さらに、場合によっては
酸化膜１１５の表面に１０〜２０ｎｍ程度の厚さの窒化
膜を形成するが、ここでは当該窒化膜を形成しないもの
とする。そして、ゲート電極Ｇ及び素子分離絶縁膜１０
４を利用した自己整合法によりシリコン基板１０１に対
して砒素等のＮ型不純物を高濃度にイオン注入して不純
物拡散層１０２，１０３を形成する。これにより、ゲー
ト電極Ｇの列方向の間の前記素子分離絶縁膜１０４が存
在している側の領域には、当該素子分離絶縁膜１０４に
よって行方向に分離された不純物拡散層１０３によって
ドレイン領域Ｄが形成される。また、ゲート電極Ｇの列
方向の間の前記素子分離絶縁膜１０４を除去した側の領
域には、行方向に連続した不純物拡散層１０２によって
ソース領域Ｓが形成される。なお、これらのドレイン領
域Ｄとソース領域ＳはダミーメモリセルＤＭＣの領域に
も形成されることになる。
【００２４】次いで、図９に示すように、ゲート電極Ｇ
及びソース領域Ｓ、ドレイン領域Ｄを覆うようにＣＶＤ
法により０．１２μｍ程度の厚さに第１ＣＶＤ酸化膜１
１６を成長し、その上で成長した当該第１ＣＶＤ酸化膜
１１６をエッチングバックしてゲート電極の列方向の両
側面に第１サイドウォール１１７を形成する。このと
き、前述したようにソース領域Ｓの列方向の幅寸法はド
レイン領域Ｄの同方向の幅寸法のほぼ１／２であるた
め、ソース領域Ｓにおいては、隣接するゲート電極Ｇの
対向する側に形成された各第１サイドウォール１１７に
よって挟まれる間隔寸法はドレイン領域Ｄの間隔寸法に
比較して小さいものになる。
及びソース領域Ｓ、ドレイン領域Ｄを覆うようにＣＶＤ
法により０．１２μｍ程度の厚さに第１ＣＶＤ酸化膜１
１６を成長し、その上で成長した当該第１ＣＶＤ酸化膜
１１６をエッチングバックしてゲート電極の列方向の両
側面に第１サイドウォール１１７を形成する。このと
き、前述したようにソース領域Ｓの列方向の幅寸法はド
レイン領域Ｄの同方向の幅寸法のほぼ１／２であるた
め、ソース領域Ｓにおいては、隣接するゲート電極Ｇの
対向する側に形成された各第１サイドウォール１１７に
よって挟まれる間隔寸法はドレイン領域Ｄの間隔寸法に
比較して小さいものになる。
【００２５】しかる上で、これまで製造工程を行ってい
ない周辺回路に対し、図９（ｄ）に示すように、前記メ
モリセルを形成するシリコン基板の他の領域に形成する
周辺回路において、図６の工程で形成した第２ポリシリ
コン１１４を選択的にエッチングしてＭＯＳトランジス
タのゲート電極ＭＧを形成する。さらに、ゲート電極Ｍ
Ｇを利用して周辺回路のシリコン基板１０１に不純物を
低濃度に注入し、ＬＤＤ領域１４２を形成する。
ない周辺回路に対し、図９（ｄ）に示すように、前記メ
モリセルを形成するシリコン基板の他の領域に形成する
周辺回路において、図６の工程で形成した第２ポリシリ
コン１１４を選択的にエッチングしてＭＯＳトランジス
タのゲート電極ＭＧを形成する。さらに、ゲート電極Ｍ
Ｇを利用して周辺回路のシリコン基板１０１に不純物を
低濃度に注入し、ＬＤＤ領域１４２を形成する。
【００２６】次いで、図１０に示すように、メモリセル
と周辺回路を含めてＣＶＤ法により０．１２μｍ程度の
厚さに第２ＣＶＤ酸化膜１１８を成長し、その上で成長
した第２ＣＶＤ酸化膜１１８をエッチバックする。これ
により、メモリセルＭＣのドレイン領域では、第１サイ
ドウォール１１７の上に第２ＣＶＤ酸化膜１１８をエッ
チバックしたことにより形成される第２サイドウォール
が積層された状態となり、この第２サイドウォールは前
記第１サイドウォール１１７と一体になって図２に示し
たサイドウォール１１９として形成される。そして、こ
のサイドウォール１１９の間にドレイン領域Ｄの一部が
露出される。一方、メモリセルＭＣのソース領域Ｓにお
いては、第２ＣＶＤ酸化膜１１８を成長した時点で、第
１サイドウォール１１７の上に積層された第２ＣＶＤ酸
化膜１１８によって当該第１サイドウォール１１７の
間、すなわちソース領域Ｓの表面上が埋め込まれた状態
となる。そのため、第２ＣＶＤ酸化膜１１８をエッチバ
ックしても、第１サイドウォール１１７と第２ＣＶＤ酸
化膜１１８によってソース領域Ｓは被覆された状態に保
たれる。ただし、ドレイン領域Ｄでもダミーメモリセル
ＤＭＣの領域においてはゲート電極Ｇの列方向の幅が狭
くされているために第２ＣＶＤ酸化膜１１８によってド
レイン領域Ｄの表面が覆われることになり、また、ソー
ス領域ＳでもダミーメモリセルＤＭＣの領域においては
ゲート電極Ｇの列方向の幅が拡大されているために、第
２ＣＶＤ酸化膜１１８を形成しても、ソース領域Ｓのほ
ぼ中央部分においてソース領域Ｓが露出されている。な
お、周辺回路のゲート電極ＭＧの側面にも第２サイドウ
ォール１４３が形成される。そして、この第２サイドウ
ォール１４３を利用して周辺回路のシリコン基板１０１
に不純物を高濃度に注入し、ソース・ドレイン領域とし
ての高濃度不純物拡散層１４４を形成する。これによ
り、ＬＤＤ構造のＭＯＳトランジスタが形成される。
と周辺回路を含めてＣＶＤ法により０．１２μｍ程度の
厚さに第２ＣＶＤ酸化膜１１８を成長し、その上で成長
した第２ＣＶＤ酸化膜１１８をエッチバックする。これ
により、メモリセルＭＣのドレイン領域では、第１サイ
ドウォール１１７の上に第２ＣＶＤ酸化膜１１８をエッ
チバックしたことにより形成される第２サイドウォール
が積層された状態となり、この第２サイドウォールは前
記第１サイドウォール１１７と一体になって図２に示し
たサイドウォール１１９として形成される。そして、こ
のサイドウォール１１９の間にドレイン領域Ｄの一部が
露出される。一方、メモリセルＭＣのソース領域Ｓにお
いては、第２ＣＶＤ酸化膜１１８を成長した時点で、第
１サイドウォール１１７の上に積層された第２ＣＶＤ酸
化膜１１８によって当該第１サイドウォール１１７の
間、すなわちソース領域Ｓの表面上が埋め込まれた状態
となる。そのため、第２ＣＶＤ酸化膜１１８をエッチバ
ックしても、第１サイドウォール１１７と第２ＣＶＤ酸
化膜１１８によってソース領域Ｓは被覆された状態に保
たれる。ただし、ドレイン領域Ｄでもダミーメモリセル
ＤＭＣの領域においてはゲート電極Ｇの列方向の幅が狭
くされているために第２ＣＶＤ酸化膜１１８によってド
レイン領域Ｄの表面が覆われることになり、また、ソー
ス領域ＳでもダミーメモリセルＤＭＣの領域においては
ゲート電極Ｇの列方向の幅が拡大されているために、第
２ＣＶＤ酸化膜１１８を形成しても、ソース領域Ｓのほ
ぼ中央部分においてソース領域Ｓが露出されている。な
お、周辺回路のゲート電極ＭＧの側面にも第２サイドウ
ォール１４３が形成される。そして、この第２サイドウ
ォール１４３を利用して周辺回路のシリコン基板１０１
に不純物を高濃度に注入し、ソース・ドレイン領域とし
ての高濃度不純物拡散層１４４を形成する。これによ
り、ＬＤＤ構造のＭＯＳトランジスタが形成される。
【００２７】次いで、図１１に示すように、全面にコバ
ルトをほぼ１０〜２０ｎｍの膜厚にスパッタ形成し、続
いて熱処理（アニール）を行って、成膜された前記コバ
ルトと、これに接するコントロールゲートＣＧのポリシ
リコン、及びドレイン領域Ｄとソース領域Ｓの各シリコ
ンとを自己整合的にシリサイド反応してそれぞれコバル
トシリサイド層（サリサイド層）１２１を形成する。た
だし、ドレイン領域Ｄでは前記ダミーメモリセルの領域
を除く各メモリセルのドレイン領域Ｄにおいて、サイド
ウォール１１９で挟まれる領域にコバルトシリサイド層
１２１が形成されるのに対し、ソース領域Ｓでは前記ダ
ミーメモリセルＤＭＣの領域のほぼ中央部分の露出され
た領域にのみコバルトシリサイド層１２１が形成され、
第１サイドウォール１１７及び第２のＣＶＤ酸化膜１１
８で被覆されているメモリセルの各ソース領域Ｓにはコ
バルトシリサイド層１２１が形成されることはない。な
お、これと同時に周辺回路においてもゲート電極ＭＧ、
及びソース・ドレイン領域１４４においてコバルトシリ
サイド層１２１が形成される。その後、シリサイド反応
されていないコバルトをエッチング除去することによ
り、コバルトシリサイド層のみが残される。
ルトをほぼ１０〜２０ｎｍの膜厚にスパッタ形成し、続
いて熱処理（アニール）を行って、成膜された前記コバ
ルトと、これに接するコントロールゲートＣＧのポリシ
リコン、及びドレイン領域Ｄとソース領域Ｓの各シリコ
ンとを自己整合的にシリサイド反応してそれぞれコバル
トシリサイド層（サリサイド層）１２１を形成する。た
だし、ドレイン領域Ｄでは前記ダミーメモリセルの領域
を除く各メモリセルのドレイン領域Ｄにおいて、サイド
ウォール１１９で挟まれる領域にコバルトシリサイド層
１２１が形成されるのに対し、ソース領域Ｓでは前記ダ
ミーメモリセルＤＭＣの領域のほぼ中央部分の露出され
た領域にのみコバルトシリサイド層１２１が形成され、
第１サイドウォール１１７及び第２のＣＶＤ酸化膜１１
８で被覆されているメモリセルの各ソース領域Ｓにはコ
バルトシリサイド層１２１が形成されることはない。な
お、これと同時に周辺回路においてもゲート電極ＭＧ、
及びソース・ドレイン領域１４４においてコバルトシリ
サイド層１２１が形成される。その後、シリサイド反応
されていないコバルトをエッチング除去することによ
り、コバルトシリサイド層のみが残される。
【００２８】しかる後、図２に示したように、全面にＴ
ＥＯＳ等の層間絶縁膜１３１を形成し、ドレイン領域Ｄ
のコバルトシリサイド層１２１が形成された領域にコン
タクトホール１３２を開口する。また、ソース領域Ｓの
前記した幅拡大領域のほぼ中央部分のコバルトシリサイ
ド層１２１が形成された領域に同じくコンタクトホール
１３２を開口する。そして、開口されたコンタクトホー
ル１３２内にアルミニウム等の金属材料１３３を埋設
し、ドレインコンタクト電極ＤＣ及びソースコンタクト
電極ＳＣを形成する。さらに、層間絶縁膜１３１上にド
レインコンタクト電極ＤＣ、ソースコンタクト電極ＳＣ
にそれぞれ接続したビット線ＢＬとしての配線１３４と
電源ＶＳＳとしての配線１３５を形成する。以上の工程
により、図１〜３に示した不揮発性半導体記憶装置が完
成される。
ＥＯＳ等の層間絶縁膜１３１を形成し、ドレイン領域Ｄ
のコバルトシリサイド層１２１が形成された領域にコン
タクトホール１３２を開口する。また、ソース領域Ｓの
前記した幅拡大領域のほぼ中央部分のコバルトシリサイ
ド層１２１が形成された領域に同じくコンタクトホール
１３２を開口する。そして、開口されたコンタクトホー
ル１３２内にアルミニウム等の金属材料１３３を埋設
し、ドレインコンタクト電極ＤＣ及びソースコンタクト
電極ＳＣを形成する。さらに、層間絶縁膜１３１上にド
レインコンタクト電極ＤＣ、ソースコンタクト電極ＳＣ
にそれぞれ接続したビット線ＢＬとしての配線１３４と
電源ＶＳＳとしての配線１３５を形成する。以上の工程
により、図１〜３に示した不揮発性半導体記憶装置が完
成される。
【００２９】この製造方法では、図９の工程において、
メモリセルＭＣに対してのみ第１サイドウォール１１７
を形成しておけば、その後において周辺回路のＬＤＤ構
造のＭＯＳトランジスタを形成する工程と同時に第２Ｃ
ＶＤ酸化膜１１８の成長とそのエッチバックを行う第２
サイドウォールを形成する工程を行うことにより、ソー
ス領域Ｓの表面のみを前記第１サイドウォール１１７と
第２ＣＶＤ酸化膜１１８によって覆うことが可能にな
る。したがって、従来のこの種の半導体記憶装置の製造
工程と比較すると、メモリセルＭＣに対して前記第１サ
イドウォール１１７を形成する工程を増加するだけでよ
く、従来の製造工程をそのまま変更することなく、しか
も一つの工程を加えるだけで容易に本発明にかかる半導
体記憶装置を製造することが可能になる。そして、第１
及び第２のサイドウォールを形成した工程の後に、メモ
リセルと周辺回路に対してサリサイドを形成する工程を
行えば、特にメモリセルＭＣにおいては、コントールゲ
ートＣＧ上とドレイン領域Ｄにコバルトシリサイド層１
２１を形成することができ、その一方でソース領域Ｓに
はコバルトシリサイド層１２１を形成することがない、
図１〜３に示したメモリセルＭＣが製造できる。
メモリセルＭＣに対してのみ第１サイドウォール１１７
を形成しておけば、その後において周辺回路のＬＤＤ構
造のＭＯＳトランジスタを形成する工程と同時に第２Ｃ
ＶＤ酸化膜１１８の成長とそのエッチバックを行う第２
サイドウォールを形成する工程を行うことにより、ソー
ス領域Ｓの表面のみを前記第１サイドウォール１１７と
第２ＣＶＤ酸化膜１１８によって覆うことが可能にな
る。したがって、従来のこの種の半導体記憶装置の製造
工程と比較すると、メモリセルＭＣに対して前記第１サ
イドウォール１１７を形成する工程を増加するだけでよ
く、従来の製造工程をそのまま変更することなく、しか
も一つの工程を加えるだけで容易に本発明にかかる半導
体記憶装置を製造することが可能になる。そして、第１
及び第２のサイドウォールを形成した工程の後に、メモ
リセルと周辺回路に対してサリサイドを形成する工程を
行えば、特にメモリセルＭＣにおいては、コントールゲ
ートＣＧ上とドレイン領域Ｄにコバルトシリサイド層１
２１を形成することができ、その一方でソース領域Ｓに
はコバルトシリサイド層１２１を形成することがない、
図１〜３に示したメモリセルＭＣが製造できる。
【００３０】これにより、前述したように、行方向に隣
接したメモリセルの各ソース領域Ｓを連続してＮＯＲ回
路を形成すべく、図７の工程で当該ソース領域Ｓの素子
分離絶縁膜１０４をエッチング除去したときに、隣接す
るメモリセル間に素子分離絶縁膜１０４を除去した痕跡
としての凹部１０５が形成されたような場合でも、ソー
ス領域Ｓには図１２及び図１３に示した従来構造のよう
な金属シリサイド層が形成されることがないため、金属
シリサイド層が急峻な凹凸によって断状態に形成され、
かつ金属シリサイド用の金属によってソース領域Ｓのシ
リコン原子が吸収されることが要因となるソース抵抗の
増大が防止される。また、その一方で、ソースコンタク
ト電極ＳＣを形成する領域では、ソース領域Ｓの列方向
の間隔を大きくしており、これによりサリサイドの形成
工程によって当該ソースコンタクト領域ＳＣにのみコバ
ルトシリサイド層１２１を形成することができるため、
ソースコンタクト抵抗を低減することが可能になる。
接したメモリセルの各ソース領域Ｓを連続してＮＯＲ回
路を形成すべく、図７の工程で当該ソース領域Ｓの素子
分離絶縁膜１０４をエッチング除去したときに、隣接す
るメモリセル間に素子分離絶縁膜１０４を除去した痕跡
としての凹部１０５が形成されたような場合でも、ソー
ス領域Ｓには図１２及び図１３に示した従来構造のよう
な金属シリサイド層が形成されることがないため、金属
シリサイド層が急峻な凹凸によって断状態に形成され、
かつ金属シリサイド用の金属によってソース領域Ｓのシ
リコン原子が吸収されることが要因となるソース抵抗の
増大が防止される。また、その一方で、ソースコンタク
ト電極ＳＣを形成する領域では、ソース領域Ｓの列方向
の間隔を大きくしており、これによりサリサイドの形成
工程によって当該ソースコンタクト領域ＳＣにのみコバ
ルトシリサイド層１２１を形成することができるため、
ソースコンタクト抵抗を低減することが可能になる。
【００３１】ここで、周辺回路のＭＯＳトランジスタに
形成する第２サイドウォール１４３は、当該周辺回路の
ＭＯＳトランジスタのＬＤＤスペーサとなるため、その
膜厚は当該ＭＯＳトランジスタの電気特性に合わせて最
適となる膜厚に設定する。これに対し、第１サイドウォ
ール１１７の膜厚はメモリセルＭＣの特性に影響を与え
ることが無く、第２サイドウォールを積層したサイドウ
ォール１１９を形成するための第２ＣＶＤ酸化膜１１８
を成長したときにソース領域Ｓが第１サイドウォール１
１７と第２ＣＶＤ酸化膜１１８とによって埋め込まれる
膜厚に設定すればよい。
形成する第２サイドウォール１４３は、当該周辺回路の
ＭＯＳトランジスタのＬＤＤスペーサとなるため、その
膜厚は当該ＭＯＳトランジスタの電気特性に合わせて最
適となる膜厚に設定する。これに対し、第１サイドウォ
ール１１７の膜厚はメモリセルＭＣの特性に影響を与え
ることが無く、第２サイドウォールを積層したサイドウ
ォール１１９を形成するための第２ＣＶＤ酸化膜１１８
を成長したときにソース領域Ｓが第１サイドウォール１
１７と第２ＣＶＤ酸化膜１１８とによって埋め込まれる
膜厚に設定すればよい。
【００３２】なお、前記実施形態の説明では、メモリセ
ルと周辺回路を同時に形成した例を示したが、メモリセ
ルのみを独立した工程で形成する場合でも本発明を同様
に適用することが可能である。この場合には、周辺回路
のＭＯＳトランジスタの電気特性を考慮して第２サイド
ウォールの膜厚を設定する必要がないため、第１サイド
ウォールの膜厚は、ドレイン領域に形成されるコバルト
シリサイド層の面積がなるべく広くなる一方で、第２サ
イドウォールを形成するための第２ＣＶＤ酸化膜を形成
したときにソース領域が埋め込まれる膜厚に設定すれば
よい。これにより、ドレイン抵抗及びソースコンタクト
抵抗をより低減することが可能になる。
ルと周辺回路を同時に形成した例を示したが、メモリセ
ルのみを独立した工程で形成する場合でも本発明を同様
に適用することが可能である。この場合には、周辺回路
のＭＯＳトランジスタの電気特性を考慮して第２サイド
ウォールの膜厚を設定する必要がないため、第１サイド
ウォールの膜厚は、ドレイン領域に形成されるコバルト
シリサイド層の面積がなるべく広くなる一方で、第２サ
イドウォールを形成するための第２ＣＶＤ酸化膜を形成
したときにソース領域が埋め込まれる膜厚に設定すれば
よい。これにより、ドレイン抵抗及びソースコンタクト
抵抗をより低減することが可能になる。
【００３３】また、前記実施形態では、金属シリサイド
層としてコバルトシリサイド層を用いた例を説明した
が、チタンシリサイド層、あるいはタングステンシリサ
イドを適用することも可能である。
層としてコバルトシリサイド層を用いた例を説明した
が、チタンシリサイド層、あるいはタングステンシリサ
イドを適用することも可能である。
【００３４】
【発明の効果】以上説明したように本発明は、半導体基
板の表面に形成された複数の凹凸部にわたって連続的に
形成された共通ソース領域のうち、層間絶縁膜の開口部
にて露出された表面の一部を覆う金属シリサイド層を備
える構成とすることにより、特に、ＭＯＳ型構造のメモ
リセルを含む半導体記憶装置において、ソース領域はソ
ースコンタクト領域にのみ金属シリサイド層を備えた構
成としているので、ソース領域の表面に凹凸部が存在し
ている場合でも、当該凹凸部に金属シリサイド層が形成
されていないため、金属シリサイド層が凹凸部において
断状態に形成されることがなく、また金属シリサイド層
を形成するための金属がソース領域のシリコン原子を吸
収することがなく、ソース領域の電気抵抗が増大するこ
とが防止される。また、その一方で、ソースコンタクト
電極を形成する領域には金属シリサイド層が形成されて
いるので、ソースコンタクト抵抗を低減することが可能
になる。
板の表面に形成された複数の凹凸部にわたって連続的に
形成された共通ソース領域のうち、層間絶縁膜の開口部
にて露出された表面の一部を覆う金属シリサイド層を備
える構成とすることにより、特に、ＭＯＳ型構造のメモ
リセルを含む半導体記憶装置において、ソース領域はソ
ースコンタクト領域にのみ金属シリサイド層を備えた構
成としているので、ソース領域の表面に凹凸部が存在し
ている場合でも、当該凹凸部に金属シリサイド層が形成
されていないため、金属シリサイド層が凹凸部において
断状態に形成されることがなく、また金属シリサイド層
を形成するための金属がソース領域のシリコン原子を吸
収することがなく、ソース領域の電気抵抗が増大するこ
とが防止される。また、その一方で、ソースコンタクト
電極を形成する領域には金属シリサイド層が形成されて
いるので、ソースコンタクト抵抗を低減することが可能
になる。
【００３５】また、本発明の製造方法では、単にサイド
ウォールを形成する工程を２回行うだけで、ソース領域
を絶縁膜で埋め込み、サリサイド形成工程によってソー
ス領域に金属シリサイド層を有しない半導体記憶装置を
容易に形成することが可能となる。また、メモリセルと
周辺回路とを同時に形成する場合においても、メモリセ
ルに対してのみ第１サイドウォールを形成しておけば、
その後において周辺回路と同時に第２サイドウォールを
形成することにより、ソース領域の表面をのみ絶縁膜に
よって覆うことが可能になる。したがって、従来のこの
種の半導体記憶装置の製造工程に、メモリセルに対して
第１サイドウォールを形成する工程を増加するだけでよ
く、従来の製造工程をそのまま変更することなく、容易
に本発明の半導体記憶装置を製造することが可能なる。
ウォールを形成する工程を２回行うだけで、ソース領域
を絶縁膜で埋め込み、サリサイド形成工程によってソー
ス領域に金属シリサイド層を有しない半導体記憶装置を
容易に形成することが可能となる。また、メモリセルと
周辺回路とを同時に形成する場合においても、メモリセ
ルに対してのみ第１サイドウォールを形成しておけば、
その後において周辺回路と同時に第２サイドウォールを
形成することにより、ソース領域の表面をのみ絶縁膜に
よって覆うことが可能になる。したがって、従来のこの
種の半導体記憶装置の製造工程に、メモリセルに対して
第１サイドウォールを形成する工程を増加するだけでよ
く、従来の製造工程をそのまま変更することなく、容易
に本発明の半導体記憶装置を製造することが可能なる。
【図１】本発明の半導体記憶装置の平面レイアウト図で
ある。
ある。
【図２】図１のＡＡ線、ＢＢ線、ＣＣ線に沿う箇所の断
面図である。
面図である。
【図３】図１の平面レイアウト図におけるコバルトシリ
サイド層の平面パターンを示す図である。
サイド層の平面パターンを示す図である。
【図４】本発明の製造方法の工程断面図のその１であ
り、（ａ）〜（ｃ）は図１のＡＡ線、ＢＢ線、ＣＣ線に
沿う箇所の断面図、（ｄ）は周辺回路の一部の断面図で
ある。
り、（ａ）〜（ｃ）は図１のＡＡ線、ＢＢ線、ＣＣ線に
沿う箇所の断面図、（ｄ）は周辺回路の一部の断面図で
ある。
【図５】本発明の製造方法の図４と同様の工程断面図の
その２である。
その２である。
【図６】本発明の製造方法の図４と同様の工程断面図の
その３である。
その３である。
【図７】本発明の製造方法の図４と同様の工程断面図の
その４である。
その４である。
【図８】本発明の製造方法の図４と同様の工程断面図の
その５である。
その５である。
【図９】本発明の製造方法の図４と同様の工程断面図の
その６である。
その６である。
【図１０】本発明の製造方法の図４と同様の工程断面図
のその７である。
のその７である。
【図１１】本発明の製造方法の図４と同様の工程断面図
のその８である。
のその８である。
【図１２】従来の半導体記憶装置の平面レイアウト図で
ある。
ある。
【図１３】図１２のＡＡ線、ＢＢ線、ＣＣ線に沿う断面
図である。
図である。
【図１４】従来の半導体記憶装置においてソース抵抗が
増加する理由を説明するためのソース領域の一部の模式
的な断面図である。
増加する理由を説明するためのソース領域の一部の模式
的な断面図である。
ＭＣ メモリセル Ｇ ゲート電極 ＦＧ フローティングゲート ＣＧ コントロールゲート ＤＣ ドレインコンタクト電極 ＳＣ ソースコンタクト電極 １０１ シリコン基板 １０２，１０３ 高濃度不純物拡散層 １０４ 素子分離絶縁膜 １０５ 凹部 １１１ トンネル絶縁膜 １１２ 第１ポリシリコン １１３ ＯＮＯ膜 １１４ 第２ポリシリコン １１５ 酸化膜 １１６ 第１ＣＶＤ酸化膜 １１７ 第１サイドウォール １１８ 第２ＣＶＤ酸化膜 １１９ サイドウォール（第２サイドウォール） １２１ コバルトシリサイド層 １３１ 層間絶縁膜 １３２ コンタクトホール １３３ コンタクト電極用金属 １３４ 配線 １４１ ゲート絶縁膜 １４２ ＬＤＤ領域 １４３ 第２サイドウォール １４４ 高濃度不純物拡散層（ソース・ドレイン領域）
Claims (17)
- 【請求項１】 複数の凹凸部が表面に形成された半導体
基板と、前記複数の凹凸部にわたって前記半導体基板の
表面に連続的に形成された共通ソース領域と、前記共通
ソース領域の表面の一部を露出した開口部を備え前記共
通ソース領域上に直接形成された層間絶縁膜と、前記開
口部にて露出した前記共通ソース領域の表面の前記一部
を覆う金属シリサイド層とを備えることを特徴とする半
導体記憶装置。 - 【請求項２】 半導体基板上に形成されたゲート電極
と、前記ゲート電極の両側に形成されたソース・ドレイ
ン領域とを備えるＭＯＳ型構造のメモリセルを含む半導
体記憶装置において、前記ソース領域はソースコンタク
ト領域にのみ金属シリサイド層を備えることを特徴とす
る半導体記憶装置。 - 【請求項３】 前記ソース領域の表面には凹凸部が存在
し、少なくとも前記凹凸部には前記金属シリサイド層が
存在しないことを特徴とする請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記ドレイン領域は、隣接するメモリセ
ルのドレイン領域との間に素子分離絶縁膜が存在し、前
記ソース領域は隣接するメモリセルのソース領域との間
に素子分離絶縁膜が存在していないことを特徴とする請
求項２または３に記載の半導体記憶装置。 - 【請求項５】 前記ゲート電極は前記ドレイン領域側及
びソース領域側の各側面にサイドウォールを有し、かつ
前記ソース領域側は隣接するメモリセルのゲート電極の
サイドウォールとの間に絶縁膜が埋め込まれていること
を特徴とする請求項２ないし４のいずれかに記載の半導
体記憶装置。 - 【請求項６】 前記ゲート電極は、前記ドレイン領域側
に隣接するメモリセルのゲート電極との間隔が、前記ソ
ース領域側に隣接するメモリセルのゲート電極との間隔
よりも大きいことを特徴とする請求項２ないし５のいず
れかに記載の半導体記憶装置。 - 【請求項７】 前記ゲート電極の表面と前記ドレイン領
域の表面に前記金属シリサイド層を備えることを特徴と
する請求項２ないし６のいずれかに記載の半導体記憶装
置。 - 【請求項８】 前記金属シリサイド層は、コバルトシリ
サイド層であることを特徴とする請求項２ないし７のい
ずれかに記載の半導体記憶装置。 - 【請求項９】 前記ゲート電極は下層のフローティング
ゲートと、上層のコントロールゲートを有し、前記メモ
リセルは不揮発性メモリセルであることを特徴とする請
求項２ないし８のいずれかに記載の半導体記憶装置。 - 【請求項１０】 ＬＤＤ構造のＭＯＳトランジスタで構
成される周辺回路を備え、前記周辺回路のＭＯＳトラン
ジスタのゲート電極のサイドウォールの膜厚が、前記メ
モリセルの前記ゲート電極のドレイン側のサイドウォー
ルの膜厚と異なることを特徴とする請求項２ないし９の
いずれかに記載の半導体記憶装置。 - 【請求項１１】 半導体基板の表面にゲート電極を形成
する工程と、前記ゲート電極の両側にソース・ドレイン
領域を形成する工程と、前記ゲート電極の側面にサイド
ウォールを形成する工程と、全面に金属膜を形成し、か
つ前記金属をシリサイド化して金属シリサイド層を形成
する工程を含む半導体記憶装置の製造方法において、前
記サイドウォールを形成する工程では、前記ドレイン領
域の表面を露呈するサイドウォールを形成し、前記ソー
ス領域ではソースコンタクト領域以外の領域を覆うサイ
ドウォールおよび絶縁膜を形成することを特徴とする半
導体記憶装置の製造方法。 - 【請求項１２】 前記ソース・ドレイン領域を形成する
工程の前に、前記ソース領域においては、隣接するメモ
リセルのソース・ドレイン領域を互いに絶縁分離するた
めの素子分離絶縁膜を除去する工程を含むことを特徴と
する請求項１１に記載の半導体記憶装置の製造方法。 - 【請求項１３】 前記ゲート電極を形成する工程では、
隣接するメモリセルのゲート電極の間隔をドレイン領域
側では大きく、ソース領域側では小さくすることを特徴
とし、前記サイドウォールを形成する工程では、絶縁膜
を成長する工程と、当該成長した絶縁膜をエッチバック
する工程の組み合わせを２回行うことを特徴とする請求
項１１または１２に記載の半導体記憶装置の製造方法。 - 【請求項１４】 前記ゲート電極を形成する工程では、
前記ソースコンタクト領域を形成するソース領域のゲー
ト電極間の間隔を、前記ソースコンタクト領域を形成し
ないソース領域のゲート電極間の間隔よりも大きくする
ことを特徴とする請求項１１ないし１３のいずれかに記
載の半導体記憶装置の製造方法。 - 【請求項１５】 前記サイドウォールを形成する工程の
うち、２回目のサイドウォールを形成する工程では、前
記絶縁膜を成長したときに、１回目のサイドウォールを
形成する工程で形成されたサイドウォールの間のソース
領域を前記２回目の絶縁膜によって埋め込むことを特徴
とする請求項１３または１４に記載の半導体記憶装置の
製造方法。 - 【請求項１６】 ＬＤＤ構造のＭＯＳトランジスタで構
成される周辺回路を形成する工程を備え、前記メモリセ
ルのゲート電極の１回目のサイドウォールはメモリセル
のゲート電極についてのみ形成し、前記２回目のサイド
ウォールは、前記周辺回路のＭＯＳトランジスタのゲー
ト電極のサイドウォールと同時に形成することを特徴と
する請求項１１ないし１５のいずれかに記載の半導体記
憶装置の製造方法。 - 【請求項１７】 前記２回目のサイドウォールの膜厚
は、前記周辺回路の前記ＭＯＳトランジスタの電気特性
に合わせて最適化された膜厚であり、前記１回目のサイ
ドウォールの膜厚は、前記２回目のサイドウォールを形
成する工程の絶縁膜を成長したときに前記ソース領域を
埋め込むのに十分な膜厚に形成することを特徴とする請
求項１６に記載の半導体記憶装置の製造方法。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223338A (ja) * | 2004-02-09 | 2005-08-18 | Samsung Electronics Co Ltd | ソースストラッピングを有する記憶素子のセルアレイ |
| JP2006318985A (ja) * | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
| JP2007194296A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法。 |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
| KR101114295B1 (ko) | 2008-01-02 | 2012-03-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 메탈 라인의 형성 방법 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003023114A (ja) * | 2001-07-05 | 2003-01-24 | Fujitsu Ltd | 半導体集積回路装置およびその製造方法 |
| JP3762385B2 (ja) * | 2003-04-28 | 2006-04-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP2005116970A (ja) * | 2003-10-10 | 2005-04-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7197737B1 (en) * | 2003-12-23 | 2007-03-27 | Cypress Semiconductor Corporation | Techniques for placing dummy features in an integrated circuit based on dielectric pattern density |
| EP1804293A1 (en) * | 2005-12-30 | 2007-07-04 | STMicroelectronics S.r.l. | Process for manufacturing a non volatile memory electronic device |
| US8283718B2 (en) * | 2006-12-16 | 2012-10-09 | Spansion Llc | Integrated circuit system with metal and semi-conducting gate |
| JP2008166594A (ja) * | 2006-12-28 | 2008-07-17 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| KR100796505B1 (ko) * | 2006-12-29 | 2008-01-21 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
| US8018000B2 (en) * | 2008-01-11 | 2011-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge protection pattern for high voltage applications |
| US7867899B2 (en) * | 2008-04-29 | 2011-01-11 | Spansion, Llc | Wordline resistance reduction method and structure in an integrated circuit memory device |
| KR20130074296A (ko) * | 2011-12-26 | 2013-07-04 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| WO2014017683A1 (en) | 2012-07-27 | 2014-01-30 | Iucf-Hyu | Nonvolatile memory device |
| US10818763B1 (en) * | 2019-05-07 | 2020-10-27 | Globalfoundries Inc. | Field-effect transistors with laterally-serpentine gates |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130063A (ja) * | 1984-07-23 | 1986-02-12 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH0361A (ja) * | 1989-05-26 | 1991-01-07 | Haruchika Seimitsu:Kk | ベッド装置 |
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| JPH08130263A (ja) * | 1994-10-28 | 1996-05-21 | Sony Corp | 半導体装置 |
| JPH1074915A (ja) * | 1996-08-29 | 1998-03-17 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2964993B2 (ja) * | 1997-05-28 | 1999-10-18 | 日本電気株式会社 | 半導体記憶装置 |
| JPH1197649A (ja) | 1997-09-25 | 1999-04-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100295136B1 (ko) * | 1998-04-13 | 2001-09-17 | 윤종용 | 불휘발성메모리장치및그제조방법 |
| KR100275746B1 (ko) * | 1998-10-26 | 2000-12-15 | 윤종용 | 적층 게이트 측벽 및 활성 영역의 손상을 방지할 수 있는 비휘발성 메모리 장치의 제조 방법 |
| JP2000243935A (ja) | 1999-02-17 | 2000-09-08 | Sanyo Electric Co Ltd | 半導体装置および半導体装置の動作方法 |
-
2000
- 2000-12-20 JP JP2000386932A patent/JP2002190534A/ja not_active Withdrawn
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2001
- 2001-12-12 TW TW090130787A patent/TW521431B/zh not_active IP Right Cessation
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- 2001-12-17 US US10/024,122 patent/US6747321B2/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005223338A (ja) * | 2004-02-09 | 2005-08-18 | Samsung Electronics Co Ltd | ソースストラッピングを有する記憶素子のセルアレイ |
| JP2006318985A (ja) * | 2005-05-10 | 2006-11-24 | Sharp Corp | 半導体記憶装置 |
| JP2007194296A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法。 |
| JP4664823B2 (ja) * | 2006-01-17 | 2011-04-06 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法。 |
| EP1962341A2 (en) | 2007-02-22 | 2008-08-27 | Fujitsu Limited | SRAM device integrated with a resistor and fabrication process thereof |
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| US8652896B2 (en) | 2007-02-22 | 2014-02-18 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| US8723270B2 (en) | 2007-02-22 | 2014-05-13 | Fujitsu Semiconductor Limited | Semiconductor memory device and fabrication process thereof |
| KR101114295B1 (ko) | 2008-01-02 | 2012-03-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 메탈 라인의 형성 방법 |
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