JP2000243935A

JP2000243935A - 半導体装置および半導体装置の動作方法

Info

Publication number: JP2000243935A
Application number: JP3878799A
Authority: JP
Inventors: Hideaki Fujiwara; 英明藤原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-02-17
Filing date: 1999-02-17
Publication date: 2000-09-08

Abstract

(57)【要約】【課題】長寿命化，低電圧化，動作の高速化，低消費電
力化，高集積化を図ることが可能な不揮発性半導体メモ
リを提供する。【解決手段】メモリセル２１ａの動作電圧を、ソース電
圧ＶS：３Ｖ、ドレイン電圧ＶD：−３Ｖ、制御ゲート電
圧ＶCG：３Ｖに設定する。すると、ポリシリコンスペー
サ１５ａに電界が印加され、タングシテンシリサイドか
ら成るドレイン電極１６とスペーサ１５ａとのショット
キ障壁を透過した電子は、当該電界で加速される。電子
がシリコン酸化膜から成る絶縁膜１４ａの障壁を越える
ために必要なエネルギーは３．２ｅＶであり、そのとき
の平均自由行程は約３０〜４０ｎｍであるため、スペー
サ１５ａの膜厚を３０ｎｍにすれば、前記ショットキ障
壁を透過した電子のほぼ全てが、絶縁膜１４ａの障壁を
越えるエネルギーを獲得してホットエレクトロンにな
り、スペーサ１５ａ中にとどまることなく、極めて高い
確率で浮遊ゲート電極８ａに注入される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置および半
導体装置の動作方法に係り、詳しくは、不揮発性半導体
メモリとして動作する半導体装置、および、当該半導体
装置を不揮発性半導体メモリとして動作させるための動
作方法に関するものである。

【０００２】

【従来の技術】近年、磁気メモリであるハードディスク
およびフロッピィディスクに代替可能な半導体メモリと
して、ＥＰＲＯＭ（Erasable and Programmable Read O
nly Memory）やＥＥＰＲＯＭ（Electrically Erasable
and Programmable Read Only Memory ）等の不揮発性半
導体メモリが注目されている。

【０００３】ＥＰＲＯＭやＥＥＰＲＯＭのメモリセルで
は、浮遊ゲート電極にキャリアを蓄積し、キャリアの有
無によりデータの記憶を行うと共に、キャリアの有無に
よるしきい値電圧の変化を検出することによりデータの
読み出しを行っている。特に、ＥＥＰＲＯＭには、メモ
リセルアレイ全体でデータの消去を行うか、あるいは、
メモリセルアレイを任意のブロックに分けて各ブロック
単位でデータの消去を行うフラッシュＥＥＰＲＯＭがあ
る。このフラッシュＥＥＰＲＯＭはフラッシュメモリと
も呼ばれ、大容量化，低消費電力化，高速化が可能で耐
衝撃性に優れるという特徴を有することから、種々の携
帯機器で使用されている。また、フラッシュＥＥＰＲＯ
Ｍのメモリセルは１つのトランジスタから構成され、Ｅ
ＥＰＲＯＭと較べて高集積化が容易であるという利点を
有する。

【０００４】従来、フラッシュＥＥＰＲＯＭを構成する
メモリセルとして、スタックトゲート型およびスプリッ
トゲート型が提案されている。スタックトゲート型メモ
リセルにおいて、浮遊ゲート電極に電子を蓄積させる書
込動作では、半導体基板のチャネル中の電子をホットエ
レクトロンにして浮遊ゲート電極に注入するが、その
際、制御ゲート電極に十数Ｖの電圧を印加する必要があ
る。また、スタックトゲート型メモリセルにおいて、浮
遊ゲート電極に蓄積した電子を引き抜く消去動作では、
ドレイン領域から浮遊ゲート電極にファウラー−ノルド
ハイム・トンネル電流（Fowler-Nordheim Tunnel Curre
nt、以下、ＦＮトンネル電流という）を流すが、その
際、ドレイン領域に十数Ｖの電圧を印加する必要があ
る。

【０００５】スプリットゲート型メモリセルにおいて、
浮遊ゲート電極に電子を蓄積させる書込動作では、半導
体基板のチャネル中の電子をホットエレクトロンにして
浮遊ゲート電極に注入するが、その際、ドレイン領域に
十数Ｖの電圧を印加する必要がある。また、スプリット
ゲート型メモリセルにおいて、浮遊ゲート電極から電子
を引き抜く消去動作では、制御ゲート電極から浮遊ゲー
ト電極にＦＮトンネル電流を流すが、その際、制御ゲー
ト電極に十数Ｖの電圧を印加する必要がある。

【０００６】このように、従来のスタックトゲート型お
よびスプリットゲート型のメモリセルでは、書込動作に
おいて浮遊ゲート電極に電子を注入するのにホットエレ
クトロンを利用し、消去動作において浮遊ゲート電極に
蓄積された電子を引き抜くのにＦＮトンネル電流を利用
している。

【０００７】ところで、浮遊ゲート電極に蓄積されたキ
ャリアを長期間に渡って保持するには、浮遊ゲート電極
を取り囲む絶縁膜の膜厚を厚くする必要がある。しか
し、浮遊ゲート電極に電子を注入または引き抜く際に、
ホットエレクトロンまたはＦＮトンネル電流を利用して
いるため、浮遊ゲート電極を取り囲む絶縁膜の膜厚を厚
くするほど、書込動作または消去動作において制御ゲー
ト電極やドレイン領域に印加する電圧（以下、メモリセ
ルの動作電圧という）を高くしなければならない。

【０００８】メモリセルの動作電圧は昇圧回路で生成さ
れるが、実用上生成可能な電圧は十数Ｖまでである。一
方、浮遊ゲート電極を取り囲む絶縁膜としてシリコン酸
化膜を用いた場合、メモリセルの動作電圧を十数Ｖとす
ると、当該シリコン酸化膜の膜厚は８〜１０ｎｍ以上に
はできない。そこで、従来は、メモリセルの動作電圧を
十数Ｖに抑えるために、浮遊ゲート電極を取り囲む絶縁
膜としてシリコン酸化膜を用いる場合、その膜厚を８〜
１０ｎｍとしている。当該シリコン酸化膜の膜厚が８〜
１０ｎｍあれば、浮遊ゲート電極に蓄積された電子を実
用上ある程度満足できる期間保持することができる。

【０００９】尚、浮遊ゲート電極に正孔を蓄積させる場
合も、上記した電子を蓄積させる場合と同様に、浮遊ゲ
ート電極を取り囲む絶縁膜としてのシリコン酸化膜の膜
厚を８〜１０ｎｍとすることで、メモリセルの動作電圧
を十数Ｖに抑えると共に、浮遊ゲート電極に蓄積された
正孔を実用上ある程度満足できる期間保持するようにし
ている。

【００１０】

【発明が解決しようとする課題】近年、フラッシュＥＥ
ＰＲＯＭにおいても、浮遊ゲート電極に蓄積されたキャ
リアの保持期間を長くして長寿命化を図った上で、今ま
でよりもさらに、低電圧化，動作の高速化，低消費電力
化，高集積化を目指すことが求められている。

【００１１】前記したように、従来より、浮遊ゲート電
極を取り囲む絶縁膜としてシリコン酸化膜を用いる場
合、その膜厚は８〜１０ｎｍにしているため、長寿命化
を図るには当該シリコン酸化膜の膜厚を８ｎｍよりも薄
くすることは避けたい。ところで、メモリセルの動作電
圧の低電圧化を図れば、書込動作および消去動作の高速
化と低消費電力化とを図ることができる。

【００１２】また、メモリセルの動作電圧を生成するた
めの昇圧回路は、生成する電圧が高くなるほど回路規模
が増大する。そして、フラッシュＥＥＰＲＯＭの周辺回
路（デコーダ、センスアンプ、バッファなど）を構成す
るトランジスタは、耐電圧が高くなるほど基板上の占有
面積（トランジスタサイズ）が増大する。そのため、メ
モリセルの動作電圧を低電圧化すれば、昇圧回路の回路
規模が小さくなる上に、周辺回路を構成するトランジス
タのサイズも小さくなることから、高集積化を図ること
ができる。

【００１３】従って、メモリセルの動作電圧の低電圧化
を図ることにより、動作の高速化，低消費電力化，高集
積化を全て同時に実現することができる。しかし、従来
のスタックトゲート型およびスプリットゲート型のメモ
リセルでは、浮遊ゲート電極に電子を注入または引き抜
く際に、ホットエレクトロンまたはＦＮトンネル電流を
利用している。そのため、浮遊ゲート電極を取り囲む絶
縁膜としてシリコン酸化膜を使用する場合、その膜厚を
今まで通り８〜１０ｎｍに維持したままでは、メモリセ
ルの動作電圧を現在よりも低下させることは難しい。つ
まり、従来のスタックトゲート型およびスプリットゲー
ト型のメモリセルの構造を変えない限り、現在と同水準
の寿命を維持しつつ、メモリセルの動作電圧の低電圧化
を図ることは困難である。

【００１４】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、長寿命化，低電圧化，
動作の高速化，低消費電力化，高集積化を図ることが可
能な不揮発性半導体メモリとして動作する半導体装置お
よびその動作方法を提供することにある。

【００１５】

【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載の発明は、一導電型の半導
体から成る第１層と、前記第１層の一端面にショットキ
接触する第２層と、前記第１層における前記第２層とは
反対側の端面に形成された第１絶縁層と、前記第１絶縁
層を挟んで前記第１層と配置された第１電極部とを備え
た半導体装置をその要旨とする。

【００１６】従って、本発明によれば、第１層に電界を
印加されると、第２層と第１層とのショットキ障壁を透
過したキャリアが第１層に印加された電界で加速され、
第１絶縁層の障壁を越えて第１電極部に注入されて蓄積
される。そのため、第１電極部に蓄積されたキャリアの
有無によりデータの記憶を行うことが可能になり、不揮
発性半導体メモリとして動作する。

【００１７】次に、請求項２に記載の発明は、請求項１
に記載の半導体装置において、前記第１層とは逆の導電
型の半導体から成る第３層と、前記第３層に形成された
前記第１層と同一の導電型の第１領域および第２領域
と、前記第３層における前記第１領域と前記第２領域と
の間に形成されたチャネル領域と、前記第１電極部と前
記チャネル領域との間に形成された第２絶縁層とを備
え、前記第２層は前記第１領域とショットキ接触するこ
とをその要旨とする。

【００１８】従って、本発明によれば、第２層に印加す
る電圧と第２領域に印加する電圧とを制御することによ
り、第２層と第１層とのショットキ障壁を透過するキャ
リアの量を制御し、その透過したキャリアが第１層に印
加された電界で加速されるようにすることができる。ま
た、第１領域は、第２層の下面に形成された空乏層が第
３層と導通するのを防止する。

【００１９】次に、請求項３に記載の発明は、請求項２
に記載の半導体装置において、前記第１電極部上に形成
された第３絶縁層と、前記第３絶縁層上に形成された第
２電極部とを備えたことをその要旨とする。従って、本
発明によれば、第２層に印加する電圧と第２領域に印加
する電圧とを制御することに加え、第２電極部に印加す
る電圧を制御することにより、静電カップリングによ
り、第１層の電圧を制御することが可能になるため、請
求項２に記載の作用を確実に得ることができる。

【００２０】次に、請求項４に記載の発明は、請求項３
に記載の半導体装置において、前記第２層と前記第１領
域との間に形成された第４層を備え、当該第４層は前記
第１層と同一の導電型の半導体から成ることをその要旨
とする。従って、本発明によれば、第４層は第１領域と
一体となって機能し、第２層の下面に形成された空乏層
と第３層とが導通状態になるのを確実に防止する。

【００２１】次に、請求項５に記載の発明は、請求項１
〜４のいずれか１項に記載の半導体装置において、前記
第１層の厚さは、５０ｎｍ以下、または、前記第２層と
前記第１層とのショットキ障壁を透過したキャリアが前
記第１絶縁層の障壁を越えるために必要なエネルギーを
有するときの平均自由行程以下に設定されていることを
その要旨とする。

【００２２】従って、本発明によれば、第２層と第１層
とのショットキ障壁を透過したキャリアのほとんど全て
が、第１絶縁層の障壁を越えるエネルギーを獲得してホ
ットキャリアになり、第１層中にとどまることなく、極
めて高い確率で第１電極部に注入される。そのため、請
求項１〜３に記載の発明の作用をより確実に得ることが
できる。

【００２３】次に、請求項６に記載の発明は、請求項１
〜５のいずれか１項に記載の半導体装置の動作方法であ
って、前記第２層から前記第１層と前記第１絶縁層とを
介して前記第１電極部へ、一導電型のホットキャリアを
注入することでデータの書き込みを行い、前記第２層か
ら前記第１層と前記第１絶縁層とを介して前記第１電極
部へ、前記データの書き込み時とは逆の導電型のホット
キャリアを注入することで、前記書き込み時に注入した
キャリアを打ち消してデータの消去を行うことをその要
旨とする。

【００２４】従って、本発明によれば、第１電極部に注
入するキャリアの導電型を変えるだけで、データの書き
込みだけでなく、書き込んだデータの消去についても自
由に行うことができる。尚、以下に述べる発明の実施の
形態において、特許請求の範囲または課題を解決するた
めの手段に記載の「第１層」はポリシリコンスペーサ１
５ａ，１５ｂに相当し、同じく「第２層」はドレイン電
極１６に相当し、同じく「第１絶縁層」は絶縁膜１４
ａ，１４ｂに相当し、同じく「第１電極部」は浮遊ゲー
ト電極８ａ，８ｂに相当し、同じく「第３層」はｐ型単
結晶シリコン基板１に相当し、同じく「第１領域」はｎ
^-層６に相当し、同じく「第２領域」はソース領域２
ａ，２ｂに相当し、同じく「第２絶縁層」は絶縁膜７
ａ，７ｂに相当し、同じく「第３絶縁層」は絶縁膜９
ａ，９ｂに相当し、同じく「第２電極部」は制御ゲート
電極１０ａ，１０ｂに相当し、同じく「第４層」はドー
プドポリシリコン層５３に相当する。

【００２５】

【発明の実施の形態】（第１実施形態）以下、本発明を
具体化した第１実施形態を図面と共に説明する。図１
は、本第１実施形態のメモリセル２１ａ，２１ｂを用い
たメモリセルアレイ２２の一部断面図である。

【００２６】ｐ型単結晶シリコン基板１の表面には、各
ソース領域２ａ，２ｂが所定間隔を隔てて形成されてい
る。各ソース領域２ａ，２ｂは、高不純物濃度のｎ⁺層
３と、そのｎ⁺層３の端部に配置された低不純物濃度の
ｎ^-層４とから形成されており、ＬＤＤ（Lightly Drain
Dope）構造を成している。

【００２７】基板１の表面における各ソース領域２ａ，
２ｂ間には、各チャネル領域５ａ，５ｂを介して低不純
物濃度のｎ^-層６が形成されている。各チャネル領域５
ａ，５ｂ上にはそれぞれ、シリコン酸化膜から成る絶縁
膜７ａ，７ｂ、ドープドポリシリコン膜から成る浮遊ゲ
ート電極８ａ，８ｂ、シリコン酸化膜から成る絶縁膜９
ａ，９ｂ、ドープドポリシリコン膜から成る制御ゲート
電極１０ａ，１０ｂ、シリコン酸化膜１１ａ，１１ｂ、
シリコン窒化膜１２ａ，１２ｂがこの順番で形成されて
いる。

【００２８】絶縁膜７ａ，浮遊ゲート電極８ａ，絶縁膜
９ａ，制御ゲート電極１０ａ，シリコン酸化膜１１ａ，
シリコン窒化膜１２ａの積層構造において、ソース領域
２ａ側の側壁には、絶縁膜から成るサイドウォールスペ
ーサ１３ａが形成されている。

【００２９】絶縁膜７ｂ，浮遊ゲート電極８ｂ，絶縁膜
９ｂ，制御ゲート電極１０ｂ，シリコン酸化膜１１ｂ，
シリコン窒化膜１２ｂの積層構造において、ソース領域
２ｂ側の側壁には、絶縁膜から成るサイドウォールスペ
ーサ１３ｂが形成されている。

【００３０】浮遊ゲート電極８ａ，絶縁膜９ａ，制御ゲ
ート電極１０ａの積層構造において、ｎ^-層６側（ソー
ス領域２ａの反対側）の側壁には、シリコン酸化膜から
成る絶縁膜１４ａを介して、低不純物濃度のｎ^-層であ
るドープドポリシリコン膜から成るサイドウォールスペ
ーサ（以下、ポリシリコンスペーサという）１５ａが形
成されている。

【００３１】浮遊ゲート電極８ｂ，絶縁膜９ｂ，制御ゲ
ート電極１０ｂの積層構造において、ｎ^-層６側（ソー
ス領域２ｂの反対側）の側壁には、シリコン酸化膜から
成る絶縁膜１４ｂを介して、低不純物濃度のｎ^-層であ
るドープドポリシリコン膜から成るサイドウォールスペ
ーサ（以下、ポリシリコンスペーサという）１５ｂが形
成されている。

【００３２】尚、各ポリシリコンスペーサ１５ａ，１５
ｂとｎ^-層６との間にはそれぞれ、各絶縁膜７ａ，７ｂ
が挟設されている。各ポリシリコンスペーサ１５ａ，１
５ｂとｎ^-層６とに囲まれた凹部内には、タングステン
シリサイド（ＷＳｉ）から成るドレイン電極１６が埋設
されている。ここで、タングステンシリサイドは、各ポ
リシリコンスペーサ１５ａ，１５ｂおよびｎ^-層６の形
成材料であるシリコンに対してショットキ障壁を形成す
る材料である。そのため、ドレイン電極１６は各ポリシ
リコンスペーサ１５ａ，１５ｂおよびｎ^-層６に対して
ショットキ接触する。

【００３３】ポリシリコンスペーサ１５ａおよび絶縁膜
１４ａにおいて、ドレイン電極１６側（ソース領域２ａ
の反対側）の側壁には、絶縁膜から成るサイドウォール
スペーサ１７ａが形成されている。ポリシリコンスペー
サ１５ｂおよび絶縁膜１４ｂにおいて、ドレイン電極１
６側（ソース領域２ｂの反対側）の側壁には、絶縁膜か
ら成るサイドウォールスペーサ１７ｂが形成されてい
る。

【００３４】メモリセル２１ａは、ソース領域２ａ，チ
ャネル領域５ａ，絶縁膜７ａ，浮遊ゲート電極８ａ，絶
縁膜９ａ，制御ゲート電極１０ａ，ポリシリコンスペー
サ１５ａ，ｎ^-層６，ドレイン電極１６から構成されて
いる。メモリセル２１ｂは、ソース領域２ｂ，チャネル
領域５ｂ，絶縁膜７ｂ，浮遊ゲート電極８ｂ，絶縁膜９
ｂ，制御ゲート電極１０ｂ，ポリシリコンスペーサ１５
ｂ，ｎ^-層６，ドレイン電極１６から構成されている。

【００３５】上記の各部材（１〜１７）において、同一
数字の末尾に「ａ」または「ｂ」が付されて区別された
符号の部材（例えば、「２ａ」と「２ｂ」、「１５ａ」
と「１５ｂ」）は、それぞれ同一の寸法形状に形成され
ている。つまり、各メモリセル２１ａ，２１ｂはｎ^-層
６およびドレイン電極１６を共通とし、ｎ^-層６および
ドレイン電極１６における基板１と垂直な中心線に対し
て、各メモリセル２１ａ，２１ｂは対称構造を成してい
る。

【００３６】そして、このような対称構造を成す一対の
各メモリセル２１ａ，２１ｂが基板１上に複数組配置さ
れて、メモリセルアレイ２２が形成されている。ここ
で、上記の各部材の膜厚は以下のように設定されてい
る。・絶縁膜７ａ，７ｂの膜厚：８ｎｍ・浮遊ゲート電極８ａ，８ｂの膜厚：１００ｎｍ・絶縁膜９ａ，９ｂの膜厚：８ｎｍ・制御ゲート電極１０ａ，１０ｂの膜厚：５０ｎｍ・シリコン酸化膜１１ａ，１１ｂの膜厚：５０ｎｍ・シリコン窒化膜１２ａ，１２ｂの膜厚：２０ｎｍ・絶縁膜１４ａ，１４ｂの膜厚：８ｎｍ・ポリシリコンスペーサ１５ａ，１５ｂの膜厚（スペー
サの幅）：３０ｎｍまた、各部材の不純物濃度は以下のように設定されてい
る。

【００３７】・ポリシリコンスペーサ１５ａ，１５ｂの
不純物濃度：１×１０¹⁸ｃｍ^-3 ・ｎ^-層６の不純物濃度：１×１０¹⁸ｃｍ^-3 ・ソース領域２ａ，２ｂのｎ⁺層３の不純物濃度：１×
１０²⁰ｃｍ^-3 ・ソース領域２ａ，２ｂのｎ^-層４の不純物濃度：１×
１０¹⁸ｃｍ^-3 そして、各ソース領域２ａ，２ｂにはソース電圧ＶSが
印加され、ドレイン電極１６にはドレイン電圧ＶDが印
加され、各制御ゲート電極１０ａ，１０ｂには制御ゲー
ト電圧ＶCGが印加される。

【００３８】図２は、メモリセルアレイ２２の一部平面
図である。尚、図１は、図２におけるＸ−Ｘ線断面図で
ある。基板１上にはフィールド絶縁膜２３が形成され、
そのフィールド絶縁膜２３によって図２の横方向に配置
された各メモリセル間の素子分離が行われている。図２
の横方向に配置された各メモリセルの制御ゲート電極１
０ａ，１０ｂは共通になっており、その制御ゲート電極
１０ａ，１０ｂによりワード線ＷＬが形成されている。

【００３９】図２の縦方向に配置された各メモリセル２
１ａ，２１ｂのドレイン電極１６は共通になっており、
そのドレイン電極１６はビットコンタクト２４を介して
ビット線ＢＬに接続されている。尚、ビット線ＢＬとワ
ード線ＷＬとは直交している。

【００４０】また、各ソース領域２ａ，２ｂによってソ
ース線ＳＬが形成されている。次に、上記のように構成
されたメモリセル２１ａの各動作（書込動作、消去動
作、読出動作）について説明する。尚、メモリセル２１
ｂの動作はメモリセル２１ａと同じである。

【００４１】（書込動作）メモリセル２１ａの動作電圧
を、ソース電圧ＶS：３Ｖ、ドレイン電圧ＶD：−３Ｖ、
制御ゲート電圧ＶCG：３Ｖに設定する。すると、ポリシ
リコンスペーサ１５ａに電界が印加され、ドレイン電極
１６とポリシリコンスペーサ１５ａとのショットキ障壁
を透過（トンネリング）した電子は、ポリシリコンスペ
ーサ１５ａに印加された電界で加速され、絶縁膜１４ａ
を通って浮遊ゲート電極８ａに注入される。その結果、
浮遊ゲート電極８ａに電子が蓄積され、データの書き込
みが行われる。

【００４２】ここで、電子がシリコン酸化膜から成る絶
縁膜１４ａの障壁を越えるために必要なエネルギーは
３．２ｅＶであり、そのエネルギーを獲得するために必
要な電位差は３．２Ｖである。そのため、ドレイン電極
１６と浮遊ゲート電極８ａとの間に、３．２Ｖ以上の電
位差が生じるように、前記したメモリセル２１ａの動作
電圧を設定する。つまり、ドレイン電圧ＶDを−３Ｖ、
制御ゲート電圧ＶCGを３Ｖに設定すると、静電カップリ
ングにより、浮遊ゲート電極８ａの電圧は１Ｖ以上にな
り、ドレイン電極１６と浮遊ゲート電極８ａとの間には
約４Ｖの電位差が生じる。

【００４３】また、電子のエネルギーが３．２ｅＶのと
きの平均自由行程は約３０〜４０ｎｍである。ここで、
ポリシリコンスペーサ１５ａの膜厚は前記平均自由行程
より薄い３０ｎｍに設定されている。そのため、ドレイ
ン電極１６とポリシリコンスペーサ１５ａとのショット
キ障壁を透過した電子は、前記平均自由行程（＝約３０
〜４０ｎｍ）以下の短い距離で３．２ｅＶ以上に加速さ
れる。

【００４４】従って、当該ショットキ障壁を透過した電
子のほとんど全てが、絶縁膜１４ａの障壁（＝３．２ｅ
Ｖ）を越えるエネルギーを獲得してホットエレクトロン
になり、ポリシリコンスペーサ１５ａ中にとどまること
なく、極めて高い確率で浮遊ゲート電極８ａ内に注入さ
れる。

【００４５】ここで、電子のエネルギーと電子がショッ
トキ障壁を通過する確率とは、ソース電圧ＶS，ドレイ
ン電圧ＶD，制御ゲート電圧ＶCGにより調整することが
できる。従って、ホットエレクトロンが絶縁膜１４ａの
障壁を僅かに越えたエネルギーを得た時点で、ホットエ
レクトロンを浮遊ゲート電極８ａに注入することができ
る。

【００４６】（消去動作）メモリセル２１ａの動作電圧
を、ソース領域２ａをオープン状態にし、ドレイン電圧
ＶD：３Ｖ、制御ゲート電圧ＶCG：−３Ｖに設定する。
すると、ポリシリコンスペーサ１５ａは空乏化し、ドレ
イン電極１６とポリシリコンスペーサ１５ａとのショッ
トキ障壁を透過（トンネリング）した正孔は、ポリシリ
コンスペーサ１５ａに印加された電界で加速され、絶縁
膜１４ａを通って浮遊ゲート電極８ａに注入される。そ
の結果、書込動作により浮遊ゲート電極８ａに蓄積され
た電子は、注入された正孔により打ち消されることにな
り、データの消去が行われる。

【００４７】ここで、正孔がシリコン酸化膜から成る絶
縁膜１４ａの障壁を越えるために必要なエネルギーは４
ｅＶであり、そのエネルギーを獲得するために必要な電
位差は４Ｖである。そのため、ドレイン電極１６と浮遊
ゲート電極８ａとの間に、４Ｖ以上の電位差が生じるよ
うに、前記したメモリセル２１ａの動作電圧を設定す
る。つまり、ドレイン電圧ＶDを３Ｖ、制御ゲート電圧
ＶCGを−３Ｖに設定すると、静電カップリングにより、
浮遊ゲート電極８ａの電圧は−１Ｖ以下になり、ドレイ
ン電極１６とポリシリコンスペーサ１５ａとのショット
キ障壁と浮遊ゲート電極８ａとの間には約４Ｖの電位差
が生じる。

【００４８】また、正孔のエネルギーが４ｅＶのときの
平均自由行程は約２０ｎｍである。ここで、ポリシリコ
ンスペーサ１５ａの膜厚は前記平均自由行程より僅かに
厚い３０ｎｍに設定されている。そのため、ドレイン電
極１６とポリシリコンスペーサ１５ａとのショットキ障
壁を透過した正孔は、前記平均自由行程程度の短い距離
で４ｅＶ以上に加速される。

【００４９】従って、当該ショットキ障壁を透過した正
孔の約１〜１０％程度が、絶縁膜１４ａの障壁（＝４ｅ
Ｖ）を越えるエネルギーを獲得してホットホールにな
り、ポリシリコンスペーサ１５ａ中にとどまることな
く、高い確率で浮遊ゲート電極８ａ内に注入される。

【００５０】ここで、正孔のエネルギーと正孔がショッ
トキ障壁を透過する確率とは、ソース電圧ＶS，ドレイ
ン電圧ＶD，制御ゲート電圧ＶCGにより調整することが
できる。従って、ホットホールが絶縁膜１４ａの障壁を
僅かに越えたエネルギーを得た時点で、ホットホールを
浮遊ゲート電極８ａに注入することができる。

【００５１】（読出動作）メモリセル２１ａの動作電圧
を、ソース電圧ＶS：０Ｖ、ドレイン電圧ＶD：３Ｖ、制
御ゲート電圧ＶCG：３Ｖに設定する。浮遊ゲート電極８
ａに電子が蓄積されていない状態（消去状態）では、浮
遊ゲート電極８ａが正に帯電するため、浮遊ゲート電極
８ａ下のチャネル領域５ａはオンの状態になる。また、
浮遊ゲート電極８ａに電子が蓄積されている状態（書込
状態）では、浮遊ゲート電極８ａが負に帯電するため、
浮遊ゲート電極８ａ下のチャネル領域５ａはオフの状態
になる。チャネル領域５ａがオンの状態では、オフの状
態よりもソース領域２ａとドレイン電極１６との間に電
流が流れやすい。従って、ソース領域２ａとドレイン電
極１６との間に流れる電流（セル電流）を検出すること
により、浮遊ゲート電極８ａに電子が蓄積されているか
否かを判別することが可能であるため、メモリセル２１
ａに記憶されたデータを読み出すことができる。

【００５２】尚、この読出動作は、従来のスタックトゲ
ート型メモリセルと同じである。このように、本第１実
施形態によれば、以下の作用・効果を得ることができ
る。（１）メモリセル２１ａ，１２ｂの構造は、従来のスタ
ックゲート型またはスプリットゲート型のメモリセルと
は全く異なる。そして、メモリセル２１ａ，２１ｂで
は、ドレイン電極１６が各ポリシリコンスペーサ１５
ａ，１５ｂに対してショットキ接触することを利用し
て、書込動作において浮遊ゲート電極８ａ，８ｂにホッ
トエレクトロンを注入し、消去動作において浮遊ゲート
電極８ａ，８ｂにホットホールを注入している。

【００５３】従って、絶縁膜１４ａ，１４ｂの膜厚を８
ｎｍにした上で、メモリセル２１ａ．２１ｂの動作電圧
（ソース電圧ＶS、ドレイン電圧ＶD、制御ゲート電圧Ｖ
CG）を±３Ｖの範囲内に納めることが可能になり、従来
のスタックトゲート型またはスプリットゲート型のメモ
リセルの動作電圧の数分の一以下にすることができる。

【００５４】（２）メモリセル２１ａ．２１ｂの動作電
圧を低電圧化することが可能になるため、書込動作およ
び消去動作の高速化と低消費電力化とを図ることができ
る。（３）近年、電子機器の低消費電力化を図るために電源
電圧が低電圧化され、半導体集積回路の電源電圧は３．
３Ｖが一般的になりつつある。しかし、本実施形態で
は、メモリセル２１ａ．２１ｂの動作電圧を３Ｖ以下
と、フラッシュＥＥＰＲＯＭの電源電圧以下にすること
が可能であるため、メモリセル２１ａ，２１ｂの動作電
圧を生成するための昇圧回路を設ける必要がない。そし
て、さらなる電源電圧の低下に対しても小規模な昇圧回
路を設けるだけで済ますことができる。

【００５５】また、フラッシュＥＥＰＲＯＭの周辺回路
（デコーダ、センスアンプ、バッファなど）を構成する
トランジスタに、トランジスタサイズの大きな高耐圧の
ものを使用する必要がなく、トランジスタサイズの小さ
な低耐圧のものを使用するだけでよい。従って、フラッ
シュＥＥＰＲＯＭの高集積化を図ることができる。

【００５６】次に、本第１実施形態の製造方法について
説明する。工程１（図３（ａ）参照）；ＬＯＣＯＳ法を用い、ｐ型
単結晶シリコン基板１上にフィールド絶縁膜（図示略）
を形成する。次に、基板１表面にしきい値電圧調整用の
イオン注入を行う。続いて、熱酸化法を用い、基板１上
におけるフィールド絶縁膜の形成されていない部分（素
子領域）に絶縁膜７ａ，７ｂとなるシリコン酸化膜３１
を形成する。次に、シリコン酸化膜３１上に浮遊ゲート
電極８ａ，８ｂとなるドープドポリシリコン膜３２を形
成する。そして、フォトリソグラフィー工程とエッチン
グ工程とを経て、ドープドポリシリコン膜３２を図１〜
図３に示す横方向に配列されたストライプ状に加工す
る。

【００５７】工程２（図３（ｂ）参照）；熱酸化法を用
い、ドープドポリシリコン膜３２上に絶縁膜９ａ，９ｂ
となるシリコン酸化膜３３を形成する。次に、シリコン
酸化膜３３上に制御ゲート電極１０ａ，１０ｂとなるド
ープドポリシリコン膜３４を形成する。続いて、ＬＰＣ
ＶＤ（Low Pressure Chemical Vapour Deposition ）法
を用いて、ドープドポリシリコン膜３４上に、シリコン
酸化膜１１ａ，１１ｂとなるシリコン酸化膜３５と、シ
リコン窒化膜１２ａ，１２ｂとなるシリコン窒化膜３６
とを順次形成する。

【００５８】尚、各ドープドポリシリコン膜３２，３４
の形成方法には以下のものがある。方法１；ＬＰＣＶＤ法を用いてポリシリコン膜を形成す
る際に、原料ガスに不純物を含んだガスを混入する。方法２；ＬＰＣＶＤ法を用いてノンドープのポリシリコ
ン膜を形成した後に、ポリシリコン膜上に不純物拡散源
層（ＰＯＣｌ₃など）を形成し、その不純物拡散源層か
らポリシリコン膜に不純物を拡散させる。

【００５９】方法３；ＬＰＣＶＤ法を用いてノンドープ
のポリシリコン膜を形成した後に、不純物イオンを注入
する。工程３（図３（ｃ）参照）；フォトリソグラフィー工程
とエッチング工程とを経て、シリコン窒化膜３６が制御
ゲート電極１０ａ，１０ｂのエッチング用マスクとなる
ように加工する。その加工されたシリコン窒化膜３６が
シリコン窒化膜１２ａ，１２ｂとなる。

【００６０】工程４（図４（ａ）参照）；フォトリソグ
ラフィー工程により、シリコン窒化膜１２ａ，１２ｂと
基板１上のソース領域２ａ，２ｂとなる部分とを覆うよ
うにフォトレジスト膜３７を形成する。次に、フォトレ
ジスト膜３７をエッチング用マスクとする異方性エッチ
ング法を用い、シリコン酸化膜３５のｎ^-層６に相当す
る部分を除去する。続いて、フォトレジスト膜３７およ
びｎ^-層６に相当する部分が除去されたシリコン酸化膜
３５をエッチング用マスクとする異方性エッチング法を
用い、各膜３２〜３４におけるｎ^-層６側（ドレイン電
極１６側）を除去して凹部３８を形成する。

【００６１】工程５（図４（ｂ）参照）；熱酸化法を用
い、凹部３８の内壁面にシリコン酸化膜から成る絶縁膜
１４ａ，１４ｂを形成する。次に、上記の工程で形成さ
れたデバイス全面にポリシリコン膜を形成し、当該ポリ
シリコン膜に燐イオンを注入することにより、当該ポリ
シリコン膜を不純物濃度が１×１０¹⁸ｃｍ^-3のドープド
ポリシリコン膜にする。続いて、全面エッチバック法を
用い、凹部３８内の側壁部分のドープドポリシリコン膜
だけを残す。その残ったドープドポリシリコン膜がポリ
シリコンスペーサ１５ａ，１５ｂとなる。

【００６２】工程６（図４（ｃ）参照）；凹部３８内に
燐イオンを注入することにより、凹部３８の底部である
基板１表面に不純物濃度が１×１０¹⁸ｃｍ^-3のｎ^-層６
を形成する。工程７（図５（ａ）参照）；異方性エッチング法を用
い、凹部３８の底部から露出するシリコン酸化膜３１を
除去する。

【００６３】工程８（図５（ｂ）参照）；上記の工程で
形成されたデバイスの全面にタングステンシリサイド膜
を形成し、凹部３８内にもタングシテンシリサイド膜を
埋め込む。次に、全面エッチバック法を用い、凹部３８
内のタングシテンシリサイド膜だけを残す。その残った
タングステンシリサイド膜がドレイン電極１６となる。

【００６４】その後、フォトリソグラフィー工程によ
り、凹部３８を覆うようにフォトレジスト膜３９を形成
する。次に、フォトレジスト膜３９およびシリコン窒化
膜１２ａ，１２ｂをエッチング用マスクとする異方性エ
ッチング法を用い、シリコン酸化膜３５におけるソース
領域２ａ，２ｂに相当する部分を除去する。その残った
シリコン酸化膜３５がシリコン酸化膜１１ａ，１１ｂと
なる。続いて、フォトレジスト膜３９およびシリコン酸
化膜１１ａ，１１ｂをエッチング用マスクとする異方性
エッチング法を用い、各膜３１〜３４におけるソース領
域２ａ，２ｂ側を除去する。その結果、残ったシリコン
酸化膜３１から絶縁膜７ａ，７ｂが形成され、残ったド
ープドポリシリコン膜３２から浮遊ゲート電極８ａ，８
ｂが形成さされ、残ったシリコン酸化膜３３から絶縁膜
９ａ，９ｂが形成され、残ったドープドポリシリコン膜
３４から制御ゲート電極１０ａ，１０ｂが形成される。

【００６５】工程９（図１参照）；上記の工程で形成さ
れたデバイスの全面に燐イオンを注入することにより、
不純物濃度が１×１０¹⁸ｃｍ^-3のｎ^-層４を形成する。
次に、上記の工程で形成されたデバイスの全面に絶縁膜
を形成し、全面エッチバック法を用いて当該絶縁膜の不
要部分を除去することにより、サイドウォールスペーサ
１３ａ，１３ｂを形成する。続いて、上記の工程で形成
されたデバイスの全面に砒素イオンを注入することによ
り、不純物濃度が１×１０²⁰ｃｍ^-3のｎ⁺層３を形成す
る。

【００６６】その結果、メモリセル２１ａ，２１ｂから
成るメモリセルアレイ２２が完成する。その後、各メモ
リセル２１ａ，２１ｂ上に層間絶縁膜（図示略）を形成
し、各制御ゲート電極１０ａ，１０ｂを接続するワード
線（図示略）を形成する。このように、本第１実施形態
のメモリセルアレイ２２は、従来より一般的な半導体集
積回路の製造技術を利用して容易に製造することができ
る。

【００６７】ところで、ｎ^-層６は、ドレイン電極１６
の下面から空乏層が延びて基板１と導通するのを防止す
るために設けられている。ｎ^-層６の不純物濃度の範囲
は５×１０^-17〜５×１０^-18ｃｍ^-3が適当である。ｎ^-
層６の不純物濃度がこの範囲より濃くなると、ｎ^-層６
とドレイン電極１６とがオーミック接触しやすくなり、
その結果、ｎ^-層６，ドレイン電極１６，ポリシリコン
スペーサ１５ａ，１５ｂがほぼ同電位となって、電子ま
たは正孔を十分に加速することができなくなるという傾
向がある。また、ｎ^-層６の不純物濃度がこの範囲より
薄くなると、基板１との導通を防ぐために、ｎ^-層６の
深さを大きくしなければならず、微細化が困難になると
いう傾向がある。

【００６８】また、ポリシリコンスペーサ１５ａ，１５
ｂの膜厚（スペーサの幅）の範囲は５０ｎｍ以下が適当
であり、望ましくはキャリアの平均自由工程以下の３０
〜４０ｎｍ以下である。ポリシリコンスペーサ１５ａ，
１５ｂの膜厚がこの範囲より厚くなると、書込効率およ
び消去効率が低下するという傾向がある。

【００６９】また、ポリシリコンスペーサ１５ａ，１５
ｂにおける不純物濃度の範囲は、５×１０¹⁷〜５×１０
¹⁸ｃｍ^-3が適当である。ポリシリコンスペーサ１５ａ，
１５ｂの不純物濃度がこの範囲より濃くなると、ポリシ
リコンスペーサ１５ａ，１５ｂとドレイン電極１６とが
オーミック接触してほぼ同電位となり、ポリシリコンス
ペーサ１５ａ，１５ｂ中で電子または正孔を十分に加速
することができなくなるという傾向がある。また、ポリ
シリコンスペーサ１５ａ，１５ｂの不純物濃度がこの範
囲より薄くなっても、ショットキバリアの厚みが増え、
加速される電子または正孔の量が減少するという傾向が
ある。

【００７０】（第２実施形態）次に、本発明を具体化し
た第２実施形態を図面と共に説明する。尚、本第２実施
形態において、図１〜図５に示した第１実施形態と同じ
構成部材については符号を等しくしてその詳細な説明を
省略する。

【００７１】図６は、本第２実施形態のメモリセル５１
ａ，５１ｂを用いたメモリセルアレイ５２の一部断面図
である。本第２実施形態において、図１に示した第１実
施形態と異なるのは、ｎ^-層６とドレイン電極１６との
間に、低不純物濃度のｎ^-層であるドープドポリシリコ
ン層５３が設けられている点だけである。ドープドポリ
シリコン層５３の両端部は各ポリシリコンスペーサ１５
ａ，１５ｂと接続されて一体化している。

【００７２】尚、本第２実施形態のメモリセル５１ａ，
５１ｂの各動作は、第１実施形態と同じである。ドープ
ドポリシリコン層５３は基板１表面のｎ^-層６と一体と
なって機能し、ドレイン電極１６の下面から空乏層が延
びて基板１と導通するのを確実に防止する。従って、ｎ
^-層６のみが設けられた第１実施形態に比べて、本第２
実施形態によれば、第１実施形態の作用・効果をより確
実に得ることができる。

【００７３】次に、本第２実施形態の製造方法について
説明する。工程１〜工程４；第１実施形態の工程１〜工程４と同じ
である。工程５（図７（ａ）参照）；凹部３８の内壁面にシリコ
ン酸化膜から成る絶縁膜１４ａ，１４ｂを形成する。次
に、凹部３８内に燐イオンを注入することにより、凹部
３８の底部である基板１表面に不純物濃度が１×１０¹⁸
ｃｍ^-3のｎ^-層６を形成する。工程６（図７（ｂ）参照）；異方性エッチング法を用
い、凹部３８の底部から露出するシリコン酸化膜３１を
除去する。次に、上記の工程で形成されたデバイス全面
にポリシリコン膜を形成し、当該ポリシリコン膜に燐イ
オンを注入することにより、当該ポリシリコン膜を不純
物濃度が１×１０¹⁸ｃｍ^-3のドープドポリシリコン膜に
する。続いて、上記の工程で形成されたデバイスの全面
にタングステンシリサイド膜を形成し、凹部３８内にも
タングシテンシリサイド膜を埋め込む。そして、エッチ
バック法を用い、凹部３８内の側壁部分および底部のド
ープドポリシリコン膜だけを残すと共に、凹部３８内の
タングシテンシリサイド膜だけを残す。その凹部３８の
側壁部分に残ったドープドポリシリコン膜がポリシリコ
ンスペーサ１５ａ，１５ｂとなり、凹部３８の底部に残
ったドープドポリシリコン膜がドープドポリシリコン層
５３になる。また、凹部３８内に残ったタングステンシ
リサイド膜がドレイン電極１６となる。

【００７４】工程７（図７（ｃ）参照）；フォトリソグ
ラフィー工程により、凹部３８を覆うようにフォトレジ
スト膜３９を形成する。次に、フォトレジスト膜３９お
よびシリコン窒化膜１２ａ，１２ｂをエッチング用マス
クとする異方性エッチング法を用い、シリコン酸化膜３
５におけるソース領域２ａ，２ｂに相当する部分を除去
する。その残ったシリコン酸化膜３５がシリコン酸化膜
１１ａ，１１ｂとなる。続いて、フォトレジスト膜３９
およびシリコン酸化膜１１ａ，１１ｂをエッチング用マ
スクとする異方性エッチング法を用い、各膜３１〜３４
におけるソース領域２ａ，２ｂ側を除去する。その結
果、残ったシリコン酸化膜３１から絶縁膜７ａ，７ｂが
形成され、残ったドープドポリシリコン膜３２から浮遊
ゲート電極８ａ，８ｂが形成さされ、残ったシリコン酸
化膜３３から絶縁膜９ａ，９ｂが形成され、残ったドー
プドポリシリコン膜３４から制御ゲート電極１０ａ，１
０ｂが形成される。

【００７５】工程８（図１参照）；第１実施形態の工程
９と同じである。その結果、メモリセル５１ａ，５１ｂ
から成るメモリセルアレイ５２が完成する。その後、第
１実施径と同様に、各メモリセル５１ａ，５１ｂ上に層
間絶縁膜（図示略）を形成し、各制御ゲート電極１０
ａ，１０ｂを接続するワード線（図示略）を形成する。

【００７６】このように、本第２実施形態のメモリセル
アレイ２２は、従来より一般的な半導体集積回路の製造
技術を利用して容易に製造することができる。尚、本発
明は上記各実施形態に限定されるものではなく、以下の
ように変更してもよく、その場合でも、上記各実施形態
と同様もしくはそれ以上の作用・効果を得ることができ
る。

【００７７】（１）各メモリセル２１ａ，２１ｂ，３１
ａ，３１ｂの構成部材（基板１、ソース領域２ａ，２
ｂ、ｎ−層６、ポリシリコンスペーサ１５ａ，１５ｂ、
ドープドポリシリコン層５３）の導電型をｐ型にしても
よい。（２）ドレイン電極１６の形成材料は、タングステンシ
リサイドに限らず、各ポリシリコンスペーサ１５ａ，１
５ｂおよびｎ^-層６の形成材料であるシリコンに対して
ショットキ障壁を形成する材料であればどのような材料
（例えば、各種高融点金属（タングステン，チタン，モ
リブデン，タンタルなど）を含む各種金属（金，プラチ
ナ，アルミニウムなど）の単体または合金、各種金属の
窒化物（窒化タングステン，窒化チタン，窒化モリブデ
ン，窒化タンタルなど）、各種金属の珪化物（チタンシ
リサイド，モリブデンシリサイド，タンタルシリサイド
など））を用いてもよい。

【００７８】また、ドレイン電極１６は同一材料による
単層構造に限らず、複数の材料による多層構造としても
よい（例えば、窒化チタン層とタングステン層との積層
構造）。（３）各絶縁膜７ａ，７ｂ，９ａ，９ｂ，１４ａ，１４
ｂの形成材料は、シリコン酸化膜に限らず、必要な絶縁
特性が得られればどのような材料（例えば、シリコン窒
化膜，シリコン窒酸化膜，シリコン弗酸化膜など）を用
いてもよい。

【００７９】また、各絶縁膜７ａ，７ｂ，９ａ，９ｂ，
１４ａ，１４ｂは同一材料による単層構造に限らず、複
数の材料による多層構造としてもよい（例えば、シリコ
ン窒化膜とシリコン酸化膜との積層構造）。（４）制御ゲート電極１０ａ，１０ｂの材料は、ドープ
ドポリシリコンに限らず、導電性を有する材料であれば
どのような材料（例えば、各種高融点金属を含む各種金
属の単体または合金、各種金属の珪化物，各種ポリサイ
ドなど）を用いてもよい。

【００８０】（５）上記各実施形態では、書込動作にお
いては浮遊ゲート電極８ａ，８ｂに電子を注入し、消去
動作においては浮遊ゲート電極８ａ，８ｂに正孔を注入
するようにしたが、これを逆の関係に設定してもよい。
つまり、浮遊ゲート電極８ａ，８ｂに電子が蓄積されて
いる状態をメモリセルの消去状態と規定し、浮遊ゲート
電極８ａ，８ｂに電子が蓄積されていない状態をメモリ
セルの書込状態と規定してもよい。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態のメモリセル
を用いたメモリセルアレイの一部断面図。

【図２】第１実施形態のメモリセルアレイおよび本発明
を具体化した第２実施形態のメモリセルを用いたメモリ
セルアレイの平面図。

【図３】第１，第２実施形態のメモリセルの製造方法を
説明するための断面図。

【図４】第１実施形態のメモリセルの製造方法を説明す
るための断面図。

【図５】第１実施形態のメモリセルの製造方法を説明す
るための断面図。

【図６】第２実施形態のメモリセルを用いたメモリセル
アレイの一部断面図。

【図７】第２実施形態のメモリセルの製造方法を説明す
るための断面図。

【符号の説明】

１…ｐ型単結晶シリコン基板２ａ，２ｂ…ソース領域６…ｎ^-層８ａ，８ｂ…浮遊ゲート電極７ａ，７ｂ，９ａ，９ｂ，１４ａ，１４ｂ…絶縁膜１０ａ，１０ｂ…制御ゲート電極１５ａ，１５ｂ…ポリシリコンスペーサ１６…ドレイン電極２１ａ，２１ｂ，５１ａ，５１ｂ…メモリセル５３…ドープドポリシリコン層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA01 AB01 AC01 AD08 5F001 AA25 AB08 AB30 AD04 AD17 AD18 AD51 AD52 AE02 AE03 AE08 AF07 AF10 5F083 EP02 EP23 EP30 EP63 ER02 ER08 ER11 ER29 GA01 GA05 GA09 GA21 GA30 JA04 JA05 JA20 JA35 JA36 JA38 JA39 JA40 NA02 PR07 PR36

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体から成る第１層と、前記第１層の一端面にショットキ接触する第２層と、前記第１層における前記第２層とは反対側の端面に形成
された第１絶縁層と、前記第１絶縁層を挟んで前記第１層と配置された第１電
極部とを備えたことを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、前記第１層とは逆の導電型の半導体から成る第３層と、前記第３層に形成された前記第１層と同一の導電型の第
１領域および第２領域と、前記第３層における前記第１領域と前記第２領域との間
に形成されたチャネル領域と、前記第１電極部と前記チャネル領域との間に形成された
第２絶縁層とを備え、前記第２層は前記第１領域とショットキ接触することを
特徴とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、前記第１電極部上に形成された第３絶縁層と、前記第３絶縁層上に形成された第２電極部とを備えたこ
とを特徴とする半導体装置。
【請求項４】請求項３に記載の半導体装置において、前記第２層と前記第１領域との間に形成された第４層を
備え、当該第４層は前記第１層と同一の導電型の半導体
から成ることを特徴とする半導体装置。
【請求項５】請求項１〜４のいずれか１項に記載の半
導体装置において、前記第１層の厚さは、５０ｎｍ以下、または、前記第２
層と前記第１層とのショットキ障壁を透過したキャリア
が前記第１絶縁層の障壁を越えるために必要なエネルギ
ーを有するときの平均自由行程以下に設定されているこ
とを特徴とする半導体装置。
【請求項６】請求項１〜５のいずれか１項に記載の半
導体装置の動作方法であって、前記第２層から前記第１層と前記第１絶縁層とを介して
前記第１電極部へ、一導電型のホットキャリアを注入す
ることでデータの書き込みを行い、前記第２層から前記第１層と前記第１絶縁層とを介して
前記第１電極部へ、前記データの書き込み時とは逆の導
電型のホットキャリアを注入することで、前記書き込み
時に注入したキャリアを打ち消してデータの消去を行う
ことを特徴とする半導体装置の動作方法。