JP2007110024A

JP2007110024A - 半導体記憶装置

Info

Publication number: JP2007110024A
Application number: JP2005301793A
Authority: JP
Inventors: Masayuki Nakano; 雅行中野; Hiroshi Iwata; 浩岩田; Akihide Shibata; 晃秀柴田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-10-17
Filing date: 2005-10-17
Publication date: 2007-04-26
Also published as: US20070090430A1

Abstract

【課題】微細化が可能な半導体記憶装置を提供することを課題とする。
【解決手段】半導体層、ゲート絶縁膜、ゲート電極、チャネル領域、ソース／ドレイン拡散領域、ゲート電極の少なくとも両側のメモリ機能体を備え、メモリ機能体が電荷保持膜とトンネル絶縁膜から構成され、トンネル絶縁膜がゲート電極の側壁部及び電荷保持膜と半導体層との間に存在し、電荷保持膜と半導体層との間のトンネル絶縁膜が、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜よりも厚い半導体記憶装置により上記課題を解決する。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。より具体的には、微細化が可能な半導体記憶装置に関する。

従来から、ゲート電極の両側に２ビットの記憶が可能な不揮発性メモリ（例えば、特開２００３−３３２４７４号公報：特許文献１、特開平９−１１６１１９号公報：特許文献２、特開２００１−１５６１８８号公報：特許文献３）が提案されている。図９にこれら公報の不揮発性メモリを構成する代表的な半導体記憶装置（メモリセル）構造を示す。図９中、３０１は半導体基板、３０２はゲート絶縁膜、３０３はゲート電極（ワード線）、３０４はトンネル絶縁膜、３０６はメモリ記憶部であるシリコン窒化膜、３０７はシリコン酸化膜、３０８はソース／ドレイン領域、３３０はオフセット領域、３３１がゲート電極直下のチャネル領域を、それぞれ示している。

このメモリセルは、ゲート電極３０３とソース／ドレイン領域３０８とが離間している、すなわちオフセット領域３３０が存在するオフセット構造の素子になっている。また、トンネル絶縁膜３０４、シリコン窒化膜３０６及びシリコン酸化膜３０７の３層から構成されるメモリ機能体を有している。ここで、シリコン窒化膜３０６中に電子を保持しているか否かでオフセット領域の抵抗が変化する。この抵抗の変化に伴い駆動電流も変化させることで、"０"及び"１"の情報記録を実現している。実際には、メモリセルを配列して構成したメモリセルアレイにおいて、特定のワード線（ゲート電極）、ビット線（ドレイン電極）を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行うことができる。
特開２００３−３３２４７４号公報特開平９−１１６１１９号公報特開２００１−１５６１８８号公報

上記公報のメモリセルでは、非選択セルにおいてゲートディスターブという消去側（記憶情報"０"）の電流が劣化するという現象が起こる。この現象を以下に説明する。

メモリセルをアレイにした場合、チップ面積を小さくするために、一本のワード線（ゲート電極）が１０００個から４０００個のメモリセルに共通に使用されている。ある所望のメモリセルを選択する際に、選択セル以外の非選択セルにもワード線に約３Ｖの電圧が印加される。従って、非選択セルのゲート電極に３Ｖという電圧が長時間印加され続けることになる。ゲートディスターブとは、ゲート電圧によってシリコン基板中の電子がシリコン窒化膜へ入り、オフセット領域のしきい値電圧が上昇して消去電流が減少する現象である。この電流減少量は時間の対数（ｌｏｇ（ｔ）、ｔは時間）に比例することを発明者等は実験より見い出している。

そこで、発明者等は、この現象を抑制するために、トンネル絶縁膜３０４の検討を行った。多くの検討を行ったが、その中でもトンネル絶縁膜３０４の膜厚を薄くすることで、この現象を抑制できることを見い出している。例えば、トンネル絶縁膜３０４の膜厚が６〜８ｎｍ程度では４〜５μＡ／桁の劣化であった。しかし、膜厚を２〜４ｎｍに設定することで、１〜２μＡ／桁に抑制された。なお、この評価に用いたメモリセルのゲート長は０．１８μｍ、ゲート幅は０．３８μｍである。以下に示すデータは全てこの寸法のメモリセルのデータである。

ゲートディスターブは、熱酸化時の応力により電子のトンネリングしやすいトラップがトンネル絶縁膜３０４中にできることで発生している。よって、膜厚を薄くすることによりトラップが減少するので、電流減少も小さくなると考えられる。

ところが、トンネル絶縁膜３０４を薄くすることで、新たないわゆる「初期劣化」という現象が顕著になる。それは、記憶情報"１"の書込み側の電流値が上昇する現象である。例えば、メモリセルに２５０℃、６分という短時間の熱を加えると、電流値が３０〜４０μＡ上昇する。これは、シリコン窒化膜３０６中の電子が半導体基板中に抜けてしきい値電圧を下げてしまうためである。

このように、ゲートディスターブを抑制すると書込み側の電流上昇が顕著になるという相反する現象が発生する。それにより単純にトンネル絶縁膜３０４を薄くすることでゲートディスターブを抑制することができず、従ってセル面積を小さくすることができなかった。

一方、不揮発性メモリは一般的に１０年後の読み出し電流差（メモリウィンドウ）を保証する必要がある。１０年後の電流減少量を計算すると、４〜５μＡ／桁×８．５桁（１０年に相当）＝３４〜４２．５μＡとなる。この減少量は非常に大きく、メモリセルの微細化を阻害する要因となる。つまり、１０年後においてもメモリ動作させるためには、記憶情報の"０"、"１"を読み取るためのメモリウィンドウに上記電流減少分を加算した電流を確保できるメモリセルにする必要がある。

従来では、ゲート幅を大きくして電流減少分を補填していた。従って、ゲート幅が大きくなっただけメモリの占有面積が大きくなり、メモリセルの微細化が阻害される。

本発明は前記課題に鑑みなされたものであり、セル面積を微細化して高集積化が可能な半導体記憶装置（メモリセル）を提供することを目的とする。

かくして本発明によれば、半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成され、電荷を保持する機能を有するメモリ機能体を備え、
上記メモリ機能体が電荷保持膜とトンネル絶縁膜から構成され、
上記トンネル絶縁膜が上記ゲート電極の側壁部及び上記電荷保持膜と上記半導体層との間に存在し、
上記電荷保持膜と上記半導体層との間のトンネル絶縁膜が、上記電荷保持膜と上記ゲート電極側壁部との間のトンネル絶縁膜よりも厚いことを特徴とする半導体記憶装置が提供される。

上記によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。

また、電荷保持膜と半導体層との間のトンネル絶縁膜は、ゲート電極側壁部のトンネル絶縁膜よりも膜厚が厚いので、ゲートディスターブを抑制しつつ、書込み側の電流上昇を抑制することができる。従って、ゲート幅を小さく形成できるので、メモリセルを微細化して高集積な不揮発性メモリを実現することができる。

また、電荷保持膜が絶縁体材料からなり、メモリ機能体の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップするように形成されていることが好ましい。

上記によれば、メモリ機能体は絶縁体材料から成っているので、メモリセルの製造工程が簡略化され、歩留まりが向上する。メモリ機能体が導電体の場合、隣接するメモリセルが短絡しないようにメモリ機能体をセル毎に電気的に分離する工程が別途必要になり製造工程が増えてコストが増加してしまう。また、メモリセルを集積化した際に、隣接するメモリセルと干渉することがない。更に、メモリ機能体はゲート電極の少なくとも両側壁に形成されており、その少なくとも一部がソース、ドレイン拡散領域の一部にオーバーラップするように形成され、ゲート電極近傍のソース／ドレイン拡散領域が浅く形成されている。そのため、メモリセルの微細化が更に容易となる。その上、メモリセルへの書込み動作を良好に行なえる。

また、ゲート電極とソース／ドレイン拡散領域は、ゲート長方向に離間していることが好ましい。
上記によれば、ゲート電極とソース／ドレイン拡散領域がオフセット構造になっているため、メモリ機能体への電荷の注入効率が向上して、書込み及び消去速度を速くできる。

また、電荷保持膜と半導体層との間のトンネル絶縁膜を、ゲート電極側壁部のトンネル絶縁膜より、１．２５〜４倍厚くできる。
上記によれば、トンネル絶縁膜厚が最適化されているため、ゲートディスターブ、及び、書込み側の電流上昇の抑制効果を大きくすることができる。従って、ゲート幅を更に小さく形成できるのでメモリセルを微細化して高集積な不揮発性メモリを実現することができる。

本発明の半導体記憶装置によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体同士は分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。従って装置の微細化が容易となる。

また、本発明の半導体記憶装置の電荷保持膜と半導体層との間のトンネル絶縁膜は、ゲート電極側壁部のトンネル絶縁膜よりも膜厚が厚いので、ゲートディスターブを抑制しつつ、書込み側の電流上昇を抑制することができる。従って、ゲート幅を小さく形成できるので、微細化することで、高集積な半導体記憶装置を実現することができる。

本発明の半導体記憶装置（メモリセル）は、半導体層として半導体基板の上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。

この半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造でもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよく、チャネル領域下にボディ領域を有していてもよい。

ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜、酸化アルミニウムハフニウムなどの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜（シリコン酸化膜換算）は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。

ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていても、単層又は多層の導電膜によって、分離した状態で配置していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。例えば、技術ノードが１８０ｎｍの場合、チャネル長方向のゲート電極の長さは、１１０〜１８０ｎｍであることが好ましく、チャネル幅方向のチャネル領域の長さ（ゲート幅）は、１８０〜４００ｎｍであることが好ましい。なお、ゲート幅は、メモリウィンドウが小さく、すなわち、読み出しスピードが遅くても良い仕様の場合は、上記範囲より短くしても構わない。高速動作が要求されセル面積が多少大きくても構わない仕様の場合は、上記範囲より長くても構わない。

なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリセルの微細化が容易となる。また、このような単純な配置を有するメモリセルは製造が容易であり、歩留まりを向上することができる。

メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、電荷保持膜をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。従って、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、更に、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。

シリコン窒化膜などの電荷保持膜をゲート電極の両側にトンネル絶縁膜を介して配置することにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリセルを配列する場合、メモリセル間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。更に、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリセルの微細化が容易となる。

なお、記憶保持に関する信頼性を高めるためには、電荷保持膜は、必ずしも膜状である必要はなく、電荷保持膜がメモリ機能体中に離散的に存在していてもよい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持膜が分散していることが好ましい。

電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層又はゲート電極と直接接触しないように、トンネル絶縁膜を介して配置させることが好ましい。

導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
更に、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。

また、電荷保持膜として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷が供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。

なお、トンネル絶縁膜としては、電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。

メモリ機能体に含まれる電荷保持膜は、トンネル絶縁膜を介してゲート電極の両側に位置しており、また、トンネル絶縁膜を介して半導体層上に配置している。ゲート電極の両側の電荷保持膜は、トンネル絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、トンネル絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。

また、電荷保持膜と半導体層との間のトンネル絶縁膜は、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜よりも厚い絶縁膜が使用される。ゲート電極の両側壁部のトンネル絶縁膜は、互いに同一の厚さでも、異なる厚さを有していてもよい。電荷保持膜と半導体層との間のトンネル絶縁膜は、３〜１０ｎｍであることが好ましい（シリコン酸化膜換算）。一方、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜は、１〜５ｎｍであることが好ましい（シリコン酸化膜換算）。更に、電荷保持膜と半導体層との間のトンネル絶縁膜は、電荷保持膜とゲート電極側壁部との間のトンネル絶縁膜より、１．２５〜４倍厚いことが好ましい。

ソース／ドレイン拡散領域は、チャネル領域と逆導電型を有する。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。例えば、技術ノードが１８０ｎｍの場合、７０〜１２０ｎｍである。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。

拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。メモリ機能体中の電荷保持膜の少なくとも一部が、拡散領域の一部とオーバーラップしていることが好ましい。

以下の実施の形態において、本発明の半導体記憶装置（メモリセル）をより詳細に説明する。
（実施の形態１）
図１は、メモリセルの一例（メモリセル１）の断面構造を示すものである。このメモリセル１は、半導体基板１０１の表面層に形成されたＰ型ウェル領域１０２に形成されている。Ｐ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。前記ゲート電極１０４の両側には、メモリ機能体としての電荷保持膜１１０が形成されている。電荷保持膜１１０とゲート電極１０４との間にはトンネル絶縁膜１０６が、Ｐ型ウェル領域１０２との間にはトンネル絶縁膜１０５がそれぞれ形成されている。Ｎ型拡散領域１０８ａと１０８ｂは、それぞれソース領域又はドレイン領域として機能する。本実施の形態では、電荷保持膜１１０はシリコン窒化膜としている。

電荷保持膜は、電荷を保持するトラップ準位を有する膜ならよいので、窒化シリコンに限るものではなく、酸化ハフニウム、酸化アルミウムニムハフニウム、酸化アルミニウム等の高誘電膜でもよい。トンネル絶縁膜にはシリコン酸化膜を用いている。

ゲート電極１０４の側壁、すなわち、Ｎ型拡散領域１０８ａ、１０８ｂと電荷保持膜１１０との間に形成されているトンネル絶縁膜１０５は、ゲート電極１０４と電荷保持膜１１０との間に形成されているトンネル絶縁膜１０６よりも厚い。本実施の形態では、トンネル絶縁膜１０５の膜厚は３ｎｍ〜１０ｎｍに、トンネル絶縁膜１０６の膜厚は１ｎｍ〜５ｎｍである。トンネル絶縁膜１０５は厚いので電荷保持膜１１０に溜めた電荷がＮ型拡散領域１０８ａと１０８ｂへトンネル現象により抜けるのを抑制している。従って、電荷がＰ型ウェル領域１０２へトンネル現象により抜けるのを抑制しつつ、電荷保持膜１１０がゲート電極１０４の近い位置に配置されているので、ゲート電極からの電界を効率よくソース／ドレイン領域のＮ型拡散領域１０８ａと１０８ｂに印加することができる。そのため、メモリセルを高速にすることができる。

ここで、トンネル絶縁膜１０５の膜厚はトンネル絶縁膜１０６の膜厚の１．２５〜４倍厚いことが、より好ましい。以下にその理由を詳しく説明する。
トンネル絶縁膜１０５の膜厚は、薄いほど電荷保持膜１１０に溜めた電荷の影響をＰ型ウェル領域１０２に大きく伝えることができる、言い換えると、わずかな電荷量の蓄積でもメモリ動作に必要なしきい値シフトを得る事ができる。従って、トンネル絶縁膜１０５の膜厚はメモリ動作スピードの観点からは薄くしたほうがよい。しかし、４ｎｍより薄くなると、書込み時に電荷保持膜１１０に保持されている電子がトンネル現象によりＰ型ウェル領域１０２へ抜けやすくなる。そのため、トンネル絶縁膜１０５の膜厚は４ｎｍ以上とすることが好ましい。トンネル絶縁膜１０５の膜厚が４ｎｍで、トンネル絶縁膜１０６の膜厚が３．２ｎｍ以下であるとき、ゲートディスターブ量と初期劣化量を大幅に改善できる。上記から、４ｎｍ／３．２ｎｍ＝１．２５倍以上、トンネル絶縁膜１０５はトンネル絶縁膜１０６より厚いほうがよい。

一方、トンネル絶縁膜１０６の膜厚は１ｎｍ以上が好ましい。１ｎｍより薄くなると、書込み時に電荷保持膜１１０に溜めた電子が容易にゲート電極１０４へリークしてしまう。これより、トンネル絶縁膜１０５はトンネル絶縁膜１０６に対して、４ｎｍ／１ｎｍ＝４倍以下の膜厚であることが望ましい。

図２は、メモリセルの一例（メモリセル２）の断面構造を示すものである。このメモリセル２はメモリセル１と異なり、オフセット構造を有している。すなわち、ソース／ドレイン領域のＮ型拡散領域１０８ａ、１０８ｂはゲート電極１０４下のチャネル領域１３１までは達しておらず、電荷保持膜下のオフセット領域１３０がチャネル領域の一部を構成している。電荷保持膜１１０に電子をトラップさせて記憶状態を"１"とする場合、オフセット領域１３０の抵抗を容易に、かつ速く増加させメモリセルを流れる電流を小さくすることができる。従って、メモリセル１よりも高速動作が可能となる。

また、メモリセル１のようにソース／ドレイン領域がゲート電極１０４にオーバーラップしていると、例えば消去時に接合付近で発生した電子とホールのうちホールがゲート絶縁膜１０３中にトラップされてメモリセルのしきい値電圧を低くして短チャネル効果が顕著になりオフリーク電流が大きくなることがある。しかし、メモリセル２では、ソース／ドレイン領域がゲート電極１０４にオーバーラップしていないため、消去時のホールがゲート絶縁膜１０３にトラップされる量が非常に小さい。従って、オフリーク電流の小さなメモリセルを提供することができる。

図３は、メモリセル２における、トンネル絶縁膜１０５とトンネル絶縁膜１０６の膜厚の関係、及び、ゲート電極１０４とＮ型拡散領域１０８ｂの位置関係（オフセット領域１３０の存在）を説明するために、ゲート電極１０４端部を拡大した図である。図３に示すように、電荷保持膜１１０と半導体基板との間に形成されているトンネル絶縁膜１０５の厚さＡは、ゲート電極１０４と電荷保持膜１１０との間に形成されているトンネル絶縁膜１０６の厚さＢよりも厚い。この膜厚構成はメモリセル１の場合と同じである。
ゲート電極１０４とＮ型拡散領域１０８ａ及び１０８ｂとはオーバーラップしておらず、その間にオフセット領域１３０が存在する。

以上のことより、メモリセル１と同様に、トンネル絶縁膜１０５は厚いので電荷保持膜１１０に溜めた電荷がＮ型拡散領域１０８ａと１０８ｂまたはオフセット領域１３０へトンネル現象により抜けるのを抑制している。従って、電荷がトンネル現象により抜けるのを抑制しつつ、電荷保持膜１１０がゲート電極１０４の近い位置に配置されているので、ゲート電極からの電界を効率よくオフセット領域１３０に印加することができ、メモリセルを高速にすることができる。また、Ｎ型拡散領域１０８ａと１０８ｂがゲート電極１０４にオーバーラップせずオフセット領域１３０の距離だけ離れている。このため、同じゲート長でメモリセル１と比較してオフセット領域１３０の幅だけ実効チャネル長が長くなる。従って、短チャネル効果を抑制して微細なメモリセルを実現することができる。

図４は、メモリセルの他の例（メモリセル３）を示すものである。このメモリセル３が図１のメモリセル１及び図２のメモリセル２と異なるのは、メモリ機能体のそれぞれは、電荷を保持するトラップ準位を有し、シリコン窒化膜となる電荷保持膜１１０が、シリコン酸化膜からなるトンネル絶縁膜１０５及び１０６とシリコン酸化膜１０７に挟まれた構造を有しているという点である。図４に示すように、シリコン窒化膜がシリコン酸化膜で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。また、電荷保持膜１１０の面積がメモリセル１や２と比して小さいので、保持された電荷（書込み時には電子、消去時にはホール）が電荷保持膜中を拡散してオフセット領域１３０から遠のくのを少なくできる。従って、電荷保持膜中に溜めた電荷を効率的にオフセット領域１３０のチャネル抵抗を変化させることに使用してメモリ動作させることができるので、より高速な動作が可能となる。

（実施の形態２）
図５は、メモリセルの一例（メモリセル４）の断面構造を示すものである。このメモリセル４は実施の形態１におけるメモリセル３に対してＰ型不純物がドープされたハロー領域１２０が追加されている。このハロー領域１２０はＰ型ウェル領域１０２よりも不純物濃度が高く、その濃度は１×１０¹⁸／ｃｍ³から１×１０²⁰／ｃｍ³である。このハロー領域１２０とＮ型拡散領域１０８ａ及び１０８ｂとの接合が急峻になるので空乏層幅が小さくでき、書込み時や消去時に電荷の発生効率を向上させることができる。従って、メモリセルを高速化・低電圧化することが可能となる。

また、空乏層幅を小さくすることで電荷の発生箇所をゲート長方向に限定することができる。従って、書換え・消去を繰り返し行った後でも電荷保持膜１１０中での電子とホールの再結合による記憶保持に関する信頼性の劣化を抑制することができる。

（実施の形態３）
図６は、メモリセルの一例（メモリセル５）の断面構造を示すものである。このメモリセル５は実施の形態２におけるメモリセル４に対してＮ型拡散領域１０８ａと１０８ｂの下部にＮ型拡散領域１２１が追加されている。このＮ型拡散領域１２１はＮ型拡散領域１０８ａと１０８ｂよりも不純物濃度が低く、好ましくは、ハロー領域１２０の不純物濃度の４分の１以下であり、その濃度は１×１０¹⁷／ｃｍ³から２×１０¹⁹／ｃｍ³が好ましい。このＮ型拡散領域１２１を構成する不純物は、この領域を形成する際にハロー領域１２０にも達しハロー領域１２０のＰ型不純物と相殺するが、Ｎ型拡散領域１０８ａ、１０８ｂとハロー領域１２０との接合の急峻性を損ねない程度の濃度に設定すべきである。この濃度がハロー領域１２０の４分の１なのである。

次に、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｃ）を用いてメモリセル５の製造方法を説明する。ここではメモリセル５の製造方法を示すが、メモリセル１〜４は、このメモリセル５の製造工程の一部を省くか、または一部を変更するだけで形成できるため、メモリセル５の製造方法のみを説明する。本形成手順はＮチャネルトランジスタを形成する場合を示すが、Ｐチャネルトランジスタも構成要素の導電型を逆にするだけで、この例と同様に形成できる。

まず、図７（ａ）に示すように、周知の方法により、半導体基板１０１にＰ型ウェル領域１０２を形成する。次に、図示はしていないが、素子分離領域、しきい値電圧調整用のイオン注入を行う。Ｐウェル領域１０２は素子分離領域を形成した後で形成してもよい。

次に、周知の方法により、ゲート絶縁膜（ゲート酸化膜）１０３とゲート電極１０４を形成する。これらの膜厚は、ゲート絶縁膜１０３が５ｎｍ〜１０ｎｍ、ゲート電極１０４が１５０ｎｍ〜３００ｎｍである。ここで、ゲート電極１０４の形成手順を説明する。

ゲート絶縁膜１０３上に多結晶シリコン膜を減圧化学気相成長法（ＬＰＣＶＤ法）により形成した後、周知のリソグラフィー技術とドライエッチング技術により多結晶シリコン膜を加工することによりゲート電極１０４を形成する。このとき、ドライエッチングにより多結晶シリコン膜が除去された領域のゲート絶縁膜１０３が残る。この膜厚は、例えば、ゲート絶縁膜の膜厚を８ｎｍとしたときは、７ｎｍ以上の膜厚が残る。

次に、図７（ｂ）に示すように、熱酸化法によりトンネル絶縁膜となるシリコン酸化膜を形成する。このとき、通常は上述した残ったゲート絶縁膜を希フッ酸により全て除去した後にトンネル絶縁膜を形成するが、本発明では全て除去することはせずに残したままトンネル絶縁膜の形成工程に移る。トンネル絶縁膜の形成方法を前処理を含めて以下に説明する。

上述したように、ゲート絶縁膜は多結晶シリコン膜のドライエッチングにより１ｎｍもエッチングされないが、反応性イオンエッチング（ＲＩＥ）を使用しているため、イオンによるダメージ層がゲート絶縁膜上部に残っている。これを残したままトンネル絶縁膜を形成すると、欠陥の多いトンネル絶縁膜になってしまい信頼性上好ましくないので、このダメージ層は希フッ酸により除去する。そうすると、ゲート絶縁膜８ｎｍに対してイオンエッチング及びこの希フッ酸処理により約５ｎｍとなる。

具体的には、０．５％の希フッ酸で１０秒の処理を施すことで、ゲート絶縁膜上部のダメージ層は除去される。発明者等は多結晶シリコン膜のドライエッチングによるダメージ層が２ｎｍから３ｎｍであること、及び、このダメージ層は０．５％の希フッ酸で７〜１７秒の処理で容易に除去できることを実験により確認している。ダメージ層の無い熱酸化膜に対して上記処理を施すと、エッチングされる膜厚は０．４ｎｍから１ｎｍであるが、ダメージ層は密度が小さくなっていてエッチング速度が大きくなっているため、この処理で除去可能なのである。

その後に熱酸化法によりトンネル絶縁膜（シリコン酸化膜）を形成する。熱酸化の膜厚は、２ｎｍから４ｎｍである。この熱酸化により、ゲート電極１０４の側壁には２ｎｍから４ｎｍのトンネル絶縁膜１０６が、Ｐ型ウェル領域１０２上には５ｎｍから７ｎｍのトンネル絶縁膜１０５がそれぞれ形成される。熱酸化法を用いているため、トンネル絶縁膜１０５は残ったゲート絶縁膜厚に熱酸化膜厚を足した膜厚にはならない。

このようにして、ゲート電極１０４の側壁のトンネル絶縁膜１０６よりもＰ型ウェル領域１０２上のトンネル絶縁膜１０５の膜厚が厚くなるように、それぞれのトンネル絶縁膜が形成されるのである。本実施の形態では、ゲート絶縁膜１０３の膜厚を８ｎｍとしたが、これに限るものではなく、動作電圧と要求される素子寸法により便宜設定されるべき膜厚である。動作電圧に関しては、耐圧不良を起こさない膜厚に設定する必要がある。素子寸法に関しては、ゲート絶縁膜厚は短チャネル効果に多大なる影響を及ぼすため、微細なメモリセルを得たい場合においてゲート絶縁膜厚は薄く、微細なメモリセルが必要でない場合においてゲート絶縁膜厚は厚くてよい。

また、Ｐ型ウェル領域１０２上に形成されるトンネル絶縁膜１０５の膜厚は、４ｎｍから８ｎｍ程度に設定するのが好ましい。４ｎｍより薄いと、シリコン窒化膜である電荷保持膜１１０から電荷がＰ型ウェル領域１０２にトンネルして記憶状態を維持できなくなる。８ｎｍより厚いと、電荷保持膜１１０に保持した電荷がＰ型ウェル領域１０２上に形成されるオフセット領域１３１のポテンシャルに影響を及ぼしにくくなり高速化を阻害する。従って、トンネル絶縁膜１０５の膜厚は、４ｎｍから８ｎｍ程度が好ましい。

ゲート電極１０４の側壁に形成するトンネル絶縁膜１０６の膜厚は、２ｎｍから５ｎｍ程度が好ましい。ダメージ層が形成された後のゲート絶縁膜１０３から熱酸化によりトンネル絶縁膜１０５にする際のダメージ層の除去とこの熱酸化工程により信頼性の高いトンネル絶縁膜１０５が得られるが、この熱酸化工程の膜厚が２ｎｍより薄いと高信頼性のトンネル絶縁膜１０５を得ることは困難である。また、５ｎｍより厚いと、前述したゲートディスターブという信頼性の劣化を引き起こす。このため、トンネル絶縁膜１０６の膜厚は、２ｎｍから５ｎｍ程度が好ましい。
次に、ＬＰＣＶＤ法により電荷保持膜１１０を形成する。電荷保持膜１１０は３ｎｍ〜２０ｎｍに膜厚を設定する。

次に、図７（ｃ）に示すように、ハロー領域１２０を形成するための不純物イオン１５０の注入を行う。この注入条件は、ボロンイオンを１０ｋｅＶ〜２０ｋｅＶのエネルギーで、注入量は、１×１０¹³〜５×１０¹⁴／ｃｍ²で行うことができる。

次に、図７（ｄ）に示すように、シリコン酸化膜をＣＶＤ法により堆積した後、エッチバックすることにより、シリコン酸化膜１０７を形成する。図７（ｄ）では、ゲート電極１０４及びソース／ドレイン領域上の電荷保持膜１１０及びトンネル絶縁膜１０５と１０６は除去される条件によりエッチバックは行われたが、これらの膜が残る条件、すなわち、シリコン酸化膜１０７のみをエッチバックしてもよい。

次に、図８（ａ）に示すように、ソース／ドレイン拡散領域となるＮ型拡散領域１０８ａと１０８ｂを形成するためのＮ型の不純物イオン１５１を周知のイオン注入法により、エネルギーが５ｋｅＶ〜６０ｋｅＶ、注入量が１×１０¹⁵〜１×１０¹⁶／ｃｍ²の条件で注入する。

次に、図８（ｂ）に示すように、不純物濃度が薄いＮ型拡散領域１２１を形成するためのＮ型の不純物イオン１５２を周知のイオン注入法により、注入種が燐、エネルギーが５０ｋｅＶ〜１００ｋｅＶ、注入量が２×１０¹²〜１×１０¹⁴／ｃｍ²の条件で注入する。この注入条件は、エネルギーはＮ型拡散領域１０８ａと１０８ｂの接合深さに飛程（注入深さ方向へ濃度のピークがくる距離）がくるように設定されることが望ましい。注入量は、活性化した後のシリコン基板中の濃度がハロー領域１２０の濃度の４分の１以下になるように設定されるのが望ましい。

実施の形態１において記述したように、薄いＮ型拡散領域１２１はハロー領域１２０にも達してハロー領域１２０内のボロンと相殺する。しかし、その濃度がハロー領域１２０の４分の１以上ならハロー領域１２０とＮ型拡散領域１０８ａ及び１０８ｂとの接合の急峻性に影響してメモリセルの動作速度が遅くなる場合がある。しかし、ハロー領域１２０の濃度の４分の１より小さければ接合の急峻性に影響しない。従って、高速動作可能なメモリセルを実現できる。

次に、図８（ｃ）に示すように、注入した不純物の活性化のためのアニール処理を行う。本実施の形態では急速熱処理（ＲＴＡ）を行うことにより注入された不純物が活性化されてＮ型拡散領域１０８ａ及び１０８ｂ、ハロー領域１２０とＮ型拡散領域１２１が形成される。以上の工程によりメモリセルを得ることができる。次に、図示はしていないが、周知の技術により、層間絶縁膜、メタル配線を形成することができる。

このように、本実施の形態の形成手順では、特殊なプロセスを用いることなく、半導体基板上に形成されたトンネル絶縁膜１０５がゲート電極１０４の側壁部のトンネル絶縁膜１０６よりも厚いメモリセルを形成できる。従って、従来例の課題であったゲートディスターブの問題を抑制できると共に、書込み側の電流上昇も抑制してメモリウィンドウが大きいメモリセルを実現することができる。また、従来例ではゲートディスターブによる電流減少を補填するためにゲート幅を大きくする必要があったが、本発明では、その必要が少なくなったため、メモリセルを微細化して高集積の不揮発性メモリを実現することができる。

本発明の半導体記憶装置（実施の形態１）の要部の概略断面図である。本発明の半導体記憶装置（実施の形態１）の変形の要部の概略断面図である。本発明の半導体記憶装置（実施の形態１）の細部を説明する概略断面図である。本発明の半導体記憶装置（実施の形態１）の変形の要部の概略断面図である。本発明の半導体記憶装置（実施の形態２）の要部の概略断面図である。本発明の半導体記憶装置（実施の形態３）の要部の概略断面図である。本発明の半導体記憶装置の製造方法（実施の形態３）を説明する図である。本発明の半導体記憶装置の製造方法（実施の形態３）を説明する図である。従来の半導体記憶装置の要部の概略断面図である。

符号の説明

１、２、３、４、５メモリセル
１０１、３０１半導体基板
１０２Ｐ型ウェル領域
１０３、３０２ゲート絶縁膜
１０４、３０３ゲート電極
１１０電荷保持膜
１０５、１０６トンネル絶縁膜
１０８ａ、１０８ｂ、１２１Ｎ型拡散領域
１３１、３３１チャネル領域
１３０、３３０オフセット領域
Ａトンネル絶縁膜１０５の厚さ
Ｂトンネル絶縁膜１０６の厚さ
１０７、３０７シリコン酸化膜
１２０ハロー領域
１５０、１５１、１５２不純物イオン
３０４トンネル絶縁膜
３０６シリコン窒化膜
３０８ソース／ドレイン領域

Claims

半導体層と、
上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
上記ゲート電極下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記チャネル領域とは逆導電型を有するソース／ドレイン拡散領域と、
上記ゲート電極の少なくとも両側に形成され、電荷を保持する機能を有するメモリ機能体を備え、
上記メモリ機能体が電荷保持膜とトンネル絶縁膜から構成され、
上記トンネル絶縁膜が上記ゲート電極の側壁部及び上記電荷保持膜と上記半導体層との間に存在し、
上記電荷保持膜と上記半導体層との間のトンネル絶縁膜が、上記電荷保持膜と上記ゲート電極側壁部との間のトンネル絶縁膜よりも厚いことを特徴とする半導体記憶装置。
前記電荷保持膜が絶縁体材料からなり、
前記メモリ機能体の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップする請求項１に記載の半導体記憶装置。
前記半導体層表面において、前記ゲート電極と、前記ソース／ドレイン拡散領域とが、それぞれゲート長方向に離間している請求項１又は２に記載の半導体記憶装置。
前記電荷保持膜と前記半導体層との間のトンネル絶縁膜が、前記ゲート電極側壁部のトンネル絶縁膜より、１．２５〜４倍厚い請求項１〜３のいずれか１つに記載の半導体記憶装置。