JP2002190536A - 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 構造自体の信頼性が高く、かつ過大な書き込
みを行なっても捕獲電荷の局在化を維持しつつ微細化が
可能であり、さらに閾値電圧のばらつきを抑制すること
ができる半導体記憶装置の製造方法を提供する。 【解決手段】 相対する第２の絶縁膜２６ａ、２６ｂの
側面を有し、かつ底部に第１の絶縁膜２２が露出する凹
部３２を形成する工程と、凹部３２を介して半導体基板
２１に一導電型不純物を導入し、一導電型不純物の導入
領域を反対導電型領域２３から一導電型領域３３ａに変
換する工程と、凹部３２内の相対する第２の絶縁膜２６
ａ、２６ｂの側面から凹部３２の底部上にかけて第１の
導電体膜からなる側壁を形成する工程と、凹部３２を橋
渡しし、かつ側壁表面の絶縁膜及び凹部３２の底部上に
帯状の第２の導電体膜を形成する工程とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置、
その製造方法及び半導体記憶装置の駆動方法に関し、よ
り詳しくは、２ビット不揮発性プログラマブルリードオ
ンリーメモリ、その製造方法、及びその駆動方法に関す
る。

【０００２】

【従来の技術】フラッシュメモリにおいては、微細化限
界は低電圧化、セル面積及び静電容量スケーリングの限
界により決定される。一方で、一素子当たりの多値化を
図ることが低コスト化トレンドに対処する要素技術とし
て期待されている。また、不揮発性メモリの中には、マ
スクＲＯＭのように書き換え不要のものがあり、低価格
での製品の供給が望まれている。この場合も、一素子当
たりの多値化を図ることが低コスト化に対処する要素技
術として注目されている。

【０００３】このような状況下で、米国特許（USP6,01
1,725）に一素子当たりの多値化を図ることが可能な不
揮発性メモリの構造が開示されている。それによれば、
ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconducto
r）構造による捕獲電荷の局在化を利用しており、様々
な多値化技術の中でもこの方式によれば４値状態、即ち
２ビットを安定的に得ることができると期待される。こ
の方式は、デバイスの閾値をソース領域付近に局在した
固定電荷により決定させ得ることを利用するとともに、
ソース領域とドレイン領域とを入れ換えて動作させるこ
とにより、１つのトランジスタで２ビット（即ち、４値
状態）の情報をつくり出すことができる独自の方式であ
る。上記方式は、閾値レベルを多値化する既存の方式と
比べて情報の信頼性に優るものと考えられる。

【０００４】この出願の図１７（ａ）、（ｂ）において
上記米国特許の素子構造と同様な素子構造を示す。即
ち、一導電型の半導体基板１上に間隔をおいてソース領
域又はドレイン領域となる反対導電型領域６ａ、６ｂが
形成され、それらの間のチャネル領域上に窒化膜３を酸
化膜２、４によりサンドウイッチしたＯＮＯ（Oxide Ni
tride Oxide）構造が形成され、さらにＯＮＯ構造上に
コントロールゲート５が形成されている。このような積
層構造が全体でＭＯＮＯＳ構造となる。

【０００５】情報の書き込みにおいて、反対導電型領域
６ａ又は６ｂにプログラム電圧を印加してアバランシェ
降伏させることにより反対導電型領域６ａ又は６ｂ付近
でホットエレクトロンを発生させる。その電子はその反
対導電型領域６ａ又は６ｂと半導体基板１とで形成され
るｐｎ接合近傍のＯＮＯ構造に注入され、窒化膜３中の
電子トラップに捕獲される。このとき、窒化膜３は非導
電性を有するため、捕獲電子は、通常、そのｐｎ接合近
傍の窒化膜３中に局在する。

【０００６】図１７（ａ）は、反対導電型領域６ａ及び
６ｂにそれぞれ別々にプログラム電圧を印加した場合で
あり、固定電荷７ａ及び７ｂがそれぞれ反対導電型領域
６ａ及び６ｂ付近に局在している状態を示す。この状態
が２ビット、４値状態のうちの１つの状態を示す。この
情報を読み出すには、反対導電型領域６ａをソース領域
とし、かつもう一方の反対導電型領域６ｂをドレイン領
域として一方向の電流を検出し、次いで、それと逆に、
反対導電型領域６ｂをソース領域とし、かつ反対導電型
領域６ａをドレイン領域として逆方向の電流を検出す
る。それらのいずれの場合も、固定電荷７ａ又は７ｂが
ソース領域側に存在し、チャネルを閉じるような電界が
生じるため、検出される電流値は小さい値となる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記不
揮発性メモリには以下のような問題が残る。 （ｉ）書き込み制御 書き込みにおいては、上記したように、捕獲電子は、通
常、ｐｎ接合近傍に局在する。しかし、過大な書き込み
により窒化膜中の捕獲電子分布が拡大し、捕獲電子が一
様に分布する虞がある。この場合、捕獲電子の局在化を
実現できないため動作の非対称性が崩れ、２ビット動作
を行なわせることができなくなる。このような過大な書
き込みを防ぐため、書き込み時間の精密な制御が必要と
なる。

【０００８】また、書き込み時間の精密な制御を行なっ
たとしても、両側に同時に電荷を局在化させようとする
場合、窒化膜中の捕獲電子分布の拡大を考慮して、チャ
ネル長をある程度長くとる必要が有る。このため、従来
例の構造は微細化には適していないと考えられる。 （ii）閾値のばらつき アバランシェ降伏は局所的に起こるので、図１４（ｂ）
に示すチャネル幅方向全域にわたって均一に固定電荷を
局在化させることは難しい。従って、閾値電圧のばらつ
きを生じる虞がある。

【０００９】（iii）ＭＯＮＯＳ構造自体 ＭＯＮＯＳ構造は不揮発性メモリとしての実績がなく、
ＯＮＯ構造、特に窒化膜の膜質の最適化、及び積層膜同
士の界面の安定化が必要である。本発明は、上記従来技
術の問題点に鑑みて創作されたものであり、構造自体の
信頼性が高く、過大な書き込みを行なっても捕獲電荷の
局在化を維持することができ、捕獲電荷の局在化を維持
しつつ微細化が可能であり、さらに閾値電圧のばらつき
を抑制することができる半導体記憶装置、その製造方法
及び半導体記憶装置の駆動方法を提供するものである。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、半導体記憶装置の製造方法
に係り、一導電型の半導体基板上に第１の絶縁膜を形成
する工程と、前記半導体基板の表層に反対導電型領域を
形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を
形成する工程と、前記第２の絶縁膜を選択的に除去し、
相対する第２の絶縁膜の側面を有し、かつ底部に前記第
１の絶縁膜が露出する凹部を形成する工程と、前記凹部
を介して前記半導体基板に一導電型不純物を導入し、前
記一導電型不純物の導入領域を前記反対導電型領域から
一導電型領域に変換する工程と、全面に第１の導電体膜
を形成する工程と、前記第１の導電体膜を異方性エッチ
ングして、前記凹部内の相対する第２の絶縁膜の側面か
ら前記凹部の底部上にかけて前記第１の導電体膜からな
る側壁を形成する工程と、前記側壁の表面に絶縁膜を形
成する工程と、全面に第２の導電体膜を形成する工程
と、前記第２の導電体膜を選択的に除去して、前記凹部
を橋渡しし、かつ前記側壁表面の絶縁膜及び前記凹部の
底部上に帯状の前記第２の導電体膜を形成する工程とを
有することを特徴とし、請求項２記載の発明は、請求項
１記載の半導体記憶装置の製造方法に係り、前記第２の
絶縁膜は、下層からシリコン窒化膜とシリコン酸化膜が
積層されてなり、前記第２の絶縁膜を選択的に除去し
て、凹部を形成する工程において、前記シリコン窒化膜
をストッパとして用いて前記シリコン酸化膜を選択的に
エッチングし、その後前記シリコン窒化膜を選択的にエ
ッチングすることを特徴とし、請求項３記載の発明は、
請求項１又は２記載の半導体記憶装置の製造方法に係
り、前記凹部を介して前記半導体基板に一導電型不純物
を導入し、前記一導電型不純物の導入領域を前記反対導
電型領域から一導電型領域に変換する工程において、前
記第２の絶縁膜をマスクとして前記半導体基板に一導電
型不純物を導入し、前記凹部下の反対導電型領域を一導
電型領域に変換することを特徴とし、請求項４記載の発
明は、請求項１又は２記載の半導体記憶装置の製造方法
に係り、前記凹部を介して前記半導体基板に一導電型不
純物を導入し、前記一導電型不純物の導入領域を前記反
対導電型領域から一導電型領域に変換する工程におい
て、前記凹部内に形成された側壁をマスクとして前記半
導体基板に一導電型不純物を導入し、前記凹部内の対向
する側壁の間の領域下の反対導電型領域を一導電型領域
に変換することを特徴とし、請求項５記載の発明は、請
求項１又は２記載の半導体記憶装置の製造方法に係り、
前記凹部を介して前記半導体基板に一導電型不純物を導
入し、前記一導電型不純物の導入領域を前記反対導電型
領域から一導電型領域に変換する工程において、前記凹
部内に形成された側壁及び該側壁表面の絶縁膜をマスク
として前記半導体基板に一導電型不純物を導入し、前記
凹部内の対向する側壁表面の絶縁膜の間の領域下の反対
導電型領域を一導電型領域に変換することを特徴とし、
請求項６記載の発明は、請求項１乃至５の何れか一に記
載の半導体記憶装置の製造方法に係り、前記凹部内の相
対する第２の絶縁膜の側面に形成された第１の導電体膜
からなる側壁は第１及び第２のフローティングゲートで
あり、前記帯状の第２の導電体膜はコントロールゲート
であり、前記一導電型領域の表層はチャネル領域である
ことを特徴としている。

【００１１】請求項７記載の発明は、半導体記憶装置の
製造方法に係り、一導電型の半導体基板に複数の半導体
記憶素子が行と列に配置された半導体記憶装置の製造方
法であって、前記半導体基板上に第１の絶縁膜を形成す
る工程と、前記半導体基板表層に反対導電型領域を形成
する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成
する工程と、前記第２の絶縁膜を前記列方向に沿って選
択的に除去し、前記列方向に延びる帯状の第２の絶縁膜
からなる凸部を間隔を置いて複数形成する工程と、前記
第２の絶縁膜の除去領域を通して前記半導体基板に一導
電型不純物を導入し、前記一導電型不純物の導入領域を
前記反対導電型領域から一導電型領域に変換する工程
と、全面に第１の導電体膜を形成する工程と、前記第１
の導電体膜を異方性エッチングして、各々の前記凸部の
両側面に前記第１の導電体膜からなる側壁を形成する工
程と、前記側壁の表面に絶縁膜を形成する工程と、前記
側壁の表面に絶縁膜を形成した後に全面に第２の導電体
膜を形成する工程と、前記第２の導電体膜を前記行方向
に沿って選択的に除去し、前記行方向に延びる帯状の前
記第２の導電体膜からなるコントロールゲートを間隔を
置いて複数形成する工程とを有することを特徴とし、請
求項８記載の発明は、請求項７記載の半導体記憶装置の
製造方法に係り、前記第２の絶縁膜は、下層からシリコ
ン窒化膜とシリコン酸化膜が積層されてなり、前記第２
の絶縁膜を前記列方向に沿って選択的に除去する工程に
おいて、前記シリコン窒化膜をストッパとして用いて前
記シリコン酸化膜を選択的にエッチングし、その後前記
シリコン窒化膜を選択的にエッチングすることを特徴と
し、請求項９記載の発明は、請求項７又は８記載の半導
体記憶装置の製造方法に係り、前記全面に第２の導電体
膜を形成する工程の後、前記第２の導電体膜を前記行方
向に沿って選択的に除去し、前記行方向に延びる帯状の
前記第２の導電体膜からなるコントロールゲートを間隔
を置いて複数形成する工程において、前記第２の導電体
膜上に前記行方向に延びる帯状の耐エッチング性膜を間
隔を置いて複数形成する工程と、前記耐エッチング性膜
をマスクとして前記第２の導電体膜を選択的に除去する
工程と、前記第２の導電体膜を選択的に除去した跡に露
出している、前記側壁の表面の絶縁膜、及び前記側壁の
間の半導体基板の表面の絶縁膜を除去する工程と、前記
側壁の表面の絶縁膜を除去した跡に露出している側壁を
エッチングして除去するとともに、前記側壁の間の半導
体基板の表面の絶縁膜を除去した跡に露出している半導
体基板をエッチングして溝を形成する工程とを有するこ
とを特徴とし、請求項１０記載の発明は、請求項７又は
８記載の半導体記憶装置の製造方法に係り、前記全面に
第２の導電体膜を形成する工程の後、前記第２の導電体
膜を前記行方向に沿って選択的に除去し、前記行方向に
延びる帯状の前記第２の導電体膜からなるコントロール
ゲートを間隔を置いて複数形成する工程において、前記
第２の導電体膜上に前記行方向に延びる帯状の耐エッチ
ング性膜を間隔を置いて複数形成する工程と、前記耐エ
ッチング性膜をマスクとして第２の導電体膜を選択的に
エッチングし、前記側壁上の第２の導電体膜を除去する
とともに、前記側壁の間に前記第２の導電体膜を薄く残
す工程と、前記側壁上の第２の導電体膜を除去した跡に
露出している、前記側壁の表面の絶縁膜を除去する工程
と、前記側壁の表面の絶縁膜を除去した跡に露出してい
る側壁、及び前記側壁の間に薄く残した第２の導電体膜
をエッチングし、除去する工程と、前記側壁と、前記側
壁の間に薄く残した第２の導電体膜とを除去した跡を介
して前記半導体基板に選択的に一導電型不純物を導入し
て一導電型の分離領域を形成する工程とを有することを
特徴とし、請求項１１記載の発明は、請求項１又は１０
記載の半導体記憶装置の製造方法に係り、前記第２の導
電体膜を形成する工程の前に、前記第２の絶縁膜の除去
領域の底部に表出した第１の絶縁膜をエッチングして薄
くする工程を有し、又は前記第２の絶縁膜の除去領域の
底部に表出した第１の絶縁膜をエッチングして除去し、
その後再酸化して第１のゲート絶縁膜を形成する工程を
有することを特徴とし、請求項１２記載の発明は、請求
項１又は１１記載の半導体記憶装置の製造方法に係り、
前記コントロールゲート下の第１の絶縁膜が第１のゲー
ト絶縁膜であり、前記第１のフローティングゲート下の
第１の絶縁膜が第２のゲート絶縁膜であり、前記第２の
フローティングゲート下の第１の絶縁膜が第３のゲート
絶縁膜であることを特徴としている。

【００１２】請求項１３記載の発明は、半導体記憶装置
の製造方法に係り、一導電型の半導体基板上に第1のゲ
ート絶縁膜を形成する工程と、前記第１のゲート絶縁膜
上に第１の導電体膜を形成する工程と、前記第１の導電
体膜をパターニングしてコントロールゲートを形成する
工程と、全面に絶縁膜を形成する工程と、前記絶縁膜上
に第２の導電体膜を形成する工程と、前記第２の導電体
膜を異方性エッチングして、前記コントロールゲートの
両側の前記第１のゲート絶縁膜及び前記絶縁膜からなる
２層の絶縁膜上に、前記絶縁膜を挟んで前記コントロー
ルゲートに隣接する前記第１のフローティングゲート及
び第２のフローティングゲートを形成する工程と、前記
コントロールゲート、第１及び第２のフローティングゲ
ートをマスクとして反対導電型不純物を半導体基板に導
入して第１及び第２のフローティングゲートの側方の半
導体基板にそれぞれ反対導電型領域を形成するととも
に、前記コントロールゲート、第１及び第２のフローテ
ィングゲートの下方に一導電型のチャネル領域を形成す
る工程とを有することを特徴としている。

【００１３】請求項１４記載の発明は、半導体記憶装置
に係り、一導電型の半導体基板にチャネル領域を挟んで
形成された２つの反対導電型領域と、少なくとも前記チ
ャネル領域上にゲート絶縁膜を介して形成されたコント
ロールゲートと、前記コントロールゲートの両側の、少
なくとも前記チャネル領域又は前記反対導電型領域のう
ち何れか一の上に前記ゲート絶縁膜を介して形成され、
かつ絶縁膜を介して前記コントロールゲートに隣接する
第１及び第２のフローティングゲートとを有することを
特徴としている。

【００１４】請求項１５記載の発明は、半導体記憶装置
に係り、一導電型の半導体基板に形成された、間隔を置
いて並行する複数の帯状の反対導電型領域と、前記反対
導電型領域上に形成された、間隔を置いて並行する複数
の帯状の絶縁膜と、前記帯状の絶縁膜に対して交差する
方向に並行して延びる複数の帯状のコントロールゲート
と、前記コントロールゲート下方で、かつ前記帯状の絶
縁膜の間を橋渡しするように形成されたゲート絶縁膜
と、前記帯状の反対導電型領域の間を橋渡しするよう
に、前記コントロールゲート下方の半導体基板に形成さ
れた複数の一導電型のチャネル領域と、前記並行する帯
状の絶縁膜の間で、かつ前記並行するコントロールゲー
トの間に形成された素子分離領域と、前記コントロール
ゲート下方で前記帯状の絶縁膜の一側面から前記ゲート
絶縁膜上にかけて形成され、かつ絶縁膜を介して該コン
トロールゲートに隣接する第１のフローティングゲート
と、前記コントロールゲート下方で前記一側面と対向す
る帯状の絶縁膜の他の側面から前記ゲート絶縁膜上にか
けて形成され、かつ絶縁膜を介して該コントロールゲー
トに隣接する第２のフローティングゲートとを有するこ
とを特徴とし、請求項１６記載の発明は、請求項１５記
載の半導体記憶装置に係り、前記素子分離領域は、前記
隣接するチャネル領域の間の領域にわたって前記半導体
基板に形成された、前記反対導電型領域よりも深く、か
つ前記チャネル領域よりも高濃度の一導電型の分離領域
を有することを特徴とする。

【００１５】請求項１７記載の発明は、請求項１５記載
の半導体記憶装置に係り、前記素子分離領域は、前記隣
接するチャネル領域の間の領域にわたって前記半導体基
板に形成された、前記反対導電型領域よりも深い溝を有
することを特徴とし、請求項１８記載の発明は、請求項
１４乃至１７の何れか一に記載の半導体記憶装置に係
り、前記２つの反対導電型領域のうち、一がソース領域
又はドレイン領域となり、かつ他がドレイン領域又はソ
ース領域となることを特徴としている。

【００１６】請求項１９記載の発明は、半導体記憶装置
の駆動方法に係り、請求項１８記載の半導体記憶装置を
駆動する半導体記憶装置の駆動方法であって、前記第１
のフローティングゲート側の反対導電型領域と前記半導
体基板との間、及び前記コントロールゲートと前記半導
体基板との間に電圧を印加して、前記第２のゲート絶縁
膜と前記半導体基板との間の電位障壁を超え得るような
エネルギを有するキャリアを生じさせることができる高
電界領域を前記半導体基板の表層に形成し、前記エネル
ギを得たキャリアを前記第２のゲート絶縁膜を介して前
記第１のフローティングゲートに注入し、蓄積して、前
記チャネル領域の閾値を制御することを特徴とし、請求
項２０記載の発明は、請求項１９記載の半導体記憶装置
の駆動方法に係り、前記エネルギを得たキャリアは、前
記高電界領域でアバランシェブレークダウンを起こさせ
ることにより発生するキャリアであることを特徴とし、
請求項２１記載の発明は、請求項１９又は２０記載の半
導体記憶装置の駆動方法に係り、前記エネルギを得たキ
ャリアを第２のゲート絶縁膜を介して第１のフローティ
ングゲートに注入し、蓄積して、閾値を制御した後、前
記第１のフローティングゲート側の反対導電型領域をソ
ース領域とし、前記第２のフローティングゲート側の反
対導電型領域をドレイン領域として、前記半導体記憶装
置を駆動することを特徴としている。

【００１７】請求項２２記載の発明は、半導体記憶装置
の駆動方法に係り、請求項１８記載の半導体記憶装置を
駆動する半導体記憶装置の駆動方法であって、前記第２
のフローティングゲート側の反対導電型領域と前記半導
体基板との間、及び前記コントロールゲートと前記半導
体基板との間に電圧を印加して、前記第３のゲート絶縁
膜と前記半導体基板との間の電位障壁を超え得るような
エネルギを有するキャリアを生じさせることができる高
電界領域を前記半導体基板の表層に形成し、前記エネル
ギを得たキャリアを前記第３のゲート絶縁膜を介して前
記第２のフローティングゲートに注入し、蓄積して、前
記チャネル領域の閾値を制御することを特徴とし、請求
項２３記載の発明は、請求項２２記載の半導体記憶装置
の駆動方法に係り、前記エネルギを得たキャリアは、前
記高電界領域でアバランシェブレークダウンを起こさせ
ることにより発生するキャリアであることを特徴とし、
請求項２４記載の発明は、請求項２２又は２３記載の半
導体記憶装置の駆動方法に係り、前記エネルギを得たキ
ャリアを第３のゲート絶縁膜を介して第２のフローティ
ングゲートに注入し、蓄積して、閾値を制御した後、前
記第１のフローティングゲート側の反対導電型領域をド
レイン領域とし、前記第２のフローティングゲート側の
反対導電型領域をソース領域として、前記半導体記憶装
置を駆動することを特徴としている。

【００１８】請求項２５記載の発明は、半導体記憶装置
の駆動方法に係り、請求項１８記載の半導体記憶装置を
駆動する半導体記憶装置の駆動方法であって、前記コン
トロールゲート、第１のフローティングゲート側の反対
導電型領域にプログラム電圧を印加して前記第１のフロ
ーティングゲートにキャリアを注入し、蓄積した状態を
第１ビットの第１のバイナリ値とし、前記第１のフロー
ティングゲートにキャリアを蓄積しない状態を第１ビッ
トの第２のバイナリ値として、前記第１のバイナリ値又
は第２のバイナリ値のうち何れか一からなる前記第１ビ
ットを設定し、前記コントロールゲート、第２のフロー
ティングゲート側の反対導電型領域にプログラム電圧を
印加して前記第２のフローティングゲートにキャリアを
注入し、蓄積した状態を第２ビットの第３のバイナリ値
とし、前記第２のフローティングゲートにキャリアを蓄
積しない状態を第２ビットの第４のバイナリ値として、
前記第３のバイナリ値又は第４のバイナリ値のうち何れ
か一からなる前記第２ビットを設定することを特徴と
し、請求項２６記載の発明は、請求項２５記載の半導体
記憶装置の駆動方法に係り、前記第１ビット及び第２ビ
ットを設定した後に、前記コントロールゲート、第２の
フローティングゲート側の反対導電型領域に読み出し電
圧を印加して前記第１のフローティングゲート側の反対
導電型領域と前記第２のフローティングゲート側の反対
導電型領域に流れる電流を検出することにより、第１の
電流値に対応する前記第１のバイナリ値、又は前記第１
の電流値よりも大きい第２の電流値に対応する前記第２
のバイナリ値のうち何れか一からなる第１ビットを読み
取り、前記コントロールゲート、第１のフローティング
ゲート側の反対導電型領域に読み出し電圧を印加して前
記第１のフローティングゲート側の反対導電型領域と前
記第２のフローティングゲート側の反対導電型領域の間
に流れる電流を検出することにより、第３の電流値に対
応する前記第３のバイナリ値、又は前記第３の電流値よ
りも大きい第４の電流値に対応する前記第４のバイナリ
値のうち何れか一からなる第２ビットを読み取ることを
特徴としている。

【００１９】以下に、上記構成に基づく、この発明の作
用、効果を説明する。この発明の半導体記憶装置の製造
方法は、一つは請求項１乃至１２に記載した製造方法に
より図２乃至図５及び図７乃至図９に示すように、また
請求項１３に記載した製造方法により図１２及び図１３
に示すように、作成することができる。

【００２０】その半導体記憶装置の製造方法によれば、
ともに導電体膜からなる２つのフローティングゲートを
コントロールゲートの側方に絶縁膜を挟んで自己整合的
に作成することが可能であるため、当該製造方法は半導
体記憶装置の微細化に適している。特に、請求項１乃至
１２に記載した半導体記憶装置の製造方法によれば、第
２の絶縁膜を除去して形成した凹部内であって、異方性
エッチングにより相対する第２の絶縁膜の側面に導電体
膜からなる２つの側壁を形成し、それらの側壁の間に挟
まれた中央部領域に絶縁膜を介してコントロールゲート
を形成している。２つの側壁は導電体膜であるため、電
極として用いることが可能である。従って、狭い凹部内
に相互に絶縁された３つの電極を形成することができ
る。かつそのような３つの電極を自己整合的に形成する
ことができる。このようにして形成された構造は、この
発明の半導体記憶装置に適用した場合、以下のように微
細化、電荷の局在化に最適である。

【００２１】さらに、第２の導電膜をパターニングして
行方向に延びる帯状のコントロールゲートを複数並行す
るように素子形成領域に形成した後に、素子形成領域間
に存在する側壁をエッチングにより除去して、フローテ
ィングゲートを分離する。そして、素子形成領域間の第
２の導電膜及び側壁を除去した後に、その除去跡を通し
て一導電型不純物を半導体基板に導入して、隣接する素
子形成領域を分離する一導電型の分離領域を形成してい
る。或いは、素子形成領域間の側壁をエッチングにより
除去する際に、除去すべき側壁の間の半導体基板も同時
にエッチングにより除去して、隣接する素子形成領域を
分離する素子分離溝を形成している。このように、この
発明によれば、自己整合的に素子分離領域を形成するこ
とができる。この発明の半導体記憶装置においては、図
１、図６及び図１１に示すように、一導電型の半導体基
板にチャネル領域を挟んで形成された２つの反対導電型
領域と、少なくともチャネル領域上にゲート絶縁膜を介
して形成されたコントロールゲートと、コントロールゲ
ートの両側の、少なくともチャネル領域又は反対導電型
領域のうち何れか一の上にゲート絶縁膜を介して形成さ
れ、かつ絶縁膜を介してコントロールゲートに隣接する
第１及び第２のフローティングゲートとを有している。
電荷蓄積部として、導電体である第１のフローティング
ゲートと第２のフローティングゲートとを用いており、
窒化膜を用いていないので、構造自体の信頼性が高い。

【００２２】また、電荷蓄積部としての第１及び第２の
フローティングゲートはそれぞれコントロールゲートと
絶縁膜により分離されているため、第１又は第２のフロ
ーティングゲート内に注入された電荷は第１又は第２の
フローティングゲートとコントロールゲートの間に介在
する絶縁膜のポテンシャルを超えない限り、コントロー
ルゲート内に移動することがなく、第１又は第２のフロ
ーティングゲート内に局在する。これにより、過大な書
き込みを行なってもｐｎ接合近傍への捕獲電荷の局在化
を維持することができる。

【００２３】なお、極めて過大な書き込みを行なった場
合、注入電荷は介在する絶縁膜のポテンシャルを超えて
第１又は第２のフローティングゲートからコントロール
ゲートの方に移動するが、コントロールゲートから直ち
に排出されるため、注入電荷がコントロールゲート内に
残留することはない。従って、過大な書き込みを行なっ
てもなお捕獲電荷の局在化を維持することができる。

【００２４】また、第１及び第２のフローティングゲー
トは導電体であり、かつそれぞれチャネル幅方向に延在
しているため、アバランシェ降伏によりホットキャリア
が局所的にフローティングゲート内に注入されてもフロ
ーティングゲート内ではチャネル幅方向全域にわたって
一様に分布する。これにより、閾値電圧のばらつきを抑
制することができる。

【００２５】さらに、アバランシェ降伏により生じたホ
ットキャリアを注入電荷として用いているため、フロー
ティングゲート下のゲート絶縁膜が厚くなっても、ホッ
トキャリアはそのゲート絶縁膜のポテンシャルを超える
だけのエネルギを得ることができる。このため、フロー
ティングゲート下のゲート絶縁膜をコントロールゲート
下のゲート絶縁膜よりも厚くすることができるので、一
旦フローティングゲートに蓄積された電荷がリークする
のを抑制することができる。

【００２６】上記構造の半導体記憶装置の駆動方法にお
いては、図１５（ａ）、（ｂ）及び図１６（ａ）、
（ｂ）に示すように、第１のフローティングゲートへの
電荷蓄積の有無と、第２のフローティングゲートへの電
荷蓄積の有無とを組み合わせて、合わせて４つのバイナ
リ値を設定することにより一素子当たり２ビットを形成
することが可能である。

【００２７】また、２ビットの読み出しは以下の方法に
より行なうことができる。即ち、第１のフローティング
ゲート、又は第２のフローティングゲートへの電荷蓄積
により、当該フローティングゲート下のチャネル領域の
ポテンシャルを変化させることができる。特に、当該フ
ローティングゲート側の反対導電型領域をソース領域と
する場合、固定電荷はチャネル領域が閉じるような電界
を生じさせるため、トランジスタを流れる電流が小さく
なる。逆に、当該フローティングゲート側の反対導電型
領域をドレイン領域とする場合、チャネル領域が閉じる
ような電界を生じさせるとなるのは変わらないが、ソー
ス領域と比べてドレイン領域にはコントロールゲートに
印加される電圧により近い電圧が印加されるため、固定
電荷がチャネルポテンシャルに与える影響は少なくな
り、トランジスタを流れる電流が大きくなる。

【００２８】また、フローティングゲートへの電荷蓄積
が行なわれていない場合には、両方向ともに電流値が大
きくなる。このように、ソース領域とドレイン領域とを
入れ換えて電流を検出するような上記方法でトランジス
タに流れる電流の値を検出することにより、４つのバイ
ナリ値を読み出すことが可能である。

【００２９】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら説明する。 （１）第１の実施の形態 図１（ａ）は、本発明の第１の実施の形態に係る半導体
記憶装置の構造について示す断面図である。図１（ｂ）
は平面図であり、図１（ａ）は図１（ｂ）のII−II線に
沿う断面を示す。

【００３０】その半導体装置では、図１（ａ）に示すよ
うに、ｐ型（一導電型）のシリコン基板（半導体基板）
２１にチャネル領域３３ａを挟んで第１のｎ型領域（第
１のフローティングゲート側の反対導電型領域）２３ａ
及び第２のｎ型領域（第２のフローティングゲート側の
反対導電型領域）２３ｂが形成されている。第１のｎ型
領域２３ａは情報の読み出しの際にソース領域として、
及びドレイン領域として交互に入れ換えて用いられる。
これに伴い、第２のｎ型領域２３ｂは、第１のｎ型領域
２３ａがソース領域として用いられるときドレイン領域
として用いられ、第１のｎ型領域２３ａがドレイン領域
として用いられるときソース領域として用いられる。

【００３１】第１のｎ型領域２３ａと第２のｎ型領域２
３ｂはそれぞれ並行する帯状の絶縁膜２６ａ、２６ｂの
直下に形成されている。従って、チャネル領域３３ａ
は、対向する絶縁膜２６ａ、２６ｂの間の領域に限定さ
れる。なお、この実施の形態では絶縁膜２６ａ、２６ｂ
として下層からシリコン窒化膜２４ａ、２４ｂとシリコ
ン酸化膜２５ａ、２５ｂからなる２層構造を用いてい
る。

【００３２】さらに、チャネル領域３３ａ上で、絶縁膜
２６ａ、２６ｂの側面に第２のゲート絶縁膜２２ａを介
して第１のフローティングゲート２７ａが形成され、チ
ャネル領域３３ａ上で、絶縁膜２６ａ、２６ｂの側面に
第３のゲート絶縁膜２２ｂを介して第２のフローティン
グゲート２７ｂが形成されている。また、第１のフロー
ティングゲート２７ａと第２のフローティングゲート２
７ｂの間のチャネル領域３３ａ上に第１のゲート絶縁膜
２８を介してコントロールゲート３０ａが形成されてい
る。コントロールゲート３０ａは絶縁膜２６ａ、２６ｂ
上にも延在している。この場合、コントロールゲート３
０ａはワードライン（ＷＬ）としての機能も有する。

【００３３】この実施の形態では、第２のゲート絶縁膜
２２ａ及び第３のゲート絶縁膜２２ｂは第１のゲート絶
縁膜２８よりも厚く形成されている。コントロールゲー
ト３０ａに比較的低電圧を印加して動作するようにし、
かつフローティングゲート２７ａ、２７ｂから捕獲電荷
がリークしないようにするためである。一方、アバラン
シェ降伏によりホットキャリアを生じさせることで、フ
ローティングゲート２７ａ、２７ｂ下のゲート絶縁膜２
２ａ、２２ｂが厚くなっても、ホットキャリアに対して
絶縁膜２２ａ、２２ｂのポテンシャルを超えるだけのエ
ネルギを付与することができる。

【００３４】第２のゲート絶縁膜２２ａ及び第３のゲー
ト絶縁膜２２ｂの膜厚は捕獲電荷のリークをできるだけ
小さくするため１５ｎｍ以上が好ましく、また捕獲電荷
からの電界がチャネル領域に十分な影響を及ぼすように
１００ｎｍ以下が好ましい。なお、場合により、第１乃
至第３のゲート絶縁膜２８、２２ａ、２２ｂは同じ膜厚
で形成されてもよい。

【００３５】また、第１のフローティングゲート２７ａ
とコントロールゲート３０ａの間に絶縁膜２９ａが介在
し、第２のフローティングゲート２７ｂとコントロール
ゲート３０ａの間に絶縁膜２９ｂが介在している。そし
て、第１のフローティングゲート２７ａ下の第２のゲー
ト絶縁膜２２ａによる静電容量値が、第１のフローティ
ングゲート２７ａとコントロールゲート３０ａの間の絶
縁膜２９ａによる静電容量値とほぼ同じ位になるように
絶縁膜２９ａ及び第２のゲート絶縁膜２２ａの膜厚が決
められる。同様に、第２のフローティングゲート２７ｂ
下の第３のゲート絶縁膜２２ｂによる静電容量値が、第
２のフローティングゲート２７ｂとコントロールゲート
３０ａの間の絶縁膜２９ｂによる静電容量値とほぼ同じ
位になるように絶縁膜２９ｂ及び第３のゲート絶縁膜２
２ｂの膜厚が決められる。

【００３６】このようにすると、読出しのための電圧を
ソース領域２３ａ又は２３ｂ、及びコントロールゲート
３０ａに印加したときに、ソース領域２３ａ又は２３ｂ
とコントロールゲート３０ａとの間の電圧はゲート絶縁
膜２２ａ又は２２ｂと絶縁膜２９ａ又は２９ｂとにほぼ
均等にかかることになる。これにより、読出しが容易に
なる。

【００３７】なお、複数のトランジスタを行と列に配置
する場合、図１（ｂ）に示すように、列方向で隣接する
トランジスタＴｒ１１、Ｔｒ２１、・・間で、第１のｎ
型領域２３ａ、第２のｎ型領域２３ｂ、第３のｎ形領域
２３ｃ・・が相互に接続されて、一列にわたって一つの
帯状のｎ型領域が形成される。このｎ型領域をビットラ
インとして用いている。

【００３８】但し、フローティングゲート２７ａ、２７
ｂ・・は、隣接するトランジスタＴｒ１１、Ｔｒ２１、
・・間で相互に分離される。また、コントロールゲート
３０ａ、３０ｂ・・は、行方向に延びる帯状のポリシリ
コン膜（導電膜）を行毎に形成し、かつ一行にわたって
一体的に形成されてなる。

【００３９】また、図１（ａ）、（ｂ）に示すように、
コントロールゲート３０ａ、３０ｂ・・の形成されてい
る領域が素子形成領域であり、コントロールゲート３０
ａ、３０ｂ・・の間の領域が素子分離領域１０２であ
る。素子形成領域であって、各ｎ型領域２３ａ、２３
ｂ、２３ｃ・・の間の領域がチャネル領域３３ａ、３３
ｂ・・となる。

【００４０】素子分離領域１０２は、隣接するチャネル
領域３３ａ、３３ｂ・・にわたって半導体基板２１に形
成された、第１のｎ型領域（２３ａ＋３１ａ）、第２の
ｎ型領域（２３ｂ＋３１ｂ）、第３のｎ形領域（２３ｃ
＋３１ｃ）・・よりも深い分離溝３５を有する。上記の
ように、この発明の実施の形態である半導体記憶装置に
おいては、第１のｎ型領域（２３ａ＋３１ａ）と第２の
ｎ型領域（２３ｂ＋３１ｂ）の間のチャネル領域３３ａ
上に、チャネル長方向に沿って、第１のフローティング
ゲート２７ａと、コントロールゲート３０ａと、第２の
フローティングゲート２７ｂとが並んでなる。

【００４１】電荷蓄積部として、導電体である第１のフ
ローティングゲート２７ａと第２のフローティングゲー
ト２７ｂとを用いており、窒化膜を用いていないので、
構造自体の信頼性が高い。また、電荷蓄積部としての第
１及び第２のフローティングゲート２７ａ、２７ｂはそ
れぞれコントロールゲート３０ａと絶縁膜２９ａ、２９
ｂにより分離されているため、第１又は第２のフローテ
ィングゲート２７ａ、２７ｂ内に注入された電荷は第１
又は第２のフローティングゲート２７ａ、２７ｂとコン
トロールゲート３０ａの間に介在する絶縁膜２９ａ、２
９ｂのポテンシャルを超えない限り、チャネル長方向、
コントロールゲート３０ａ内に移動することがなく、第
１又は第２のフローティングゲート２７ａ、２７ｂ内に
局在する。これにより、過大な書き込みを行なってもｎ
型領域２３ａ又は２３ｂと半導体基板２１とで形成され
るｐｎ接合近傍への捕獲電荷の局在化を維持することが
できる。

【００４２】なお、極めて過大な書き込みを行なった場
合、注入電荷は介在する絶縁膜２９ａ、２９ｂのポテン
シャルを超えてコントロールゲート３０ａの方に移動す
るが、コントロールゲート３０ａから直ちに排出される
ため、注入電荷がコントロールゲート３０ａ内に残留す
ることはない。従って、過大な書き込みでもなお捕獲電
荷の局在化を維持することができる。

【００４３】また、第１及び第２のフローティングゲー
ト２７ａ、２７ｂは導電体であり、かつチャネル幅方向
に延在しているため、アバランシェ降伏によりホットキ
ャリアが局所的にフローティングゲート２７ａ、２７ｂ
内に注入されてもフローティングゲート２７ａ、２７ｂ
内ではチャネル幅方向全域にわたって一様に分布する。
これにより、閾値電圧のばらつきを抑制することができ
る。

【００４４】さらに、アバランシェ降伏により生じたホ
ットキャリアを注入電荷として用いているため、フロー
ティングゲート２７ａ、２７ｂ下の第２及び第３のゲー
ト絶縁膜２２ａ、２２ｂが厚くなっても、ホットキャリ
アは第２及び第３のゲート絶縁膜２２ａ、２２ｂのポテ
ンシャルを超えるだけのエネルギを得ることができる。
このため、フローティングゲート２７ａ、２７ｂ下の第
２及び第３のゲート絶縁膜２２ａ、２２ｂをコントロー
ルゲート３０ａ下の第１のゲート絶縁膜２８よりも厚く
することができるので、一旦フローティングゲート２７
ａ、２７ｂに蓄積された電荷がリークするのを抑制する
ことができる。

【００４５】次に、図２乃至図５を参照して上記半導体
記憶装置の製造方法について説明する。図２乃至図５
は、この発明の第１の実施の形態である半導体記憶装置
の製造方法を示す断面図である。なお、図２及び図３は
図１（ｂ）のII-II線に沿う断面のうち素子形成領域１
０１の部分のみの断面図であるが、図４及び図５は、図
１（ｂ）のII-II線に沿う断面図であり、素子形成領域
１０１の断面と素子分離領域１０２の断面を合わせて示
す。

【００４６】ここでは、複数のトランジスタを行と列に
配置する場合について説明する。まず、図２（ａ）に示
すように、ｐ型（一導電型）のシリコン基板（半導体基
板）２１上に膜厚約２０ｎｍのシリコン酸化膜（第１の
絶縁膜）２２を熱酸化により形成する。次いで、図２
（ｂ）に示すように、シリコン基板２１表層に間隔を置
いて高濃度のｎ型（反対導電型）の第１及び第２のｎ型
領域（第１及び第２のフローティングゲート側の反対導
電型領域）３１ａ、３１ｂを形成する。

【００４７】次に、第１のｎ型領域３１ａから第２のｎ
型領域３１ｂにわたって第１のｎ型領域３１ａ及び第２
のｎ型領域３１ｂよりも浅くかつ不純物濃度の低い別の
ｎ型領域２３を形成する。次いで、図２（ｃ）に示すよ
うに、シリコン酸化膜２２上にシリコン窒化膜とシリコ
ン酸化膜とを順に積層して第２の絶縁膜を形成する。

【００４８】次に、第２の絶縁膜の上層のシリコン酸化
膜を列方向に沿って選択的に除去する。このとき、下層
のシリコン窒化膜をエッチングのストッパとする。シリ
コン窒化膜は別途除去する。これによって、本件の対象
領域ではないが、シリコン酸化膜を除去する際に、フィ
ールド酸化膜の膜減りを回避する。これにより、除去領
域（凹部）３２を挟んで列方向に延びる帯状の第２の絶
縁膜２６ａ、２６ｂからなる凸部が形成される。第２の
絶縁膜２６ａ、２６ｂは下層からシリコン窒化膜２４
ａ、２４ｂとシリコン酸化膜２５ａ、２５ｂの２層構造
からなる。

【００４９】次いで、図２（ｄ）に示すように、除去領
域（凹部）３２を通してシリコン基板２１にｐ型不純物
を導入し、除去領域３２下のｎ型領域２３をｐ型領域
（一導電型領域）３３に変換する。ここで、分離された
ｎ型領域２３ａと第１のｎ型領域３１ａを新たに第１の
ｎ型領域（２３ａ＋３１ａ）とし、分離されたｎ型領域
２３ｂと第２のｎ型領域３１ｂを新たに第２のｎ型領域
（２３ｂ＋３１ｂ）とする。後に、そのｐ型領域３３と
フローティングゲート及びコントロールゲートとの重な
り領域がセルフアラインにてチャネル領域となる。

【００５０】次に、図３（ａ）に示すように、全面に第
１のポリシリコン膜（第１の導電体膜）２７を形成す
る。次いで、図３（ｂ）に示すように、第１のポリシリ
コン膜２７を異方性エッチングして除去領域３２内の一
方の第２の絶縁膜２６ａの側面に第１のポリシリコン膜
２７ａを残し、かつ、同じく他方の第２の絶縁膜２６ｂ
の側面に第１のポリシリコン膜２７ｂを残す。

【００５１】次いで、図３（ｃ）に示すように、除去領
域３２内に表出しているシリコン酸化膜２２をエッチン
グし、除去した後、図３（ｄ）に示すように、熱酸化に
より、シリコン基板２１表面を再酸化して膜厚約１０ｎ
ｍの第１のゲート絶縁膜２８を形成するとともに、第１
のポリシリコン膜２７ａ、２７ｂ表面にもそれぞれシリ
コン酸化膜２９ａ及びシリコン酸化膜２９ｂを形成す
る。

【００５２】なお、上記のように、除去領域３２に表出
しているシリコン酸化膜２２を全部除去する代わりに薄
く残して次工程に移行してもよい。次に、図４（ａ）に
示すように、全面に第２のポリシリコン膜（第２の導電
体膜）３０を形成する。次いで、図４（ｂ）に示すよう
に、第２のポリシリコン膜３０上に相互に間隔を置いて
行方向に並行して延びる帯状のレジストマスク３４を形
成する。続いて、レジストマスク３４に基づいて第２の
ポリシリコン膜３０をエッチングして、行方向に並行し
て延びる帯状の第２のポリシリコン膜からなるコントロ
ールゲート３０ａを形成する。コントロールゲート３０
ａ下にシリコン酸化膜２９ａを介して位置する一方の第
２の絶縁膜２６ａの側面の第１のポリシリコン膜２７ａ
が第１のフローティングゲートとなる。同じく、コント
ロールゲート３０ａ下にシリコン酸化膜２９ｂを介して
位置する他方の第２の絶縁膜２６ｂの側面の第１のポリ
シリコン膜２７ｂが第２のフローティングゲートとな
る。このとき、コントロールゲート３０ａの間の素子分
離領域１０２には、除去領域３２内の一方の第２の絶縁
膜２６ａの側面に残る第１のポリシリコン膜２７ａ表面
のシリコン酸化膜２９ａと、ゲート絶縁膜２８と、他方
の第２の絶縁膜２６ｂの側面に残る第１のポリシリコン
膜２７ｂ表面のシリコン酸化膜２９ｂとが表出する。

【００５３】次いで、図４（ｃ）に示すように、レジス
トマスク３４を用いて、素子分離領域１０２に露出する
絶縁膜２９ａ、２９ｂ、２８をエッチングし、除去す
る。これにより、素子分離領域１０２に第１のポリシリ
コン膜２７ａ、２７ｂと、半導体基板２１とが表出す
る。次に、図５に示すように、レジストマスク３４を用
いて、素子分離領域１０２に露出する第１のポリシリコ
ン膜２７ａ、２７ｂをエッチングし、除去する。このと
き、半導体基板２１もエッチングし、隣接するチャネル
領域３３ａにわたって、第１のｎ型領域（２３ａ＋３１
ａ）、及び第２のｎ型領域（２３ｂ＋３１ｂ）よりも深
い溝３５を半導体基板２１に形成する。これにより、素
子分離領域１０２内に素子分離溝３５を自己整合的に形
成することができる。

【００５４】その後、通常の工程を経て半導体記憶装置
が完成する。上記のように、この発明の実施の形態であ
る半導体記憶装置の製造方法によれば、第２の絶縁膜を
選択的に除去して形成した凹部３２内であって、異方性
エッチングにより対向する側面に導電体膜からなる２つ
の側壁２７ａ、２７ｂを形成し、それらの側壁２７ａ、
２７ｂの間に挟まれた中央部領域に絶縁膜２９ａ、２９
ｂを介してコントロールゲートを形成している。２つの
側壁２７ａ、２７ｂは導電体膜であるため、電極として
用いることが可能である。従って、狭い凹部３２内に相
互に絶縁された３つの電極を形成することができる。か
つそのような３つの電極を自己整合的に形成することが
できる。このようにして形成された構造は、この発明の
半導体記憶装置に適用した場合、上記したように、微細
化、電荷の局在化に最適である。

【００５５】なお、上記では、図３（ｃ）の工程におい
て、側壁２７ａ、２７ｂの間のシリコン酸化膜２２を除
去しているが、図８（ａ）に示すように、そのまま残し
て側壁の表面にシリコン酸化膜２９ａ、２９ｂを形成
し、その後、図４の工程に移行してもよい。図８（ｂ）
はコントロールゲート３０ａを形成した後の半導体記憶
装置の断面図である。

【００５６】また、上記では、図２（ｃ）の工程の後
に、第２の絶縁膜２６ａ、２６ｂをマスクとしてｐ型不
純物を導入しているが、図３（ｂ）の工程の後に第２の
絶縁膜２６ａ、２６ｂ及び側壁２７ａ、２７ｂをマスク
として、又は図３（ｄ）の工程の後に第２の絶縁膜２６
ａ、２６ｂ、側壁２７ａ、２７ｂ及び側壁２７ａ、２７
ｂ表面のシリコン酸化膜２９ａ、２９ｂをマスクとして
してもよい。図９にこれを適用して作成した半導体記憶
装置の断面を示す。この場合、ソース／ドレイン領域と
なる第１のｎ型領域２３ｃ、２３ｄは第１及び第２のフ
ローティングゲート２７ａ、２７ｂの下まで存在し、チ
ャネル領域３３ａは側壁２７ａ、２７ｂの間の領域下に
形成される。

【００５７】次に、上記電界効果トランジスタが行と列
に複数配置された、周辺回路を含む半導体記憶装置の構
成の一例について説明する。図１０（ａ）は、行と列に
並んだ複数のトランジスの全体配置のうち２行３列の部
分配置と周辺回路のうちセンスアンプ部分を抜き出した
回路図である。

【００５８】素子配置を図１０（ｂ）に示す。図１０
（ｂ）は、行と列に並んだ複数のトランジスタの配置を
示す平面図である。図１０（ａ）、（ｂ）に示すよう
に、第１列に並ぶ複数のトランジスタＴｒ１１、Ｔｒ２
１、・・の一方のｎ型領域が相互に接続されて帯状の第
１のｎ型領域（２３ａ＋３１ａ）となっている。第１列
に並ぶ電界効果トランジスタＴｒ１１、Ｔｒ２１、・・
の他方のｎ型領域が相互に接続され、第２列に並ぶ電界
効果トランジスタＴｒ１２、Ｔｒ２２、・・の一方のｎ
型領域が相互に接続されて共通の帯状の第２のｎ型領域
（２３ｂ＋３１ｂ）となっている。説明を省略するが、
この関係は他の列間でも同様であり、第３のｎ型領域
（２３ｃ＋３１ｃ）以下となる。

【００５９】そして、ＰＧ／センスアンプセレクタから
出ているビット線ＢＬ１がトランジスタスイッチを介し
て第１のｎ型領域（２３ａ＋３１ａ）に接続し、同じ
く、ビット線ＢＬ２がトランジスタスイッチを介して共
通の第２のｎ型領域（２３ｂ＋３１ｂ）に接続し、同じ
く、ビット線ＢＬ３がトランジスタスイッチを介して共
通の第３のｎ型領域（２３ｃ＋３１ｃ）に接続してい
る。

【００６０】また、ワード線（ＷＬ１，ＷＬ２）は、ビ
ット線となる帯状のｎ型領域と交差して行方向に延びる
コントロールゲート／配線３０ａ、３０ｂで構成されて
いる。隣接するビット線の間の領域であってワード線と
の重なり領域に電界効果トランジスタが形成される。な
お、図中の他の符号は、図１に示す符号と同じ符号は図
１と同じものを示すので、その説明は省略する。

【００６１】さらに、バンクセンスアンプがＰＧ／セン
スアンプセレクタに接続されている。隣接するビット線
間で順方向と逆方向それぞれの電流を検出してプログラ
ムされている情報を読み出す。 （２）第２の実施の形態 図６（ａ）は、本発明の第２の実施の形態に係る半導体
記憶装置の構造について示す断面図である。図６（ｂ）
は平面図であり、図６（ａ）は図６（ｂ）のIII−III線
に沿う断面を示す。

【００６２】図６（ａ）、（ｂ）に示す半導体記憶装置
では、素子形成領域１０１は図１（ａ）、（ｂ）と同様
な構成を有し、素子分離領域１０２の構成が図１
（ａ）、（ｂ）と異なっている。なお、図６（ａ）、
（ｂ）に記載した符号で示すものは図１（ａ）、（ｂ）
に記載した符号で示すものと同じものを示すので、その
部分の構成について詳細な説明を省略する。

【００６３】以下に、第２の実施の形態である半導体記
憶装置のうち、素子形成領域１０１は図１に示す第１の
実施の形態である半導体記憶装置と同じ構成なので、説
明を省略し、素子分離領域１０２の構成について説明す
る。第１の実施の形態と異なる点は、コントロールゲー
ト３０ａ、３０ｂの形成された素子形成領域１０１の間
の領域である素子分離領域１０２において、隣接する帯
状の第１のｎ型領域（２３ａ＋３１ａ）と第２のｎ型領
域（２３ｂ＋３１ｂ）にわたって、かつ隣接するチャネ
ル領域３３ａにわたって、第１のｎ型領域（２３ａ＋３
１ａ）及び第２のｎ型領域（２３ｂ＋３１ｂ）に比べて
深く、かつ高濃度のｐ型の拡散分離領域３６が形成され
ていることである。

【００６４】次に、図７（ａ）乃至（ｃ）を参照して第
２の実施の形態である半導体記憶装置、特に素子分離領
域１０２の製造方法について説明する。全面に第２のポ
リシリコン膜（第２の導電体膜）３０を形成する図４の
工程が終了した後、図７（ａ）に示すように、レジスト
マスク３４を用いて第２のポリシリコン膜３０をエッチ
ングして、行方向に並行して延びる複数の帯状の第２の
ポリシリコン膜からなるコントロールゲート３０ａ、３
０ｂ・・を形成する。

【００６５】このとき、第１の実施の形態と同様に、コ
ントロールゲート３０ａ、３０ｂの間の素子分離領域１
０２に、一方の第２の絶縁膜２６ａの側面に残る第１の
ポリシリコン膜２７ａ表面のシリコン酸化膜２９ａと、
他方の第２の絶縁膜２６ｂの側面に残る第１のポリシリ
コン膜２７ｂ表面のシリコン酸化膜２９ｂとを表出させ
るとともに、第１の実施の形態と異なり、ゲート絶縁膜
２８上に第２のポリシリコン膜３０を薄く残すようにす
る。

【００６６】次いで、図７（ｂ）に示すように、レジス
トマスク３４を用いて、素子分離領域１０２に露出する
絶縁膜２９ａ、２９ｂをエッチングし、除去する。これ
により、素子分離領域１０２に第１のポリシリコン膜２
７ａ、２７ｂが表出するとともに、第２のポリシリコン
膜３０がそのまま残る。次に、図７（ｃ）に示すよう
に、レジストマスク３４を用いて、素子分離領域１０２
に露出する第１のポリシリコン膜２７ａ、２７ｂと、ゲ
ート絶縁膜２８上に薄く残っている第２のポリシリコン
膜３０とをエッチングし、除去する。これにより、素子
分離領域１０２にはゲート絶縁膜２２ａ、２２ｂ及び２
８が表出する。

【００６７】続いて、レジストマスク３４及び第２の絶
縁膜２６ａ、２６ｂをマスクとしてｐ型不純物、例えば
ボロンをイオン注入し、隣接する帯状の第１のｎ型領域
（２３ａ＋３１ａ）と第２のｎ型領域（２３ｂ＋３１
ｂ）にわたって、かつ隣接するチャネル領域３３ａにわ
たって、第１のｎ型領域（２３ａ＋３１ａ）、及び第２
のｎ型領域（２３ｂ＋３１ｂ）よりも深い、ｐ型の拡散
領域３６を半導体基板２１に形成する。これにより、素
子分離領域１０２内に拡散分離領域３６を自己整合的に
形成することができる。

【００６８】その後、通常の工程を経て半導体記憶装置
が完成する。上記第２の実施の形態においても、素子分
離領域１０２を除き、第１の実施の形態と同様な構成を
有するので、第１の実施の形態と同様な作用・効果を有
する。 （３）第３の実施の形態 図１１（ａ）は、本発明の第３の実施の形態に係る半導
体記憶装置の構造について示す断面図である。図１１
（ｂ）は平面図であり、図１１（ａ）は図１１（ｂ）の
IV−IV線に沿う断面を示す。

【００６９】図１１（ａ）、（ｂ）に示す半導体記憶装
置では、図１（ａ）、（ｂ）と同様な構成を有し、図１
１（ａ）、（ｂ）に記載した符号で示すものは図１
（ａ）、（ｂ）に記載した符号で示すものと下記のよう
な対応関係を有する。従って、図１１（ａ）、（ｂ）に
示す半導体記憶装置の構成について詳細な説明を省略す
る。

【００７０】即ち、ｐ型（一導電型）のシリコン基板
（半導体基板）１１はシリコン基板２１と対応する。第
１のゲート絶縁膜１２は第１のゲート絶縁膜２８と、第
２及び第３のゲート絶縁膜１４ａ、１４ｂは第２及び第
３のゲート絶縁膜２２ａ、２２ｂと、それぞれ対応す
る。コントロールゲート１３はコントロールゲート３０
ａと、第１及び第２のフローティングゲート１６ａ、１
６ｂは第１及び第２のフローティングゲート２２ａ、２
２ｂと、それぞれ対応する。第３及び第４の絶縁膜１５
ａ、１５ｂは第３及び第４の絶縁膜２９ａ、２９ｂと対
応する。第１及び第２のｎ型領域１７ａ、１７ｂは第１
及び第２のｎ型領域（２３ａ＋３１ａ）、（２３ｂ＋３
１ｂ）とそれぞれ対応する。

【００７１】次に、図１２（ａ）乃至（ｃ）及び図１３
（ａ）、（ｂ）を参照して上記構造の半導体記憶装置を
製造する方法について説明する。図１２（ａ）乃至
（ｃ）、図１３（ａ）、（ｂ）は半導体記憶装置の製造
方法を示す断面図である。まず、図１２（ａ）に示すよ
うに、熱酸化により、ｐ型のシリコン基板（半導体基
板）１１上に膜厚５乃至１０ｎｍのシリコン酸化膜（第
１のゲート絶縁膜）１２を形成する。

【００７２】次いで、シリコン酸化膜１２上にポリシリ
コン膜（第１の導電体膜）を形成した後、図１２（ｂ）
に示すように、ポリシリコン膜をパターニングしてコン
トロールゲート１３を形成する。次に、図１２（ｃ）に
示すように、全体を熱酸化し、コントロールゲート１３
の表面に膜厚約１０ｎｍ程度のシリコン酸化膜１４を形
成するとともに、シリコン基板１１上のシリコン酸化膜
１２の膜厚を増加させる。これにより、コントロールゲ
ート１３の両側のシリコン基板１１上のシリコン酸化膜
（第２及び第３のゲート絶縁膜）１２及び１４の膜厚は
計約２０ｎｍ程度となる。

【００７３】次いで、図１３（ａ）に示すように、全面
に膜厚約１５０乃至２００ｎｍのポリシリコン膜（第２
の導電体膜）１６を形成する。次に、図１３（ｂ）に示
すように、ポリシリコン膜１６を異方性エッチングして
コントロールゲート１３の側壁に絶縁膜（第３及び第４
の絶縁膜）１５ａ、１５ｂを間に挟みつつ、コントロー
ルゲート１３の両側のシリコン酸化膜１２、１４上に第
１のフローティングゲート１６ａ及び第２のフローティ
ングゲート１６ｂを形成する。

【００７４】次いで、コントロールゲート１３、第１及
び第２のフローティングゲート１６ａ、１６ｂをマスク
としてｎ型不純物をシリコン基板１１に導入して第１の
フローテイングコントロールゲート１６ａの側方のシリ
コン基板１１に第１のｎ型領域（第１のフローティング
ゲート側の反対導電型領域）１７ａを形成するととも
に、第２のフローティングゲート１６ｂの側方のシリコ
ン基板１１に第２のｎ型領域（第２のフローティングゲ
ート側の反対導電型領域）１７ｂを形成する。

【００７５】その後、通常の工程を経て半導体記憶装置
が完成する。上記のように、第３の実施の形態である半
導体記憶装置においても、第１の実施の形態と同様な構
成を有するので、第１の実施の形態で説明した作用・効
果と同様な作用・効果を有する。従って、その説明を省
略する。 （４）第４の実施の形態 次に、この発明の第４の実施の形態である上記半導体記
憶装置の駆動方法について、上記図１１の半導体記憶装
置を用い、図１４乃至図１６を参照して説明する。な
お、図１の半導体記憶装置でも、図１１の半導体記憶装
置と同様な構造を有するので、以下の説明と同じように
駆動させることができる。

【００７６】図１４（ａ）はその駆動方法のうち書き込
み動作の際におけるコントロールゲート１３の周辺部の
電荷の生成や移動の様子を示す断面図である。図１４
（ｂ）は、その駆動方法のうち書き込み動作の際におけ
るフローティングゲート１６ａ周辺部のコントロールゲ
ート１３から第１のｎ型領域１７ａに至る領域のエネル
ギレベルの変化の様子を示す図である。

【００７７】書き込み動作を行なうため、第１のｎ型領
域１７ａに電圧約＋８Ｖを印加し、コントロールゲート
１３に電圧約＋１２Ｖを印加する。これにより、図１４
（ａ）に示すように、第１のｎ型領域１７ａとシリコン
基板１１とで形成されるｐｎ接合から基板１１側に空乏
層が広がり、空乏層中の電界がアバランシェ降伏を起こ
す程度に高まる。アバランシェ降伏が起こると、高いエ
ネルギーを有する電子−正孔対が生じる。この場合、コ
ントロールゲート１３から、第３の絶縁膜１５ａ、第１
のフローティングゲート１６ａ、第２のゲート絶縁膜１
４ａを経て、第１のｎ型領域１７ａから広がる空乏層に
至る経路にかけて電位差が生じる。この場合、第３の絶
縁膜１５ａによる静電容量値に比べて第２のゲート絶縁
膜１４ａによる静電容量値が小さいので、第２のゲート
絶縁膜１４ａに強い電界がかかる。この電界は、ホット
エレクトロンが第１のフローティングゲート１６ａに注
入されるのを促進する。

【００７８】以上により、図１４（ｂ）に示すように、
第１のフローティングゲート１６ａに注入されたホット
エレクトロンは絶縁膜１４ａ、１５ａのポテンシャル障
壁により第１のフローティングゲート１６ａ内に蓄積さ
れる。なお、半導体基板１１からゲート絶縁膜１２を介
してコントロールゲート１３の方に注入されたホットエ
レクトロンは、図１４（ａ）に示すように、直ちに、コ
ントロールゲート１３を経てコントロールゲート１３に
接続された電源の方に排出される。また、過剰なホット
エレクトロンは、図１４（ｂ）に示すように、第３の絶
縁膜１５ａのポテンシャル障壁を超えてコントロールゲ
ート１３に流出するが、この場合も、上記と同様に、直
ちにコントロールゲート１３内から排出される。

【００７９】図１４のようにして書き込み動作を行なう
ことにより、図１５（ａ）、（ｂ）、図１６（ａ）、
（ｂ）に示すような４値状態を形成し得る。次に、図１
５（ａ）、（ｂ）、図１６（ａ）、（ｂ）を参照して、
４つのバイナリ値を組み合わせて生成される４値状態を
説明する。図１５（ａ）、（ｂ）、図１６（ａ）、
（ｂ）はそれぞれ４つのバイナリ値を組み合わせて生成
される４つの異なる状態を示す断面図である。

【００８０】ここで、第１のフローティングゲート１６
ａにキャリアを蓄積した状態を第１ビットの第１のバイ
ナリ値とし、第１のフローティングゲート１６ａにキャ
リアを蓄積しない状態を第１ビットの第２のバイナリ値
とする。また、第２のフローティングゲート１６ｂにキ
ャリアを蓄積した状態を第２ビットの第３のバイナリ値
とし、第２のフローティングゲート１６ｂにキャリアを
蓄積しない状態を第２ビットの第４のバイナリ値とす
る。

【００８１】図中、実線で示す検出電流の方向を順方向
とし、点線で示す検出電流の方向を逆方向とする。図１
５（ａ）は、第１及び第２のフローティングゲート１６
ａ、１６ｂにともに電荷蓄積していない状態を示す。即
ち、第１ビットに第２のバイナリ値が設定され、第２ビ
ットに第４のバイナリ値が設定された状態を示す。読み
出し動作において検出電流は順方向、逆方向ともに大き
い値となる。

【００８２】図１５（ｂ）は、第１のフローティングゲ
ート１６ａのみに電荷蓄積している状態を示す。即ち、
第１ビットに第１のバイナリ値が設定され、第２ビット
に第４のバイナリ値が設定された状態を示す。読み出し
動作において検出電流は順方向で小さい値となり、逆方
向で大きい値となる。図１６（ａ）は、第２のフローテ
ィングゲート１６ｂのみに電荷蓄積している状態を示
す。即ち、第１ビットに第２のバイナリ値が設定され、
第２ビットに第３のバイナリ値が設定された状態を示
す。読み出し動作において検出電流は順方向で大きい値
となり、逆方向で小さい値となる。

【００８３】図１６（ｂ）は、第１及び第２のフローテ
ィングゲート１６ａ、１６ｂにともに電荷蓄積している
状態を示す。即ち、第１ビットに第１のバイナリ値が設
定され、第２ビットに第３のバイナリ値が設定された状
態を示す。読み出し動作において検出電流は順方向、逆
方向ともに小さい値となる。次に、情報を書き込む動作
と、書き込まれた情報を読み出す動作について説明す
る。

【００８４】上記のようにして、第１のバイナリ値又は
第２のバイナリ値のうち何れか一からなる第１ビットを
設定する。次いで、第３のバイナリ値又は第４のバイナ
リ値のうち何れか一からなる第２ビットを設定する。以
上により、書き込み動作が終了する。次に、書き込まれ
た情報の読み出し動作に移る。

【００８５】即ち、コントロールゲート１３、ドレイン
領域としての第２のｎ型領域１７ｂに読み出し電圧を印
加し、ソース領域としての第１のｎ型領域１７ａを接地
する。このとき、第１のｎ型領域１７ａと第２のｎ型領
域１７ｂの間に電流（順方向）が流れるので、その電流
を検出する。続いて、コントロールゲート１３、ドレイ
ン領域としての第１のｎ型領域１７ａに読み出し電圧を
印加し、ソース領域としての第２のｎ型領域１７ｂを接
地する。このとき、第１のｎ型領域１７ａと第２のｎ型
領域１７ｂの間に電流（逆方向）が流れるので、その電
流を検出する。

【００８６】次いで、順方向及び逆方向の電流値の大小
の組み合わせがどうなっているかを特定することによ
り、上記説明したように、第１ビット及び第２ビットを
読み取る。以上のように、この発明の実施の形態である
半導体記憶装置の駆動方法においては、図１５（ａ）、
（ｂ）及び図１６（ａ）、（ｂ）に示すように、第１の
フローティングゲート１６ａへの電荷蓄積の有無と、第
２のフローティングゲート１６ｂへの電荷蓄積の有無と
の組み合わせにより一素子当たり計４値状態、即ち２ビ
ットを形成することができる。これにより、半導体記憶
装置の微細化、及び低コスト化を実現することが可能と
なる。

【００８７】以上、実施の形態によりこの発明を詳細に
説明したが、この発明の範囲は上記実施の形態に具体的
に示した例に限られるものではなく、この発明の要旨を
逸脱しない範囲の上記実施の形態の変更はこの発明の範
囲に含まれる。例えば、上記の実施の形態では、フロー
ティングゲート１６ａ、１６ｂの材料としてポリシリコ
ンを用いているが、他の導電材料でもよい。

【００８８】

【発明の効果】以上説明したように、この発明の半導体
記憶装置の製造方法によれば、ともに導電体膜からなる
２つのフローティングゲートをコントロールゲートの側
方に絶縁膜を挟んで自己整合的に作成することが可能で
あるため、当該製造方法は微細化の向上を図りつつ電荷
の局在化に最適な構造を提供し得るものである。

【００８９】この発明の半導体記憶装置においては、チ
ャネル領域上にゲート絶縁膜を介して形成されたコント
ロールゲートと、コントロールゲートの両側の、少なく
ともチャネル領域又は反対導電型領域のうち何れか一の
上にゲート絶縁膜を介して形成され、かつ絶縁膜を介し
てコントロールゲートに隣接する第１及び第２のフロー
ティングゲートとを有している。電荷蓄積部として、導
電体である第１のフローティングゲートと第２のフロー
ティングゲートとを用いており、窒化膜を用いていない
ので、構造自体の信頼性が高い。

【００９０】また、電荷蓄積部としての第１及び第２の
フローティングゲートはそれぞれ第３及び第４の絶縁膜
によりコントロールゲートと絶縁分離されているため、
ｐｎ接合近傍への捕獲電荷の局在化を維持することがで
きる。さらに、過大な書き込みを行なった場合に絶縁膜
のポテンシャルを超えてフローティングゲートからコン
トロールゲートの方に移動した注入電荷はコントロール
ゲートから直ちに排出されるため、注入電荷がコントロ
ールゲート内に残留することはなく、ｐｎ接合近傍への
捕獲電荷の局在化を維持することができる。

【００９１】また、第１及び第２のフローティングゲー
トは導電体であり、かつチャネル幅方向に延在している
ため、注入された電荷はフローティングゲート内ではチ
ャネル幅方向全域にわたって一様に分布し、これによ
り、閾値電圧のばらつきを抑制することができる。さら
に、アバランシェ降伏により生じたホットキャリアを注
入電荷として用いているため、フローティングゲート下
の第２及び第３のゲート絶縁膜を厚くすることができ、
これにより、一旦フローティングゲートに蓄積された電
荷がリークするのを抑制することができる。

【００９２】上記構造の半導体記憶装置の駆動方法にお
いては、第１のフローティングゲートへの電荷蓄積の有
無と、第２のフローティングゲートへの電荷蓄積の有無
との組み合わせにより一素子当たり計４値状態を形成す
ることができる。これにより、半導体記憶装置の微細
化、及び低コスト化を実現することが可能となる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の第１の実施の形態である半
導体記憶装置の断面図であり、（ｂ）は、同じく平面図
である。

【図２】（ａ）乃至（ｄ）は、本発明の第１の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その１）である。

【図３】（ａ）乃至（ｄ）は、本発明の第１の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その２）である。

【図４】本発明の第１の実施の形態である半導体記憶装
置の製造方法について示す断面図（その３）である。

【図５】（ａ）は、本発明の第２の実施の形態である半
導体記憶装置の断面図であり、（ｂ）は、同じく平面図
である。

【図６】（ａ）乃至（ｄ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その１）である。

【図７】（ａ）乃至（ｄ）は、本発明の第２の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その２）である。

【図８】本発明の第１及び第２の実施の形態である他の
半導体記憶装置の製造方法について示す断面図（その
４）である。

【図９】本発明の第１及び第２の実施の形態であるさら
に他の半導体記憶装置の製造方法について示す断面図で
ある。

【図１０】（ａ）は、本発明の第１及び第２の実施の形
態である複数のトランジスタと駆動回路を含む半導体記
憶装置の回路図であり、（ｂ）は、同じく半導体記憶装
置内の複数のトランジスタの配置例を示す平面図であ
る。

【図１１】（ａ）は、本発明の第３の実施の形態である
半導体記憶装置の断面図であり、（ｂ）は、同じく平面
図である。

【図１２】（ａ）乃至（ｃ）は、本発明の第３の実施の
形態である半導体記憶装置の製造方法について示す断面
図（その１）である。

【図１３】（ａ）、（ｂ）は、本発明の第３の実施の形
態である半導体記憶装置の製造方法について示す断面図
（その２）である。

【図１４】（ａ）は、本発明の実施の形態である第４の
半導体記憶装置を用いた駆動方法のうち書き込み方法を
示す断面図であり、（ｂ）は書き込み動作の際にコント
ロールゲートから反対導電型領域に至る経路におけるエ
ネルギレベルの変化の様子を示す図である。

【図１５】（ａ）、（ｂ）は、本発明の第４の実施の形
態である半導体記憶装置を用いた駆動方法を示す断面図
（その１）である。

【図１６】（ａ）、（ｂ）は、本発明の第４の実施の形
態である半導体記憶装置を用いた駆動方法を示す断面図
（その２）である。

【図１７】（ａ）は、従来例である半導体記憶装置の断
面図であり、（ｂ）は、同じく平面図である。

【符号の説明】

１１、２１ シリコン基板（半導体基板） １２、２２ｃ、２８ 第１のゲート絶縁膜 １３、３０ａ、３０ｂ コントロールゲート １４ａ、２２ａ 第２のゲート絶縁膜 １４ｂ、２２ｂ 第３のゲート絶縁膜 １５ａ、２９ａ 絶縁膜（第３の絶縁膜） １５ｂ、２９ｂ 絶縁膜（第４の絶縁膜） １６ａ、２７ａ 第１のフローティングゲート １６ｂ、２７ｂ 第２のフローティングゲート １７ａ、２３ａ、２３ｃ、３１ａ 第１のｎ型領域（第
１のフローティングゲート側の反対導電型領域） １７ｂ、２３ｂ乃至２３ｃ、３１ｂ 第２のｎ型領域
（第２のフローティングゲート側の反対導電型領域） ２３ｃ、３１ｃ 第３のｎ型領域（第３の反対導電型領
域） ２６ａ乃至２６ｃ 帯状の第２の絶縁膜（凸部） ３２ 除去領域（凹部） ３３ａ、３３ｂ チャネル領域 ３５ 分離溝 ３６ 拡散分離領域 １０１ 素子形成領域 １０２ 素子分離領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 廣田 良浩 神奈川県横浜市港北区新横浜３丁目17番６ 号 イノテック株式会社内 Ｆターム(参考） 5B025 AA04 AB02 AC01 AE00 5F001 AA09 AA21 AA22 AA30 AA34 AA60 AA62 AA63 AB03 AC06 AD05 AD60 AD63 AE02 AE03 AF20 AG07 5F083 EP03 EP09 EP13 EP14 EP15 EP22 EP24 ER02 ER04 ER05 ER06 GA15 NA01 NA03 PR09 PR29 ZA21 5F101 BA03 BA04 BA12 BA16 BA24 BA33 BA35 BA36 BB04 BC11 BD31 BD35 BD38 BE02 BE05 BF05 BH19

Claims (26)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上に第１の絶縁膜
   を形成する工程と、 前記半導体基板の表層に反対導電型領域を形成する工程
   と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を選択的に除去し、相対する第２の絶
   縁膜の側面を有し、かつ底部に前記第１の絶縁膜が露出
   する凹部を形成する工程と、 前記凹部を介して前記半導体基板に一導電型不純物を導
   入し、前記一導電型不純物の導入領域を前記反対導電型
   領域から一導電型領域に変換する工程と、 全面に第１の導電体膜を形成する工程と、 前記第１の導電体膜を異方性エッチングして、前記凹部
   内の相対する第２の絶縁膜の側面から前記凹部の底部上
   にかけて前記第１の導電体膜からなる側壁を形成する工
   程と、 前記側壁の表面に絶縁膜を形成する工程と、 全面に第２の導電体膜を形成する工程と、 前記第２の導電体膜を選択的に除去して、前記凹部を橋
   渡しし、かつ前記側壁表面の絶縁膜及び前記凹部の底部
   上に帯状の前記第２の導電体膜を形成する工程とを有す
   ることを特徴とする半導体記憶装置の製造方法。
2. 【請求項２】 前記第２の絶縁膜は、下層からシリコン
   窒化膜とシリコン酸化膜が積層されてなり、 前記第２の絶縁膜を選択的に除去して、凹部を形成する
   工程において、前記シリコン窒化膜をストッパとして用
   いて前記シリコン酸化膜を選択的にエッチングし、その
   後前記シリコン窒化膜を選択的にエッチングすることを
   特徴とする請求項１記載の半導体記憶装置の製造方法。
3. 【請求項３】 前記凹部を介して前記半導体基板に一導
   電型不純物を導入し、前記一導電型不純物の導入領域を
   前記反対導電型領域から一導電型領域に変換する工程に
   おいて、前記第２の絶縁膜をマスクとして前記半導体基
   板に一導電型不純物を導入し、前記凹部下の反対導電型
   領域を一導電型領域に変換することを特徴とする請求項
   １又は２記載の半導体記憶装置の製造方法。
4. 【請求項４】 前記凹部を介して前記半導体基板に一導
   電型不純物を導入し、前記一導電型不純物の導入領域を
   前記反対導電型領域から一導電型領域に変換する工程に
   おいて、前記凹部内に形成された側壁をマスクとして前
   記半導体基板に一導電型不純物を導入し、前記凹部内の
   対向する側壁の間の領域下の反対導電型領域を一導電型
   領域に変換することを特徴とする請求項１又は２記載の
   半導体記憶装置の製造方法。
5. 【請求項５】 前記凹部を介して前記半導体基板に一導
   電型不純物を導入し、前記一導電型不純物の導入領域を
   前記反対導電型領域から一導電型領域に変換する工程に
   おいて、前記凹部内に形成された側壁及び該側壁表面の
   絶縁膜をマスクとして前記半導体基板に一導電型不純物
   を導入し、前記凹部内の対向する側壁表面の絶縁膜の間
   の領域下の反対導電型領域を一導電型領域に変換するこ
   とを特徴とする請求項１又は２記載の半導体記憶装置の
   製造方法。
6. 【請求項６】 前記凹部内の相対する第２の絶縁膜の側
   面に形成された第１の導電体膜からなる側壁は第１及び
   第２のフローティングゲートであり、前記帯状の第２の
   導電体膜はコントロールゲートであり、前記一導電型領
   域の表層はチャネル領域であることを特徴とする請求項
   １乃至５の何れか一に記載の半導体記憶装置の製造方
   法。
7. 【請求項７】 一導電型の半導体基板に複数の半導体記
   憶素子が行と列に配置された半導体記憶装置の製造方法
   であって、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記半導体基板表層に反対導電型領域を形成する工程
   と、 前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜を前記列方向に沿って選択的に除去
   し、前記列方向に延びる帯状の第２の絶縁膜からなる凸
   部を間隔を置いて複数形成する工程と、 前記第２の絶縁膜の除去領域を通して前記半導体基板に
   一導電型不純物を導入し、前記一導電型不純物の導入領
   域を前記反対導電型領域から一導電型領域に変換する工
   程と、 全面に第１の導電体膜を形成する工程と、 前記第１の導電体膜を異方性エッチングして、各々の前
   記凸部の両側面に前記第１の導電体膜からなる側壁を形
   成する工程と、 前記側壁の表面に絶縁膜を形成する工程と、 前記側壁の表面に絶縁膜を形成した後に全面に第２の導
   電体膜を形成する工程と、 前記第２の導電体膜を前記行方向に沿って選択的に除去
   し、前記行方向に延びる帯状の前記第２の導電体膜から
   なるコントロールゲートを間隔を置いて複数形成する工
   程とを有することを特徴とする半導体記憶装置の製造方
   法。
8. 【請求項８】 前記第２の絶縁膜は、下層からシリコン
   窒化膜とシリコン酸化膜が積層されてなり、 前記第２の絶縁膜を前記列方向に沿って選択的に除去す
   る工程において、前記シリコン窒化膜をストッパとして
   用いて前記シリコン酸化膜を選択的にエッチングし、そ
   の後前記シリコン窒化膜を選択的にエッチングすること
   を特徴とする請求項７記載の半導体記憶装置の製造方
   法。
9. 【請求項９】 前記全面に第２の導電体膜を形成する工
   程の後、前記第２の導電体膜を前記行方向に沿って選択
   的に除去し、前記行方向に延びる帯状の前記第２の導電
   体膜からなるコントロールゲートを間隔を置いて複数形
   成する工程において、 前記第２の導電体膜上に前記行方向に延びる帯状の耐エ
   ッチング性膜を間隔を置いて複数形成する工程と、 前記耐エッチング性膜をマスクとして前記第２の導電体
   膜を選択的に除去する工程と、 前記第２の導電体膜を選択的に除去した跡に露出してい
   る、前記側壁の表面の絶縁膜、及び前記側壁の間の半導
   体基板の表面の絶縁膜を除去する工程と、 前記側壁の表面の絶縁膜を除去した跡に露出している側
   壁をエッチングして除去するとともに、前記側壁の間の
   半導体基板の表面の絶縁膜を除去した跡に露出している
   半導体基板をエッチングして溝を形成する工程とを有す
   ることを特徴とする請求項７又は８記載の半導体記憶装
   置の製造方法。
10. 【請求項１０】 前記全面に第２の導電体膜を形成する
    工程の後、前記第２の導電体膜を前記行方向に沿って選
    択的に除去し、前記行方向に延びる帯状の前記第２の導
    電体膜からなるコントロールゲートを間隔を置いて複数
    形成する工程において、 前記第２の導電体膜上に前記行方向に延びる帯状の耐エ
    ッチング性膜を間隔を置いて複数形成する工程と、 前記耐エッチング性膜をマスクとして第２の導電体膜を
    選択的にエッチングし、前記側壁上の第２の導電体膜を
    除去するとともに、前記側壁の間に前記第２の導電体膜
    を薄く残す工程と、 前記側壁上の第２の導電体膜を除去した跡に露出してい
    る、前記側壁の表面の絶縁膜を除去する工程と、 前記側壁の表面の絶縁膜を除去した跡に露出している側
    壁、及び前記側壁の間に薄く残した第２の導電体膜をエ
    ッチングし、除去する工程と、 前記側壁と、前記側壁の間に薄く残した第２の導電体膜
    とを除去した跡を介して前記半導体基板に選択的に一導
    電型不純物を導入して一導電型の分離領域を形成する工
    程とを有することを特徴とする請求項７又は８記載の半
    導体記憶装置の製造方法。
11. 【請求項１１】 前記第２の導電体膜を形成する工程の
    前に、 前記第２の絶縁膜の除去領域の底部に表出した第１の絶
    縁膜をエッチングして薄くする工程を有し、又は前記第
    ２の絶縁膜の除去領域の底部に表出した第１の絶縁膜を
    エッチングして除去し、その後再酸化して第１のゲート
    絶縁膜を形成する工程を有することを特徴とする請求項
    １又は１０記載の半導体記憶装置の製造方法。
12. 【請求項１２】 前記コントロールゲート下の第１の絶
    縁膜が第１のゲート絶縁膜であり、前記第１のフローテ
    ィングゲート下の第１の絶縁膜が第２のゲート絶縁膜で
    あり、前記第２のフローティングゲート下の第１の絶縁
    膜が第３のゲート絶縁膜であることを特徴とする請求項
    １又は１１記載の半導体記憶装置の製造方法。
13. 【請求項１３】 一導電型の半導体基板上に第1のゲー
    ト絶縁膜を形成する工程と、 前記第１のゲート絶縁膜上に第１の導電体膜を形成する
    工程と、 前記第１の導電体膜をパターニングしてコントロールゲ
    ートを形成する工程と、 全面に絶縁膜を形成する工程と、 前記絶縁膜上に第２の導電体膜を形成する工程と、 前記第２の導電体膜を異方性エッチングして、前記コン
    トロールゲートの両側の前記第１のゲート絶縁膜及び前
    記絶縁膜からなる２層の絶縁膜上に、前記絶縁膜を挟ん
    で前記コントロールゲートに隣接する前記第１のフロー
    ティングゲート及び第２のフローティングゲートを形成
    する工程と、 前記コントロールゲート、第１及び第２のフローティン
    グゲートをマスクとして反対導電型不純物を半導体基板
    に導入して第１及び第２のフローティングゲートの側方
    の半導体基板にそれぞれ反対導電型領域を形成するとと
    もに、前記コントロールゲート、第１及び第２のフロー
    ティングゲートの下方に一導電型のチャネル領域を形成
    する工程とを有することを特徴とする半導体記憶装置の
    製造方法。
14. 【請求項１４】 一導電型の半導体基板にチャネル領域
    を挟んで形成された２つの反対導電型領域と、 少なくとも前記チャネル領域上にゲート絶縁膜を介して
    形成されたコントロールゲートと、 前記コントロールゲートの両側の、少なくとも前記チャ
    ネル領域又は前記反対導電型領域のうち何れか一の上に
    前記ゲート絶縁膜を介して形成され、かつ絶縁膜を介し
    て前記コントロールゲートに隣接する第１及び第２のフ
    ローティングゲートとを有することを特徴とする半導体
    記憶装置。
15. 【請求項１５】 一導電型の半導体基板に形成された、
    間隔を置いて並行する複数の帯状の反対導電型領域と、 前記反対導電型領域上に形成された、間隔を置いて並行
    する複数の帯状の絶縁膜と、 前記帯状の絶縁膜に対して交差する方向に並行して延び
    る複数の帯状のコントロールゲートと、 前記コントロールゲート下方で、かつ前記帯状の絶縁膜
    の間を橋渡しするように形成されたゲート絶縁膜と、 前記帯状の反対導電型領域の間を橋渡しするように、前
    記コントロールゲート下方の半導体基板に形成された複
    数の一導電型のチャネル領域と、 前記並行する帯状の絶縁膜の間で、かつ前記並行するコ
    ントロールゲートの間に形成された素子分離領域と、 前記コントロールゲート下方で前記帯状の絶縁膜の一側
    面から前記ゲート絶縁膜上にかけて形成され、かつ絶縁
    膜を介して該コントロールゲートに隣接する第１のフロ
    ーティングゲートと、 前記コントロールゲート下方で前記一側面と対向する帯
    状の絶縁膜の他の側面から前記ゲート絶縁膜上にかけて
    形成され、かつ絶縁膜を介して該コントロールゲートに
    隣接する第２のフローティングゲートとを有することを
    特徴とする半導体記憶装置。
16. 【請求項１６】 前記素子分離領域は、前記隣接するチ
    ャネル領域の間の領域にわたって前記半導体基板に形成
    された、前記反対導電型領域よりも深く、かつ前記チャ
    ネル領域よりも高濃度の一導電型の分離領域を有するこ
    とを特徴とする請求項１５記載の半導体記憶装置。
17. 【請求項１７】 前記素子分離領域は、前記隣接するチ
    ャネル領域の間の領域にわたって前記半導体基板に形成
    された、前記反対導電型領域よりも深い溝を有すること
    を特徴とする請求項１５記載の半導体記憶装置。
18. 【請求項１８】 前記２つの反対導電型領域のうち、一
    がソース領域又はドレイン領域となり、かつ他がドレイ
    ン領域又はソース領域となることを特徴とする請求項１
    ４乃至１７の何れか一に記載の半導体記憶装置。
19. 【請求項１９】 請求項１８記載の半導体記憶装置を駆
    動する半導体記憶装置の駆動方法であって、 前記第１のフローティングゲート側の反対導電型領域と
    前記半導体基板との間、及び前記コントロールゲートと
    前記半導体基板との間に電圧を印加して、前記第２のゲ
    ート絶縁膜と前記半導体基板との間の電位障壁を超え得
    るようなエネルギを有するキャリアを生じさせることが
    できる高電界領域を前記半導体基板の表層に形成し、前
    記エネルギを得たキャリアを前記第２のゲート絶縁膜を
    介して前記第１のフローティングゲートに注入し、蓄積
    して、前記チャネル領域の閾値を制御することを特徴と
    する半導体記憶装置の駆動方法。
20. 【請求項２０】 前記エネルギを得たキャリアは、前記
    高電界領域でアバランシェブレークダウンを起こさせる
    ことにより発生するキャリアであることを特徴とする請
    求項１９記載の半導体記憶装置の駆動方法。
21. 【請求項２１】 前記エネルギを得たキャリアを第２の
    ゲート絶縁膜を介して第１のフローティングゲートに注
    入し、蓄積して、閾値を制御した後、 前記第１のフローティングゲート側の反対導電型領域を
    ソース領域とし、前記第２のフローティングゲート側の
    反対導電型領域をドレイン領域として、前記半導体記憶
    装置を駆動することを特徴とする請求項１９又は２０記
    載の半導体記憶装置の駆動方法。
22. 【請求項２２】 請求項１８記載の半導体記憶装置を駆
    動する半導体記憶装置の駆動方法であって、 前記第２のフローティングゲート側の反対導電型領域と
    前記半導体基板との間、及び前記コントロールゲートと
    前記半導体基板との間に電圧を印加して、前記第３のゲ
    ート絶縁膜と前記半導体基板との間の電位障壁を超え得
    るようなエネルギを有するキャリアを生じさせることが
    できる高電界領域を前記半導体基板の表層に形成し、前
    記エネルギを得たキャリアを前記第３のゲート絶縁膜を
    介して前記第２のフローティングゲートに注入し、蓄積
    して、前記チャネル領域の閾値を制御することを特徴と
    する半導体記憶装置の駆動方法。
23. 【請求項２３】 前記エネルギを得たキャリアは、前記
    高電界領域でアバランシェブレークダウンを起こさせる
    ことにより発生するキャリアであることを特徴とする請
    求項２２記載の半導体記憶装置の駆動方法。
24. 【請求項２４】 前記エネルギを得たキャリアを第３の
    ゲート絶縁膜を介して第２のフローティングゲートに注
    入し、蓄積して、閾値を制御した後、 前記第１のフローティングゲート側の反対導電型領域を
    ドレイン領域とし、前記第２のフローティングゲート側
    の反対導電型領域をソース領域として、前記半導体記憶
    装置を駆動することを特徴とする請求項２２又は２３記
    載の半導体記憶装置の駆動方法。
25. 【請求項２５】 請求項１８記載の半導体記憶装置を駆
    動する半導体記憶装置の駆動方法であって、 前記コントロールゲート、第１のフローティングゲート
    側の反対導電型領域にプログラム電圧を印加して前記第
    １のフローティングゲートにキャリアを注入し、蓄積し
    た状態を第１ビットの第１のバイナリ値とし、前記第１
    のフローティングゲートにキャリアを蓄積しない状態を
    第１ビットの第２のバイナリ値として、前記第１のバイ
    ナリ値又は第２のバイナリ値のうち何れか一からなる前
    記第１ビットを設定し、 前記コントロールゲート、第２のフローティングゲート
    側の反対導電型領域にプログラム電圧を印加して前記第
    ２のフローティングゲートにキャリアを注入し、蓄積し
    た状態を第２ビットの第３のバイナリ値とし、前記第２
    のフローティングゲートにキャリアを蓄積しない状態を
    第２ビットの第４のバイナリ値として、前記第３のバイ
    ナリ値又は第４のバイナリ値のうち何れか一からなる前
    記第２ビットを設定することを特徴とする半導体記憶装
    置の駆動方法。
26. 【請求項２６】 前記第１ビット及び第２ビットを設定
    した後に、 前記コントロールゲート、第２のフローティングゲート
    側の反対導電型領域に読み出し電圧を印加して前記第１
    のフローティングゲート側の反対導電型領域と前記第２
    のフローティングゲート側の反対導電型領域に流れる電
    流を検出することにより、第１の電流値に対応する前記
    第１のバイナリ値、又は前記第１の電流値よりも大きい
    第２の電流値に対応する前記第２のバイナリ値のうち何
    れか一からなる第１ビットを読み取り、 前記コントロールゲート、第１のフローティングゲート
    側の反対導電型領域に読み出し電圧を印加して前記第１
    のフローティングゲート側の反対導電型領域と前記第２
    のフローティングゲート側の反対導電型領域の間に流れ
    る電流を検出することにより、第３の電流値に対応する
    前記第３のバイナリ値、又は前記第３の電流値よりも大
    きい第４の電流値に対応する前記第４のバイナリ値のう
    ち何れか一からなる第２ビットを読み取ることを特徴と
    する請求項２５記載の半導体記憶装置の駆動方法。