JP2001267537A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 フローティングゲート型半導体記憶装置にお
いて、微細化を進めても、異なるメモリセルのフローテ
ィングゲート電極間静電容量の増大を抑制し、メモリの
特に読み出し動作マージンを確保する。 【解決手段】 各メモリセルの１つおきに素子分離絶縁
膜６を配置し、その上に消去ゲート電極１８を設けたフ
ローティングゲート型半導体記憶装置において、隣接す
る２つの素子分離絶縁膜６の間の２つのフローティング
ゲート電極１５の側壁と絶縁膜１６ａを介して接し、接
地電位に固定される接地電極１９を設けたことにより、
フローティングゲート電極１５間の狭い間隔によって生
じる静電容量に起因する容量カップリングを防止でき、
メモリ状態の誤った読み出しがなくなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フローティング
ゲート型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅ
ｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ ＯｎｌｙＭｅｍｏｒｙ）からなる半導体記憶装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】電気的に書換え可能な不揮発性メモリと
して、フローティングゲート構造のメモリセルを有する
ＥＥＰＲＯＭがよく知られている。このＥＥＰＲＯＭは
半導体基板上に形成されたソース領域とドレイン領域に
はさまれたチャネル領域上にゲート絶縁膜を介してフロ
ーティングゲート電極が形成され、さらにフローティン
グゲート電極上に層間絶縁膜を介してコントロールゲー
ト電極が形成された構造をしている。

【０００３】このＥＥＰＲＯＭの書き込み方法は一例と
して、ドレイン領域とコントロールゲート電極に電圧を
印加し、半導体基板のドレイン近傍のチャネル領域でホ
ットエレクトロンを発生させ、このホットエレクトロン
をフローティングゲート電極へ加速注入することにより
行われる。また、このＥＥＰＲＯＭの読み出し方法は一
例として、ドレイン領域とコントロールゲート電極に電
圧を印加し、フローティングゲート電極に蓄積された電
荷量により異なるソース・ドレイン間を流れる電流量を
検出（センス）することにより行う。また、ＥＥＰＲＯ
Ｍの消去方法は、フローティングゲート電極からソース
領域、またはドレイン領域、またはチャネル領域にトン
ネリング現象を利用して、電子を放出させることにより
電気的に消去を行う方法、また、フローティングゲート
電極との間にトンネリング絶縁膜を挟むようにして独立
した消去ゲート電極を配置し（例えば、特開平４−３４
０７６７号公報参照）、消去ゲート電極に消去電圧を印
加して、電子をフローティングゲート電極から消去ゲー
ト電極にトンネリングさせることにより、消去を行う方
法が考案されている。

【０００４】ＥＥＰＲＯＭは、各フローティングゲート
電極に蓄積された電荷量に依存して変化するコントロー
ルゲート電極のしきい値電圧（以下Ｖｔ）の状態をメモ
リとして用いているが、近年、このような半導体記憶装
置の大容量化の為に、フローティングゲート電極のＶｔ
を複数設定するようにした多値制御技術が提案されてい
る。この多値制御技術においては、メモリの読み出しに
おいて、複数のメモリ状態に対応する複数のＶｔ値のそ
れぞれに対応する電流値を明確に区別して読み出す、す
なわち読み出し時の動作マージンを確保するため、メモ
リセルトランジスタのチャネルを流れる電流量を大きく
確保する必要がある。

【０００５】これを実現するため、メモリセルトランジ
スタアレイにおける素子分離絶縁膜を各ビット（メモリ
セル）の間の全てに形成せず、ビット一つおきに形成し
て、メモリセルトランジスタのチャネル領域を拡大した
フローティングゲート型ＥＥＰＲＯＭのメモリセル構造
を本発明者らは提案し、特許出願した（特願平１１−３
１１８４２号）。

【０００６】以下に、上記の提案例の半導体記憶装置に
ついて図面を参照して説明する。図８は提案例の半導体
記憶装置の平面概略図、図９はその断面概略図である。
なお、図９において、（ａ）は図８のＩ−Ｉ’部の断
面、（ｂ）は図８のII−II’部の断面を示す。

【０００７】図８および図９に示すように、半導体基板
上で縦および横方向に複数配置されるメモリセルトラン
ジスタの素子分離絶縁膜を各ビット間の一つおきに形成
し、消去ゲート電極を備えたフローティングゲート型の
半導体記憶装置におけるメモリセルは、ビット線となる
ソース、ドレイン領域のＮ型拡散層３が図８において縦
方向に長く配置され、これらと直角方向（横方向）に直
線状の素子分離絶縁膜６が形成されている。すなわち、
素子分離絶縁膜６は、半導体基板１上で横方向に長く縦
方向に隣合って複数形成され、かつ隣合う方向で２つの
メモリセルトランジスタのチャネル領域を挟むように形
成されている。

【０００８】Ｎ型拡散層３と素子分離絶縁膜６とで囲ま
れた領域にはＰ型の半導体基板１上に成長したゲート酸
化膜７が存在し、半導体基板１上にゲート酸化膜７や他
の絶縁膜を介して島状のフローティングゲート電極１
５、ワード線となるコントロールゲート電極１３、消去
ゲート電極１８の三層のポリシリコン膜が積層した構造
をとっている。フローティングゲート電極１５は、ソー
ス領域とドレイン領域との間の所定の領域において、ゲ
ート酸化膜７を介して素子分離絶縁膜６上から半導体基
板１上に渡って形成されている。また、コントロールゲ
ート電極１３は層間絶縁膜９を介してフローティングゲ
ート電極１５および半導体基板１上に形成されている。
消去ゲート電極１８は、ビット間のひとつおきに（メモ
リセルの１つおきに）形成された素子分離絶縁膜６の上
に形成され、素子分離絶縁膜６を挟んで両側に形成され
た２つのフローティングゲート電極１５の側壁とトンネ
リング絶縁膜１６を介して接している。そしてコントロ
ールゲート電極１３とは層間絶縁膜１１およびサイドウ
ォール絶縁膜１４を介して接している。

【０００９】このような、素子分離絶縁膜６を図９に示
すようにビット間のひとつおきに、消去ゲート電極１８
の下にのみ設けた提案例の構造にすると、素子分離絶縁
膜６が従来に比べて１本ない分だけフローティングゲー
ト電極１５下のメモリトランジスタのチャンネル領域の
面積が拡大され、読み出し時により大きい電流を流すこ
とができ、動作マージンを向上させることができるので
ある。

【００１０】

【発明が解決しようとする課題】しかしながら、上記提
案例の半導体記憶装置では、微細化が進むに従って、図
９（ａ）からわかるように、２つの素子分離絶縁膜６の
間において隣接するフローティングゲート電極１５同士
間の距離が小さくなり、この間隔が原因で発生するフロ
ーティングゲート電極１５間の静電容量の、メモリデバ
イスとしての電気的特性に対する影響が無視できなくな
ってきた。

【００１１】すなわち、例えば隣接するメモリセルの一
方が書き込み状態（１）、他方が消去状態（０）の場
合、隣接するフローティングゲート１５同士が静電容量
によりカップリングして、消去状態のフローティングゲ
ート電極１５の電位が書き込み状態のフローティングゲ
ート電極１５の電位に引っ張られて変化し、本来の
（０）に対応する状態ではない電圧が消去状態のフロー
ティングゲート電極１５にかかることになる。そうする
と、コントロールゲート電極１３に所定の電圧を印加し
て消去状態を読み出すとき、本来とは異なる電流が流れ
る。すなわち実効的にメモリトランジスタのＶｔが変化
するのである。特に少しづつ異なるメモリ状態間の複数
のＶｔを明瞭に区別しなければならないことが必要であ
る、多値制御の半導体記憶装置においては、この影響に
よる動作マージンの低下が顕著であるという問題を有し
ていた。

【００１２】本発明は、上記従来の課題を解決するもの
で、フローティングゲート型の半導体記憶装置におい
て、微細化を進めてもフローティングゲート電極間の静
電容量を小さく保つことを容易にし、メモリ動作マージ
ンを確保できる半導体記憶装置およびその製造方法を提
供することを目的としている。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に本発明の半導体記憶装置は、一導電型の半導体基板上
で縦および横方向に複数配置されるメモリセルトランジ
スタのソース領域およびドレイン領域となり、半導体基
板の表面に縦方向に長く形成された他導電型の拡散層
と、半導体基板上で横方向に長く縦方向に隣合って複数
形成され、かつ隣合う方向で２つのメモリセルトランジ
スタのチャネル領域を挟むように形成された素子分離絶
縁膜と、ソース領域とドレイン領域との間の所定の領域
において、ゲート絶縁膜を介して素子分離絶縁膜上から
半導体基板上に渡って形成されたフローティングゲート
電極と、フローティングゲート電極の上方に形成された
コントロールゲート電極とを備えた半導体記憶装置であ
って、隣接した２つの素子分離絶縁膜の間に形成された
隣接する２つのフローティングゲート電極の間の半導体
基板上に形成され、２つのフローティングゲート電極の
隣接した側壁と第一の絶縁膜を介して接するとともに半
導体基板と第二の絶縁膜を介して接し、一定の電位に固
定される電極を設けたことを特徴とする。

【００１４】この構成によれば、メモリセルの１つおき
に配置された隣接する２つの素子分離絶縁膜の間の２つ
のフローティングゲート電極の側壁と第一の絶縁膜を介
して接し、一定の電位に固定される電極を設けたことに
より、２つのフローティングゲート電極間のカップリン
グ容量が減少し、フローティングゲート電極間のメモリ
状態に対応する電位の影響がなくなってメモリ動作マー
ジンを確保する事ができる。

【００１５】また、上記構成において、一定の電位に固
定される電極はより具体的には接地電位に固定される。
また、素子分離絶縁膜を挟んで両側に形成された２つの
フローティングゲート電極の側壁とトンネリング絶縁膜
を介して接する消去ゲート電極を素子分離絶縁膜の上に
設けた半導体記憶装置に対してより有効である。

【００１６】また、本発明の半導体記憶装置の製造方法
は、一導電型の半導体基板上で縦および横方向に複数配
置されるメモリセルトランジスタのソース領域およびド
レイン領域となり、半導体基板の表面に縦方向に長く設
けられる他導電型の拡散層を形成する工程と、半導体基
板上で横方向に長く縦方向に隣合って複数設けられ、か
つ隣合う方向で２つのメモリセルトランジスタのチャネ
ル領域を挟むように設けられる素子分離絶縁膜を形成す
る工程と、ソース領域とドレイン領域との間の所定の領
域において、ゲート絶縁膜を介して素子分離絶縁膜上お
よび半導体基板表面上に設けられるフローティングゲー
ト電極用の膜を形成する工程と、層間絶縁膜を介してフ
ローティングゲート電極用の膜上にコントロールゲート
電極を形成する工程と、フローティングゲート電極用の
膜を個別のフローティングゲート電極に分離する工程
と、隣接した２つの素子分離絶縁膜の間に形成された隣
接する２つのフローティングゲート電極の間の半導体基
板上に設けられ、２つのフローティングゲート電極の隣
接した側壁と第一の絶縁膜を介して接するとともに半導
体基板と第二の絶縁膜を介して接し、一定の電位に固定
される電極を形成するとともに、素子分離絶縁膜の上に
設けられ、素子分離絶縁膜を挟んで両側に形成された２
つのフローティングゲート電極の側壁とトンネリング絶
縁膜を介して接する消去ゲート電極を形成する工程とを
含むものである。

【００１７】この製造方法によれば、メモリセルの１つ
おきに素子分離絶縁膜と消去ゲート電極とが配置され、
隣接する２つの素子分離絶縁膜の間の２つのフローティ
ングゲート電極の側壁と第一の絶縁膜を介して接し、一
定の電位に固定される電極を形成したことにより、２つ
のフローティングゲート電極間のカップリング容量が減
少し、フローティングゲート電極間のメモリ状態に対応
する電位の影響がなくなってメモリ動作マージンを確保
する事ができる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら具体的に説明する。図１は本発明の実施
の形態の半導体記憶装置の平面概略図、図２は同半導体
記憶装置の断面図である。なお、図２において、（ａ）
は図１のIII −III ’部の断面、（ｂ）は図１のIV−I
V’部の断面を示す。

【００１９】本発明の実施の形態の半導体記憶装置にお
けるメモリセルは、ビット線となるソース、ドレイン領
域のＮ型拡散層３が図１において縦方向に配置されてい
る。直線状の素子分離絶縁膜６はこれとほぼ直角方向
（横方向）に、Ｎ型拡散層３と交差するように形成され
ている。Ｎ型拡散層３と素子分離絶縁膜６とで囲まれた
Ｐ型の半導体基板１上にはゲート酸化膜７が形成され、
また、半導体基板１上にはゲート酸化膜７や他の絶縁膜
を介してフローティングゲート電極１５と、ワード線と
なるコントロールゲート電極１３と、消去ゲート電極１
８および接地電位に保持した接地電極１９との三層のポ
リシリコン膜が積層した構造をとっている。ここで、素
子分離絶縁膜６はビットひとつおきに設け、消去ゲート
電極１８を素子分離絶縁膜６上に配置し、接地電極１９
を素子分離絶縁膜６が存在しない半導体基板１上に絶縁
膜１７を介して配置している。

【００２０】すなわち、本実施の形態では、接地電位に
固定する接地電極１９を、隣接した２つの素子分離絶縁
膜６の間に形成された隣接する２つのフローティングゲ
ート電極１５の間の半導体基板１上に絶縁膜１７を介し
て形成し、かつ、その接地電極１９を、２つのフローテ
ィングゲート電極１５の隣接した側壁と絶縁膜１６ａ
（トンネリング絶縁膜１６と同様の絶縁膜）を介して接
するように形成したことを特徴とする。また、接地電極
１９は、コントロールゲート電極１３とは層間絶縁膜１
１およびサイドウォール絶縁膜１４を介して接してい
る。他の構成は、図８および図９に示した提案例と同様
である。

【００２１】次に、上記のように構成される半導体記憶
装置の製造方法を説明する。図３〜図７はその製造方法
を示す工程断面概略図であり、各図における（ａ），
（ｂ）はそれぞれ、図２の（ａ），（ｂ）と対応する部
分の断面を示す。

【００２２】まず、図３（ａ），（ｂ）に示すように、
Ｐ型の半導体基板１の一主面上に拡散層３形成用マスク
パターン２をフォトリソグラフィ技術により形成し、マ
スクパターン２をマスクとして砒素イオンを加速電圧４
０ｋｅＶ、ドーズ量５×１０ ¹⁵／ｃｍ² 程度注入する。

【００２３】次に、図４（ａ），（ｂ）に示すように、
拡散層形成用マスクパターン２を除去し、熱処理法、例
えば９５０℃で３０分窒素雰囲気にて深さ０．４μｍ程
度のＮ型の拡散層３を形成する。次いで、減圧ＣＶＤ法
にて第一の酸化シリコン膜４を４００ｎｍ程度堆積し、
その上に素子分離絶縁膜形成用マスクパターン５をフォ
トリソグラフィ技術により形成する。ここで素子分離絶
縁膜形成用マスクパターン５は、各ビット一つおきに第
一の酸化シリコン膜４を残して素子分離絶縁膜を形成す
るように配置している。

【００２４】次に、図５（ａ），（ｂ）に示すように、
第一の酸化シリコン膜４の所定の部分を異方性ドライエ
ッチング技術によりエッチング除去し、素子分離絶縁膜
６を形成し、その後マスクパターン５を除去する。次い
で、半導体基板１上の表面を熱酸化法により酸化し、３
０ｎｍ程度の第二の酸化シリコン膜７を形成する。これ
は後にメモリトランジスタのゲート酸化膜となるべき膜
である。さらに第二の酸化シリコン膜７上に減圧ＣＶＤ
法により第一の多結晶シリコン膜８を３００ｎｍ程度堆
積する。次いで、フォトエッチング技術により、第一の
多結晶シリコン膜８および、第二の酸化シリコン膜７の
所定の部分を選択的にエッチング除去する。このエッチ
ングにより、第一の多結晶シリコン膜８に、図１のフロ
ーティングゲート電極１５の縦方向の輪郭が形成され
る。この状態の第一の多結晶シリコン膜８がフローティ
ングゲート電極用の膜である。

【００２５】次に、図６（ａ），（ｂ）に示すように、
減圧ＣＶＤ法により酸化シリコン膜からなる第一の層間
絶縁膜９を１５ｎｍ程度堆積し、９００℃の熱処理を施
し、緻密化を行う。次いで、減圧ＣＶＤ法により第二の
多結晶シリコン膜１０を３００ｎｍ程度、酸化シリコン
膜からなる第二の層間絶縁膜１１を３００ｎｍ程度順次
形成し、その上にコントロールゲート電極形成用マスク
パターン１２をフォトリソグラフィ技術により形成す
る。

【００２６】次に、図７（ａ），（ｂ）に示すように、
第二の層間絶縁膜１１をマスクパターン１２をマスクと
してエッチングし、その後マスクパターン１２を除去す
る。次いで、第二の層間絶縁膜１１をマスクに第二の多
結晶シリコン膜１０をエッチングし、コントロールゲー
ト電極１３を形成する。次いで、減圧ＣＶＤ法により酸
化シリコン膜よりなる第三の層間絶縁膜を２００ｎｍ程
度全面に堆積し、異方性ドライエッチ技術により、コン
トロールゲート電極１３およびその上の第二の層間絶縁
膜１１の側壁部に第三の層間絶縁膜よりなるサイドウォ
ール絶縁膜１４を形成する。

【００２７】次に、図２（ａ），（ｂ）に示すように、
サイドウォール絶縁膜１４をマスクとして、第一の多結
晶シリコン膜８を下地の第二の酸化シリコン膜７に対し
て選択比の高い条件で異方性ドライエッチを行い、フロ
ーティングゲート電極１５を形成する。この時、図１に
おいてフローティングゲート１５の横方向の輪郭を形成
していることになる。次いで、フローティングゲート電
極１５の側壁の露出部を、熱酸化法、例えば９００℃の
水蒸気雰囲気中で熱酸化を行い、３０ｎｍ程度の多結晶
シリコン酸化膜からなるトンネリング絶縁膜１６および
絶縁膜１６ａを形成し、このとき同時に半導体基板１の
表面の熱酸化を行い、１５ｎｍ程度のシリコン酸化膜か
らなる絶縁膜１７を形成する。トンネリング絶縁膜１６
はメモリ状態の消去時に消去ゲート電極１８とフローテ
ィングゲート電極１５間をトンネリングさせるためのも
のである。

【００２８】次いで、減圧ＣＶＤ法により第三の多結晶
シリコン膜を４００ｎｍ程度堆積する。そしてフォトエ
ッチング技術により第三の多結晶シリコン膜の所定の部
分をエッチング除去し、トンネリング絶縁膜１６，素子
分離絶縁膜６，サイドウォール絶縁膜１４およびコント
ロールゲート電極上の絶縁膜１１の所定部分を覆うよう
に多結晶シリコン膜よりなる消去ゲート電極１８を形成
するとともに、少なくとも絶縁膜１６ａおよび半導体基
板１上の絶縁膜１７を覆うように多結晶シリコン膜より
なる接地電位に保持するための接地電極１９を形成す
る。

【００２９】なお、この後に続く金属配線工程、保護膜
形成工程およびボンディングパッド形成工程については
省略している。以上のようにして本発明の実施の形態の
半導体記憶装置が完成する。

【００３０】以上のように本実施の形態によれば、メモ
リセルの１つおきに（ビット１つおきに）配置された隣
接する２つの素子分離絶縁膜６の間の２つのフローティ
ングゲート電極１５の側壁と絶縁膜１６ａを介して接
し、接地電位に固定される接地電極１９を設けたことに
より、メモリセルの寸法微細化が進んで隣接するフロー
ティングゲート電極１５同士間の距離が小さくなって
も、この接地電極１９により隣接するフローティングゲ
ート電極１５同士が容量結合することがなくなる。すな
わち、フローティングゲート電極１５間の狭い間隔によ
って生じる静電容量に起因する容量カップリングを防止
でき、メモリ状態の誤った読み出しがなくなる。したが
って、メモリの動作マージン低下を防ぐことができ、半
導体記憶装置の高性能化が可能となる。特に１つのメモ
リセルに複数のＶｔ（しきい値電圧）を設定する多値制
御の半導体記憶装置に有効である。

【００３１】なお、本実施の形態では、電極１９を接地
電位に固定する接地電極としたが、書き込み状態のフロ
ーティングゲート電極１５の電位と接地電位との間の電
位で、かつ拡散層３間でリーク電流が発生しない電位に
設定するようにしてもよい。この場合、書き込み状態の
フローティングゲート電極１５と電極１９との間の電位
差が緩和され、絶縁膜１６ａの劣化を防止できる。

【００３２】また、本実施の形態では、消去ゲート電極
１８を備えた半導体記憶装置としたが、本発明は、消去
ゲート電極が無く、ソースあるいはドレインあるいはチ
ャネル領域に電子をトンネリングさせて消去させるフロ
ーティングゲート型ＥＥＰＲＯＭにも、適用可能であ
る。ただし、この場合、電極１９を形成するためだけに
多結晶シリコン膜を形成することになる。

【００３３】

【発明の効果】以上説明したことから明らかなように本
発明によれば、メモリセルの１つおきに（ビット１つお
きに）配置された隣接する２つの素子分離絶縁膜の間の
２つのフローティングゲート電極の側壁と第一の絶縁膜
を介して接し、一定の電位に固定される電極を設けたこ
とにより、微細化が進んだ場合であっても隣接するフロ
ーティングゲート電極間の静電容量の増大を抑制するこ
とができ、メモリ動作マージン、特に読み出しマージン
を確保する事ができ、フローティングゲート型半導体記
憶装置の高性能化に大きく寄与することができる。特に
１つのメモリセルに複数のしきい値電圧を設定する多値
制御の半導体記憶装置に有効である。

【図面の簡単な説明】

【図１】本発明の実施の形態の半導体記憶装置の平面概
略図。

【図２】本発明の実施の形態の半導体記憶装置の断面概
略図。

【図３】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程断面概略図。

【図４】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程断面概略図。

【図５】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程断面概略図。

【図６】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程断面概略図。

【図７】本発明の実施の形態の半導体記憶装置の製造方
法を示す工程断面概略図。

【図８】提案例の半導体記憶装置の平面概略図。

【図９】提案例の半導体記憶装置の断面概略図。

【符号の説明】

１ 半導体基板 ２ 拡散層形成用マスクパターン ３ 拡散層 ４ 第一の酸化シリコン膜 ５ 素子分離絶縁膜形成用マスクパターン ６ 素子分離絶縁膜 ７ ゲート酸化膜 ８ 第一の多結晶シリコン膜 ９ 第一の層間絶縁膜 １０ 第二の多結晶シリコン膜 １１ 第二の層間絶縁膜 １２ コントロールゲート電極形成用マスクパターン １３ コントロールゲート電極 １４ サイドウォール絶縁膜 １５ フローティングゲート電極 １６ トンネリング絶縁膜 １６ａ 絶縁膜 １７ 絶縁膜 １８ 消去ゲート電極 １９ 接地電極

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一導電型の半導体基板上で縦および横方
   向に複数配置されるメモリセルトランジスタのソース領
   域およびドレイン領域となり、前記半導体基板の表面に
   縦方向に長く形成された他導電型の拡散層と、 前記半導体基板上で横方向に長く縦方向に隣合って複数
   形成され、かつ隣合う方向で２つのメモリセルトランジ
   スタのチャネル領域を挟むように形成された素子分離絶
   縁膜と、 前記ソース領域とドレイン領域との間の所定の領域にお
   いて、ゲート絶縁膜を介して前記素子分離絶縁膜上から
   前記半導体基板上に渡って形成されたフローティングゲ
   ート電極と、 前記フローティングゲート電極の上方に形成されたコン
   トロールゲート電極とを備えた半導体記憶装置であっ
   て、 隣接した２つの前記素子分離絶縁膜の間に形成された隣
   接する２つの前記フローティングゲート電極の間の半導
   体基板上に形成され、前記２つのフローティングゲート
   電極の隣接した側壁と第一の絶縁膜を介して接するとと
   もに前記半導体基板と第二の絶縁膜を介して接し、一定
   の電位に固定される電極を設けたことを特徴とする半導
   体記憶装置。
2. 【請求項２】 一定の電位に固定される電極は接地電位
   に固定されることを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 素子分離絶縁膜の上に形成され、前記素
   子分離絶縁膜を挟んで両側に形成された２つのフローテ
   ィングゲート電極の側壁とトンネリング絶縁膜を介して
   接する消去ゲート電極を設けたことを特徴とする請求項
   １または２記載の半導体記憶装置。
4. 【請求項４】 一導電型の半導体基板上で縦および横方
   向に複数配置されるメモリセルトランジスタのソース領
   域およびドレイン領域となり、前記半導体基板の表面に
   縦方向に長く設けられる他導電型の拡散層を形成する工
   程と、 前記半導体基板上で横方向に長く縦方向に隣合って複数
   設けられ、かつ隣合う方向で２つのメモリセルトランジ
   スタのチャネル領域を挟むように設けられる素子分離絶
   縁膜を形成する工程と、 前記ソース領域とドレイン領域との間の所定の領域にお
   いて、ゲート絶縁膜を介して前記素子分離絶縁膜上およ
   び前記半導体基板表面上に設けられるフローティングゲ
   ート電極用の膜を形成する工程と、 層間絶縁膜を介して前記フローティングゲート電極用の
   膜上にコントロールゲート電極を形成する工程と、 前記フローティングゲート電極用の膜を個別のフローテ
   ィングゲート電極に分離する工程と、 隣接した２つの前記素子分離絶縁膜の間に形成された隣
   接する２つの前記フローティングゲート電極の間の半導
   体基板上に設けられ、前記２つのフローティングゲート
   電極の隣接した側壁と第一の絶縁膜を介して接するとと
   もに前記半導体基板と第二の絶縁膜を介して接し、一定
   の電位に固定される電極を形成するとともに、前記素子
   分離絶縁膜の上に設けられ、前記素子分離絶縁膜を挟ん
   で両側に形成された２つのフローティングゲート電極の
   側壁とトンネリング絶縁膜を介して接する消去ゲート電
   極を形成する工程とを含む半導体記憶装置の製造方法。