JP3558580B2 - セルアレイ、その動作方法及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、セルアレイ、その動作方法及びその製造方法に関する。更に詳しくは、本発明は、スプリットゲート（ＳＰＧ）構造セルを有する高集積可能な仮想接地型のセルアレイ、その動作方法及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリセルが集積したセルアレイのサイズを縮小する手法として、仮想接地型セルアレイが提案されている。この仮想接地型セルアレイはビットラインとドレインとしての不純物拡散層へのコンタクトを必要としない上、あるセルのソースとそのセルと隣接するセルのドレインを共有できることから、ビットラインを１本セーブすることができる。そのため、セルスケーリングが容易であり、ＮＯＲ構造で最もセル面積を小さくできるので、大容量化に適している。
【０００３】
しかしながら、上記のような仮想接地型構造は、あるセルの読み出し時にそのセルに隣接するセルの影響を受けやすいことが知られている。そのため、読み出し精度が悪く、また多値化が困難であるという問題がある。
この問題に対して、ＳＰＧ構造セルを用いた仮想接地型セルアレイが提案されている。この仮想接地型セルアレイの等価回路図を図３４に示す。以下にこの図を説明する。
【０００４】
図３４において、メモリセル３４１はＳＰＧトランジスタ３４２と制御ゲート３４３がシリアル接続された構成を有している。このメモリセルがチャネル方向に平行なＸ方向（ワードライン方向：単にＸ方向という）及び、Ｘ方向に垂直なＹ方向（ビットライン方向：単にＹ方向という）に複数個マトリクス状に配列されている。Ｘ方向に並んでいる各セルの制御ゲートは共通接続されており、ＷＬｎで示されるワードライン（ＷＬ）を形成している。更に、各セルのドレイン、ソース及びＳＰＧは、ビットラインＢＬ１〜ＢＬ５により、各々Ｙ方向に共通接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構造のセルアレイでは、ＢＬ及びＷＬ以外に余分なＳＰＧをＹ方向に共通接続された各セルに対し制御する必要がある。そのため、例え１個のセル面積を小さくすることができても以下のような問題があった。
即ち、図３４では、Ｙ方向に配置された各セルのＳＰＧは、共通に接続されている。それに加えて、電圧を制御するためのＳＰＧ１〜ＳＰＧ４に対し、周辺回路としてのデコーダー３５１がそれぞれ必要となる（図３５参照）。図中、３５２は電圧供給部を意味する。その結果、アレイ面積のスケーリングが困難であるという問題があった。
【０００６】
【課題を解決するための手段】
かくして本発明によれば、半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、
第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成されたスプリットゲートと、
少なくとも浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートと、
チャネル方向に平行なＸ方向におけるスプリットゲートと反対側の浮遊ゲートの端部において浮遊ゲートと容量結合する半導体基板表面層に形成された不純物拡散層とからなる不揮発性メモリセルが、Ｘ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に配列され、
【０００７】
浮遊ゲートとスプリットゲートが、Ｘ方向において交互に配置されており、かつ、一のセルの不純物拡散層が、Ｘ方向に隣接する他のセルのスプリットゲートと容量結合しており、
各セルのＸ方向に並ぶ制御ゲートがＸ方向に共通接続されており、各セルのＹ方向に並ぶ不純物拡散層がＹ方向に共通接続されており、各セルのＹ方向に並ぶスプリットゲートがＹ方向に共通接続され、Ｙ方向に共通接続されているスプリットゲートが少なくとも１本の導電層を介してＸ方向にも共通接続されており、
さらに、前記スプリットゲートが半導体基板に埋め込まれて１対の前記不純物拡散層の間に配置され、かつ、スプリットゲート上に、隣接する浮遊ゲートを分離する絶縁膜が形成されていることを特徴とするセルアレイが提供される。
更に、本発明によれば、上記セルアレイの動作方法が提供される。
【０００８】
また、本発明によれば、（ａ）半導体基板上に、複数の不揮発性メモリセルを形成するための浮遊ゲートを、チャネル方向に平行なＸ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に、第１絶縁膜を介して、Ｘ方向及びＹ方向に所定の間隔をおいて形成する工程と、
（ｂ）各浮遊ゲートの少なくとも一方側の半導体基板上で、Ｘ方向に、第２絶縁膜を介してスプリットゲートをＹ方向のセルと共通接続するように形成する工程と、
（ｃ）一のセルの浮遊ゲートと、該一のセルとＸ方向に隣接する他のセルのスプリットゲートとの間の半導体基板表面層に、一のセルの浮遊ゲート及び他のセルのスプリットゲートの双方と容量結合し、Ｙ方向のセルと共通接続するように不純物拡散層を形成する工程と、
（ｄ）浮遊ゲート上に第３絶縁膜を介してＸ方向のセルと共通接続するように制御ゲートを形成すると同時に、Ｙ方向に共通接続されているスプリットゲートをＸ方向にも共通接続するように、少なくとも１本の導電層を形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
上述したように本発明によれば、各セルに対してＳＰＧの電圧を各々制御しなくても、書き込み、読み出し、書き換え等の動作を行う上で何ら問題がない構造のセルアレイを提供することができる。更に、ＳＰＧのデコーダーを減らすことができるので、セルアレイ面積を小さくすることができる。その結果、大容量のセルアレイを提供することができる。
【００１０】
また、本発明のセルアレイを構成する各セルの書き換え方法として、ＦＮトンネル電流を用いる方法やＣＨＥを用いる方法を利用することができる。そのため、高信頼性、高速書き込み可能な不揮発性メモリセルを備えたセルアレイを提供することができる。
以下、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
【００１１】
図１及び図２は、それぞれ本発明の実施の形態１及び実施の形態２のセルアレイの等価回路図である。図１及び図２に示すセルアレイは、例えば、図３に示すような構成のセルがＸ方向及びＹ方向に複数個マトリクス状に配列された構成を有している。更に、セル同士はＸ方向にシリアル接続されている。なお、図３の等価回路図を図４に示す。
【００１２】
図１及び図２をより具体的に説明すると、メモリセルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の制御ゲート１はＷＬ１に共通接続されている。メモリセルＣｎ１、Ｃｎ２、Ｃｎ３、Ｃｎ４（ｎは１以上の整数）のソース又はドレインとしての不純物拡散層は、各々Ｙ方向に伸びるＢＬ１〜ＢＬ５に共通接続されている。ＳＰＧは、Ｙ方向に共通接続されている。図中、２はＳＰＧトランジスタを意味する。更に、Ｙ方向に共通接続したＳＰＧは、Ｘ方向のＳＰＧの電位が同電位となるように、少なくとも１本の導電層により共通に接続されている。
【００１３】
図１の実施の形態１のセルアレイでは、全てのＳＰＧが、１本の導電層であるＳＰＧ１に共通接続されている。一方、図２の実施の形態２のセルアレイでは、１列おきにＳＰＧが、２本の導電層であるＳＰＧ１及びＳＰＧ２に共通接続されている。このような構成により、図５に示すように、従来ＳＰＧ毎に必要であった周辺回路としてのデコーダー３の数を少なくすることが可能となる。図５中、４は電圧供給部を意味する。
なお、図２の構造のセルアレイの場合、同じＷＬ上において、互いに隣接するセルに異なる電圧を印加することができる。
次に、図１及び図２の動作方法である読み出しの条件を表１に、書き込みの条件を表２に示す。なお、下記動作方法は一例であって、この条件により本発明が限定されるものではない。
【００１４】
【表１】
【００１５】
【表２】
【００１６】
以下、本発明の動作方法について説明する。
１）読み出し方法
１−１）図１の場合
今、選択セルをＣ１２とした場合、表１のＲＥＡＤ１に示すように、全てのセルに接続されている導電層であるＳＰＧ１に、ＳＰＧトランジスタの閾値電圧より高い電圧３Ｖを印加する。これと同時に、選択セルＣ１２のソースとしての不純物拡散層と接続するＢＬ３に１Ｖ、ドレインとしての不純物拡散層と接続するＢＬ２を接地させる。更に、選択ＷＬ１に３Ｖを印加すると、制御ゲート下のトランジスタの閾値が、３Ｖ以上ならＯＦＦ状態となり、３Ｖ未満ならＯＮ状態となる。このように選択セルの読み出しを行うことができる。
【００１７】
このとき、選択セルＣ１２に隣接する非選択セルのリーク電流を抑制する方法として以下の方法がある。即ち、隣接する一方の非選択セルＣ１３及びＣ１４の各ＢＬ４及びＢＬ５には、１Ｖの電圧を印加し、隣接する他方の非選択セルＣ１１のＢＬ１を接地させる方法である。
また、表１のＲＥＡＤ１の括弧中に示すように、選択セルＣ１２のソースとしての不純物拡散層と接続するＢＬ３を接地させ、ドレインとしての不純物拡散層と接続するＢＬ２に１Ｖを印加しても、上記と同様の読み出しが可能である。
【００１８】
１−２）図２の場合
（ａ）選択セルをＣ１２とした場合、表１のＲＥＡＤ２に示すように、ＳＰＧ１及びＳＰＧ２にＳＰＧトランジスタの閾値電圧より高い電圧３Ｖを印加する。その他の動作条件については、ＲＥＡＤ１と同一とし、選択セルＣ１２の読み出しを行うことができる。
（ｂ）選択セルをＣ１２及びＣ１４とした場合、表１のＲＥＡＤ３に示すように、隣接する非選択セルＣ１１及びＣ１３のＳＰＧと接続するＳＰＧ２を接地し、ＯＦＦ状態とすることで、セルＣ１２及びＣ１４を同時に読み出すことができる。
【００１９】
この場合、上記方法のように非選択セルの誤読み出しを防止するためのＢＬへの電圧の印加を行う必要がない。つまり、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで読み出しができるので、高速読み出しに適している。また、この読み出し方法は、隣接するセルの影響を受けないため、選択セルの制御ゲート下のトランジスタの状態を正確に読み出すことができる。このことは、セルアレイの多値化を図る上で有利である。
【００２０】
２）書き込み方法
２−１）チャネルを介したＦＮトンネル電子による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ１の上段に、図２の書き込み機構を表２のＷＲＩＴＥ１の下段にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２、基板を接地することでＯＦＦ状態とする。この状態で選択セルＣ１２が接続するＷＬ１に２０Ｖ印加することで、ＷＬ１上の全てのセルの制御ゲート下のチャネルを強反転状態にする。更に、選択セルＣ１２が接続するＢＬ２を接地し、浮遊ゲートとチャネル間に１０ＭＶ／ｃｍ以上の高電界を印加する。これにより基板から浮遊ゲートへ電子をトンネリングさせ、制御ゲート下のトランジスタの閾値を高くすることにより書き込みを行うことができる。
なお、非選択セルのＢＬ１、ＢＬ３〜ＢＬ５には６Ｖ印加することで、上記高電界の印加によるトンネリングが起こらないようにしておくことが好ましい。
【００２１】
２−２）ソースとなる不純物拡散層側からのホットエレクトロン注入による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ２に、図２の書き込み機構を表２のＷＲＩＴＥ３にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２に、ＳＰＧトランジスタの閾値に近い２Ｖを印加することで、ＳＰＧトランジスタのチャネルを弱反転状態にしておく。
【００２２】
選択セルＣ１２のＷＬ１に１２Ｖを印加する。これと共にＢＬ２に４Ｖを印加し、ＢＬ３を接地する。これにより、ＳＰＧ下の弱反転したチャネル部から浮遊ゲートへホットエレクトロンが注入され、制御ゲート下のトランジスタの閾値を高くすることにより書き込みを行うことができる。このとき非選択セルへの誤書き込みを防ぐために、隣接する不純物拡散層の電位をそれぞれ同程度となるように電圧を印加しておくことが好ましい。
【００２３】
また、図２の場合、非選択セルのＳＰＧを共通接続するＳＰＧ２を接地し、オフ状態とすることで、セルＣ１２及びＣ１４に同時に書き込みすることができる。この場合、上記方法のように非選択セルへの誤書き込みを防止するためのＢＬへの電圧の印加を行う必要がない。つまり、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで書き込みできるので、高速書き込みに適している。
【００２４】
２−３）ドレインとしての不純物拡散層と浮遊ゲートとのオーバーラップ領域を介したトンネル電流による書き込み
図２の書き込み機構を表２のＷＲＩＴＥ４に示す。
即ち、ＳＰＧ１及びＳＰＧ２を接地させ、ＯＦＦ状態にしておき、ＷＬ１に−１２Ｖを印加することで、制御ゲート下のチャネルを蓄積状態にしておく。
【００２５】
選択セルＣ１２が接続するＢＬ２に４Ｖを印加する。浮遊ゲートとチャネル部間に１０ＭＶ／ｃｍ以上の高電界を印加する。これにより基板から浮遊ゲートへ電子をトンネリングさせ、制御ゲート下のトランジスタの閾値を低くすることにより書き込みを行うことができる。
なお、非選択セルのＢＬ１、ＢＬ３〜ＢＬ５は接地させることで、上記高電界の印加によるトンネリングが起こらないようにしておくことが好ましい。
【００２６】
上記のように、従来の書き込み方法では、高い閾値のときに書き込んでいたが、本発明の動作方法では、低い閾値のときの書き込みが可能となる。更に、上記書き込み方法を組み合わせることにより、ＥＥＰＲＯＭと同様に、バイト単位での書き込みが可能となる。
【００２７】
２−４）ドレインとしての不純物拡散層側からのホットエレクトロン注入による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ５に、図２の書き込み機構を表２のＷＲＩＴＥ６にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２に８Ｖを印加することでＳＰＧトランジスタのチャネルを強反転状態にしておく。
【００２８】
選択セルＣ１２のＷＬ１に１２Ｖを印加する。これと共にＢＬ２に５Ｖを印加し、ＢＬ３を接地する。これにより、ドレイン領域で高エネルギーを得たホットエレクトロンが発生し、浮遊ゲートへ注入され、書き込みが行われる。このとき非選択セルへの誤書き込みを防ぐために、隣接する不純物拡散層の電位がそれぞれ同程度となるように電圧を印加しておくことが好ましい。
【００２９】
また、図２の場合、選択セルをＣ１２及びＣ１４とした場合、表２のＷＲＩＴＥ６に示すように、非選択セルのＳＰＧを共通接続するＳＰＧ２を接地し、ＯＦＦ状態にすると共に、選択セルに接続されたＳＰＧ１に８Ｖを印加し強反転状態にすることにより、セルＣ１２及びＣ１４をドレインとしての不純物拡散層から浮遊ゲートへホットエレクトロンが注入され、同時に書き込みをすることができる。この場合、上記のように非選択セルへの誤書き込みを防止するためのＢＬへの電圧の印加を行う必要がない。この場合においても、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで書き込みが可能となる。
次に、図１及び図２の実施の形態１及び２毎にセルアレイの構成を説明する。
【００３０】
実施の形態１
図１のセルアレイは、例えば、図３に示すセルが複数集まった構成を有している。図３のメモリセルは、第１導電型（Ｎ型又はＰ型）のシリコンからなる半導体基板１１上に、トレンチ１８が形成され、トレンチ１８の側壁には第２導電型（Ｐ型又はＮ型）の不純物拡散層１２及び１３が形成されている。トレンチ１８にはＳｉＯ２からなるゲート酸化膜１６を介してポリシリコンからなるＳＰＧ１７が埋め込まれている。また、トレンチ１８に挟まれた平坦な半導体基板１１の表面上には、トンネル酸化膜１４を介してポリシリコンからなる浮遊ゲート１５と、浮遊ゲート上にＯＮＯ膜１９からなる第３絶縁膜を介して制御ゲート２０が形成されている。
なお、第１〜第３絶縁膜は、上記例示以外に、酸化膜、窒化膜及びそれらの積層体であってもよい。また、メモリセル自体がウエル中に形成されていてもよい。
【００３１】
ここで、一のセルの不純物拡散層１２はソースとして機能し、隣接する他のセルにおいてドレインとして機能する。
このメモリセルの面積は、次のように計算される。
メモリセルのＸ方向の寸法は、浮遊ゲートが位置する領域Ｆと埋め込みＳＰＧが位置する領域のＦからなり、Ｘ方向の寸法２Ｆとなる。一方、Ｙ方向の寸法は、浮遊ゲートと制御ゲートが２層重なっている領域Ｆと、メモリセル間の分離領域がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。従って、図３のメモリセルは、物理的な最小値であるメモリセル面積４Ｆ２の実現が可能となる。
【００３２】
なお、本発明のセルアレイを構成するセルは、トレンチ内にＳＰＧが形成されているが、トレンチを形成せず、半導体基板上にＳＰＧを形成してもよい。この場合、トレンチにＳＰＧを形成する場合より、メモリセルの面積は大きくなる。更に、浮遊ゲートの側壁にサイドウォーススペーサーを設けることで、不純物拡散層の幅を広げてもよい。また、一のセルの浮遊ゲートとＳＰＧとの間に、浮遊不純物拡散層を設けてもよい。
【００３３】
図６（ａ）及び（ｂ）は、図１のセルアレイの概略平面図及びその等価回路図の一例である。図６（ａ）のセルアレイは、その等価回路図である図６（ｂ）から分るように、全てのセルのＳＰＧに同一電圧を印加するために、全てのセルのＳＰＧが共通接続されている。
次に、上記セルアレイを構成するメモリセルの製造方法を、図７〜１９及び図２０〜３２を用いて説明する。なお、図７〜１９は、図６（ａ）のＡ−Ａ′断面図で表されるメモリセルの製造工程断面図である。図２０〜３２は、図６（ａ）のＢ−Ｂ′断面図で表されるメモリセルの製造工程断面図である。
【００３４】
まず、第１導電型の半導体基板３０上に熱酸化によって３〜１０ｎｍ（例えば、９ｎｍ）のトンネル酸化膜３１を形成する。次いで、トンネル酸化膜３１上の全面に１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層３２ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜３３、１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜３４を順次積層する。更にレジストマスク３５ａを形成した後、窒化膜３４、酸化膜３３、ポリシリコン層３２ａの所定部分をエッチング除去する（図７及び２０参照）。
【００３５】
レジストマスク３５ａの除去後、窒化膜３４をマスクとしてトンネル酸化膜３１の所定部分をエッチング除去する。レジストマスク３５ａを除去した後、更に例えば砒素の斜めイオン注入をおこない、少なくともＸ方向で片側のポリシリコン層３２ａとオフセットになるように不純物拡散層３６ａ及び３７ａを形成する（図８及び２１参照）。
このときの注入条件としては、加速電圧は５〜３０（例えば、１５ｋｅＶ）、注入量は１×１０１３〜１×１０１６ｃｍ−２（例えば、１×１０１４ｃｍ−２）である。
【００３６】
次いで、６００〜１１００℃（例えば、８００℃）の熱処理をし、注入領域の再結晶化を図る。なお、ポリシリコン層３２ａ上の絶縁膜として酸化膜／窒化膜の積層膜を用いたが、窒化膜のみであってもよい。
窒化膜３４をマスクとして、半導体基板をエッチングすることでトレンチ３８を形成する。このとき、不純物拡散層は、ゲートとオーバーラップした領域のみ残存し不純物拡散層３６及び３７となる（図９及び２２参照）。
【００３７】
トレンチ３８の表面を熱酸化してゲート酸化膜３９を形成した後、トレンチ３８が埋まる程度（例えば１００ｎｍ）のポリシリコン層４０を堆積した後、ＣＭＰ法により平坦化を図る（図１０及び２３参照）。なお、ゲート酸化膜３９形成時に、ポリシリコン層３２ａの側壁には絶縁部３９ａが形成される。この絶縁部３９ａは、浮遊ゲートとＳＰＧ間にリーク電流が流れることを防止する役割を果たす。
【００３８】
続いて、酸化膜４１及び窒化膜４２を堆積後、ＳＰＧを共通接続するための導電層を形成する領域を覆い、メモリセル形成領域に開口を有するレジストマスク３５ｂを形成する。このレジストマスク３５ｂを用いて、メモリセル形成領域の酸化膜４１及び窒化膜４２を除去する（図１１及び２４参照）
【００３９】
その後、メモリセル形成領域の露出したポリシリコン層４０をエッチバックにより除去するが、この時の除去量は、残存するポリシリコン層４０が半導体基板３０の表面と同一高さかそれより低くなるように行うことがこのましい（図１２参照）。一方、導電層を形成する領域は、酸化膜４１及び窒化膜４２によりポリシリコン層４０が覆われているため、ポリシリコン層４０はエッチバックされない（図２５参照）。なお、この工程により、ポリシリコン層４０からなるＳＰＧが形成される。
【００４０】
その後、６００〜１１００℃（例えば、８００℃）にてＳＰＧ上端を熱酸化した後、ＨＤＰ酸化膜（絶縁膜）４３を堆積し、ＣＭＰ法あるいはエッチバック法により窒化膜３４上のＨＤＰ酸化膜を取り除く（図１３参照）。この時、窒化膜１１はエッチストッパとなる。なお、この酸化膜除去方法として、ＣＭＰ法やエッチバック法以外にウエットエッチ法も使用することができる。なお、導電層を形成する領域は、窒化膜４２がエッチストッパとなるため、図２５と変わりがない（図２６参照）。
【００４１】
次いで、熱リン酸又はケミカルドライエッチングにより窒化膜１１及び４２を除去する（図１４及び２７参照）。このとき導電層を形成する領域には、酸化膜４１が残存している。
次に、メモリセル形成領域が開口し、導電層を形成する領域を覆うレジストマスク３５ｃを形成する。このレジストマスク３５ｃを介して、ポリシリコン層３２ａ上の酸化膜３３をＨＦ溶液に軽く浸すことにより除去する（図１５及び２８参照）。このとき、ＨＤＰ酸化膜４３は熱酸化膜等に比べ、エッチレートが大きいため、テーパー角を大きくすることができる。この処理は浮遊ゲートパターン間に埋め込んだ酸化膜エッジの垂直な段差を斜めにすることにより、後に形成する制御ゲートと浮遊ゲートを加工しやすくするために行うものである。
【００４２】
その後、１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層３２ｂを堆積する。更に、メモリセル形成領域に形成を所望する浮遊ゲート以外の領域が開口したレジストマスク３５ｃにより、ポリシリコン層３２ｂのパターニングをおこなう（図１６及び２９参照）。この工程は、浮遊ゲートと制御ゲートのオーバーラップ面積を増やすためにおこなったもので、その結果、ゲート容量カップリングレシオが増大し低電圧化が可能となる。なお、この実施の形態では、ポリシリコン層３２ｂを上記理由から形成したが、このポリシリコン層３２ｂはかならずしも必要ではない。
【００４３】
レジストマスク３５ｃを除去する。次いで、ＯＮＯ膜４４からなる第３絶縁膜を堆積する（図１７及び３０参照）。
続いて、メモリセル形成領域を覆い、導電層を形成する領域に開口を有するレジストマスク３５ｄを形成する。このレジストマスク３５ｄを用いて、ＯＮＯ膜４４及び酸化膜４２を除去し、導電層を形成する領域のポリシリコン層３２ａを露出させる（図１８及び３１参照）。
【００４４】
レジストマスク３５ｄを除去後、導電層形成用のポリサイド膜４５を堆積する。これにより、導電層を形成する領域のポリシリコン層３２ａとポリサイド膜４５とが電気的に接続される。その後、導電層を形成する領域と制御ゲートを形成する領域を覆うレジストマスク３５ｅを形成する。このレジストマスク３５ｅを用いて、ポリサイド膜４５、ＯＮＯ膜４４、ポリシリコン層３２ａ及び３２ｂを順次エッチングすることで、自己整合的に浮遊ゲート及び制御ゲートを作製する（図１９及び３２参照）。
最後にＢＰＳＧのような保護膜（図示せず）を堆積する。
以上の工程を経て、本発明のセルアレイを構成するセルを形成することができる。
【００４５】
実施の形態２
図３３（ａ）及び（ｂ）は、図２のセルアレイの概略平面図及びその等価回路図の一例である。図３３（ａ）のセルアレイは、その等価回路図である図３３（ｂ）から分るように、Ｙ方向に共通接続されたＳＰＧが、Ｘ方向に１つおきに共通接続されている。この構成により、Ｘ方向に１つおきのＳＰＧに同一電圧を印加することができる。
なお、実施の形態２のセルアレイを構成するセルは、実施の形態１と同様のセルを使用することができる。更に、セルの製造方法は、ポリサイド層４５の形成を２回行うこと以外は、実施の形態１と同様の製造方法を採用することができる。
【００４６】
【発明の効果】
本発明によれば、ワードラインとビットラインのみにより制御されているセルアレイと同程度に、ＳＰＧの制御回路を簡略化できる。更に、セルのスケーリングが、ＳＰＧを共通接続する導電層により規制されることを抑制できるため、周辺回路を少なくすることができる。よって、本発明は、セルアレイの大容量化に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１のセルアレイの等価回路図である。
【図２】本発明の実施の形態２のセルアレイの等価回路図である。
【図３】本発明のセルアレイを構成するセルの概略断面図である。
【図４】図３のセルの等価回路図である。
【図５】周辺回路を含む本発明のセルアレイの等価回路図である。
【図６】本発明の実施の形態１のセルアレイの概略平面図及び等価回路図である。
【図７】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図８】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図９】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図１０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１３】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１４】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１５】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１６】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１７】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１８】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１９】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２３】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２４】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２５】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２６】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２７】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２８】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２９】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３３】本発明の実施の形態２のセルアレイの概略平面図及び等価回路図である。
【図３４】従来のセルアレイの等価回路図である。
【図３５】周辺回路を含む従来のセルアレイの等価回路図である。
【符号の説明】
１、２０、３４３ 制御ゲート
２、３４２ ＳＰＧトランジスタ
３、３５１ デコーダー
４、３５２ 電圧供給部
１１、３０ 半導体基板
１２、１３、３６、３６ａ、３７、３７ａ 不純物拡散層
１４、３１ トンネル酸化膜
１５ 浮遊ゲート
１６、３９ ゲート酸化膜
１７ ＳＰＧ
１８、３８ トレンチ
１９、４４ ＯＮＯ膜
３２ａ、３２ｂ、４０ ポリシリコン層
３３、４１ 酸化膜
３４、４２ 窒化膜
３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ レジストマスク
３９ａ 絶縁部
４３ ＨＤＰ酸化膜
４５ ポリサイド膜
３４１ メモリセル
【発明の属する技術分野】
本発明は、セルアレイ、その動作方法及びその製造方法に関する。更に詳しくは、本発明は、スプリットゲート（ＳＰＧ）構造セルを有する高集積可能な仮想接地型のセルアレイ、その動作方法及びその製造方法に関する。
【０００２】
【従来の技術】
不揮発性メモリセルが集積したセルアレイのサイズを縮小する手法として、仮想接地型セルアレイが提案されている。この仮想接地型セルアレイはビットラインとドレインとしての不純物拡散層へのコンタクトを必要としない上、あるセルのソースとそのセルと隣接するセルのドレインを共有できることから、ビットラインを１本セーブすることができる。そのため、セルスケーリングが容易であり、ＮＯＲ構造で最もセル面積を小さくできるので、大容量化に適している。
【０００３】
しかしながら、上記のような仮想接地型構造は、あるセルの読み出し時にそのセルに隣接するセルの影響を受けやすいことが知られている。そのため、読み出し精度が悪く、また多値化が困難であるという問題がある。
この問題に対して、ＳＰＧ構造セルを用いた仮想接地型セルアレイが提案されている。この仮想接地型セルアレイの等価回路図を図３４に示す。以下にこの図を説明する。
【０００４】
図３４において、メモリセル３４１はＳＰＧトランジスタ３４２と制御ゲート３４３がシリアル接続された構成を有している。このメモリセルがチャネル方向に平行なＸ方向（ワードライン方向：単にＸ方向という）及び、Ｘ方向に垂直なＹ方向（ビットライン方向：単にＹ方向という）に複数個マトリクス状に配列されている。Ｘ方向に並んでいる各セルの制御ゲートは共通接続されており、ＷＬｎで示されるワードライン（ＷＬ）を形成している。更に、各セルのドレイン、ソース及びＳＰＧは、ビットラインＢＬ１〜ＢＬ５により、各々Ｙ方向に共通接続されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、このような構造のセルアレイでは、ＢＬ及びＷＬ以外に余分なＳＰＧをＹ方向に共通接続された各セルに対し制御する必要がある。そのため、例え１個のセル面積を小さくすることができても以下のような問題があった。
即ち、図３４では、Ｙ方向に配置された各セルのＳＰＧは、共通に接続されている。それに加えて、電圧を制御するためのＳＰＧ１〜ＳＰＧ４に対し、周辺回路としてのデコーダー３５１がそれぞれ必要となる（図３５参照）。図中、３５２は電圧供給部を意味する。その結果、アレイ面積のスケーリングが困難であるという問題があった。
【０００６】
【課題を解決するための手段】
かくして本発明によれば、半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、
第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成されたスプリットゲートと、
少なくとも浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートと、
チャネル方向に平行なＸ方向におけるスプリットゲートと反対側の浮遊ゲートの端部において浮遊ゲートと容量結合する半導体基板表面層に形成された不純物拡散層とからなる不揮発性メモリセルが、Ｘ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に配列され、
【０００７】
浮遊ゲートとスプリットゲートが、Ｘ方向において交互に配置されており、かつ、一のセルの不純物拡散層が、Ｘ方向に隣接する他のセルのスプリットゲートと容量結合しており、
各セルのＸ方向に並ぶ制御ゲートがＸ方向に共通接続されており、各セルのＹ方向に並ぶ不純物拡散層がＹ方向に共通接続されており、各セルのＹ方向に並ぶスプリットゲートがＹ方向に共通接続され、Ｙ方向に共通接続されているスプリットゲートが少なくとも１本の導電層を介してＸ方向にも共通接続されており、
さらに、前記スプリットゲートが半導体基板に埋め込まれて１対の前記不純物拡散層の間に配置され、かつ、スプリットゲート上に、隣接する浮遊ゲートを分離する絶縁膜が形成されていることを特徴とするセルアレイが提供される。
更に、本発明によれば、上記セルアレイの動作方法が提供される。
【０００８】
また、本発明によれば、（ａ）半導体基板上に、複数の不揮発性メモリセルを形成するための浮遊ゲートを、チャネル方向に平行なＸ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に、第１絶縁膜を介して、Ｘ方向及びＹ方向に所定の間隔をおいて形成する工程と、
（ｂ）各浮遊ゲートの少なくとも一方側の半導体基板上で、Ｘ方向に、第２絶縁膜を介してスプリットゲートをＹ方向のセルと共通接続するように形成する工程と、
（ｃ）一のセルの浮遊ゲートと、該一のセルとＸ方向に隣接する他のセルのスプリットゲートとの間の半導体基板表面層に、一のセルの浮遊ゲート及び他のセルのスプリットゲートの双方と容量結合し、Ｙ方向のセルと共通接続するように不純物拡散層を形成する工程と、
（ｄ）浮遊ゲート上に第３絶縁膜を介してＸ方向のセルと共通接続するように制御ゲートを形成すると同時に、Ｙ方向に共通接続されているスプリットゲートをＸ方向にも共通接続するように、少なくとも１本の導電層を形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
【発明の実施の形態】
上述したように本発明によれば、各セルに対してＳＰＧの電圧を各々制御しなくても、書き込み、読み出し、書き換え等の動作を行う上で何ら問題がない構造のセルアレイを提供することができる。更に、ＳＰＧのデコーダーを減らすことができるので、セルアレイ面積を小さくすることができる。その結果、大容量のセルアレイを提供することができる。
【００１０】
また、本発明のセルアレイを構成する各セルの書き換え方法として、ＦＮトンネル電流を用いる方法やＣＨＥを用いる方法を利用することができる。そのため、高信頼性、高速書き込み可能な不揮発性メモリセルを備えたセルアレイを提供することができる。
以下、本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
【００１１】
図１及び図２は、それぞれ本発明の実施の形態１及び実施の形態２のセルアレイの等価回路図である。図１及び図２に示すセルアレイは、例えば、図３に示すような構成のセルがＸ方向及びＹ方向に複数個マトリクス状に配列された構成を有している。更に、セル同士はＸ方向にシリアル接続されている。なお、図３の等価回路図を図４に示す。
【００１２】
図１及び図２をより具体的に説明すると、メモリセルＣ１１、Ｃ１２、Ｃ１３、Ｃ１４の制御ゲート１はＷＬ１に共通接続されている。メモリセルＣｎ１、Ｃｎ２、Ｃｎ３、Ｃｎ４（ｎは１以上の整数）のソース又はドレインとしての不純物拡散層は、各々Ｙ方向に伸びるＢＬ１〜ＢＬ５に共通接続されている。ＳＰＧは、Ｙ方向に共通接続されている。図中、２はＳＰＧトランジスタを意味する。更に、Ｙ方向に共通接続したＳＰＧは、Ｘ方向のＳＰＧの電位が同電位となるように、少なくとも１本の導電層により共通に接続されている。
【００１３】
図１の実施の形態１のセルアレイでは、全てのＳＰＧが、１本の導電層であるＳＰＧ１に共通接続されている。一方、図２の実施の形態２のセルアレイでは、１列おきにＳＰＧが、２本の導電層であるＳＰＧ１及びＳＰＧ２に共通接続されている。このような構成により、図５に示すように、従来ＳＰＧ毎に必要であった周辺回路としてのデコーダー３の数を少なくすることが可能となる。図５中、４は電圧供給部を意味する。
なお、図２の構造のセルアレイの場合、同じＷＬ上において、互いに隣接するセルに異なる電圧を印加することができる。
次に、図１及び図２の動作方法である読み出しの条件を表１に、書き込みの条件を表２に示す。なお、下記動作方法は一例であって、この条件により本発明が限定されるものではない。
【００１４】
【表１】
【表２】
以下、本発明の動作方法について説明する。
１）読み出し方法
１−１）図１の場合
今、選択セルをＣ１２とした場合、表１のＲＥＡＤ１に示すように、全てのセルに接続されている導電層であるＳＰＧ１に、ＳＰＧトランジスタの閾値電圧より高い電圧３Ｖを印加する。これと同時に、選択セルＣ１２のソースとしての不純物拡散層と接続するＢＬ３に１Ｖ、ドレインとしての不純物拡散層と接続するＢＬ２を接地させる。更に、選択ＷＬ１に３Ｖを印加すると、制御ゲート下のトランジスタの閾値が、３Ｖ以上ならＯＦＦ状態となり、３Ｖ未満ならＯＮ状態となる。このように選択セルの読み出しを行うことができる。
【００１７】
このとき、選択セルＣ１２に隣接する非選択セルのリーク電流を抑制する方法として以下の方法がある。即ち、隣接する一方の非選択セルＣ１３及びＣ１４の各ＢＬ４及びＢＬ５には、１Ｖの電圧を印加し、隣接する他方の非選択セルＣ１１のＢＬ１を接地させる方法である。
また、表１のＲＥＡＤ１の括弧中に示すように、選択セルＣ１２のソースとしての不純物拡散層と接続するＢＬ３を接地させ、ドレインとしての不純物拡散層と接続するＢＬ２に１Ｖを印加しても、上記と同様の読み出しが可能である。
【００１８】
１−２）図２の場合
（ａ）選択セルをＣ１２とした場合、表１のＲＥＡＤ２に示すように、ＳＰＧ１及びＳＰＧ２にＳＰＧトランジスタの閾値電圧より高い電圧３Ｖを印加する。その他の動作条件については、ＲＥＡＤ１と同一とし、選択セルＣ１２の読み出しを行うことができる。
（ｂ）選択セルをＣ１２及びＣ１４とした場合、表１のＲＥＡＤ３に示すように、隣接する非選択セルＣ１１及びＣ１３のＳＰＧと接続するＳＰＧ２を接地し、ＯＦＦ状態とすることで、セルＣ１２及びＣ１４を同時に読み出すことができる。
【００１９】
この場合、上記方法のように非選択セルの誤読み出しを防止するためのＢＬへの電圧の印加を行う必要がない。つまり、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで読み出しができるので、高速読み出しに適している。また、この読み出し方法は、隣接するセルの影響を受けないため、選択セルの制御ゲート下のトランジスタの状態を正確に読み出すことができる。このことは、セルアレイの多値化を図る上で有利である。
【００２０】
２）書き込み方法
２−１）チャネルを介したＦＮトンネル電子による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ１の上段に、図２の書き込み機構を表２のＷＲＩＴＥ１の下段にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２、基板を接地することでＯＦＦ状態とする。この状態で選択セルＣ１２が接続するＷＬ１に２０Ｖ印加することで、ＷＬ１上の全てのセルの制御ゲート下のチャネルを強反転状態にする。更に、選択セルＣ１２が接続するＢＬ２を接地し、浮遊ゲートとチャネル間に１０ＭＶ／ｃｍ以上の高電界を印加する。これにより基板から浮遊ゲートへ電子をトンネリングさせ、制御ゲート下のトランジスタの閾値を高くすることにより書き込みを行うことができる。
なお、非選択セルのＢＬ１、ＢＬ３〜ＢＬ５には６Ｖ印加することで、上記高電界の印加によるトンネリングが起こらないようにしておくことが好ましい。
【００２１】
２−２）ソースとなる不純物拡散層側からのホットエレクトロン注入による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ２に、図２の書き込み機構を表２のＷＲＩＴＥ３にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２に、ＳＰＧトランジスタの閾値に近い２Ｖを印加することで、ＳＰＧトランジスタのチャネルを弱反転状態にしておく。
【００２２】
選択セルＣ１２のＷＬ１に１２Ｖを印加する。これと共にＢＬ２に４Ｖを印加し、ＢＬ３を接地する。これにより、ＳＰＧ下の弱反転したチャネル部から浮遊ゲートへホットエレクトロンが注入され、制御ゲート下のトランジスタの閾値を高くすることにより書き込みを行うことができる。このとき非選択セルへの誤書き込みを防ぐために、隣接する不純物拡散層の電位をそれぞれ同程度となるように電圧を印加しておくことが好ましい。
【００２３】
また、図２の場合、非選択セルのＳＰＧを共通接続するＳＰＧ２を接地し、オフ状態とすることで、セルＣ１２及びＣ１４に同時に書き込みすることができる。この場合、上記方法のように非選択セルへの誤書き込みを防止するためのＢＬへの電圧の印加を行う必要がない。つまり、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで書き込みできるので、高速書き込みに適している。
【００２４】
２−３）ドレインとしての不純物拡散層と浮遊ゲートとのオーバーラップ領域を介したトンネル電流による書き込み
図２の書き込み機構を表２のＷＲＩＴＥ４に示す。
即ち、ＳＰＧ１及びＳＰＧ２を接地させ、ＯＦＦ状態にしておき、ＷＬ１に−１２Ｖを印加することで、制御ゲート下のチャネルを蓄積状態にしておく。
【００２５】
選択セルＣ１２が接続するＢＬ２に４Ｖを印加する。浮遊ゲートとチャネル部間に１０ＭＶ／ｃｍ以上の高電界を印加する。これにより基板から浮遊ゲートへ電子をトンネリングさせ、制御ゲート下のトランジスタの閾値を低くすることにより書き込みを行うことができる。
なお、非選択セルのＢＬ１、ＢＬ３〜ＢＬ５は接地させることで、上記高電界の印加によるトンネリングが起こらないようにしておくことが好ましい。
【００２６】
上記のように、従来の書き込み方法では、高い閾値のときに書き込んでいたが、本発明の動作方法では、低い閾値のときの書き込みが可能となる。更に、上記書き込み方法を組み合わせることにより、ＥＥＰＲＯＭと同様に、バイト単位での書き込みが可能となる。
【００２７】
２−４）ドレインとしての不純物拡散層側からのホットエレクトロン注入による書き込み
図１の書き込み機構を表２のＷＲＩＴＥ５に、図２の書き込み機構を表２のＷＲＩＴＥ６にそれぞれ示す。
即ち、図１の場合ＳＰＧ１、図２の場合ＳＰＧ１及びＳＰＧ２に８Ｖを印加することでＳＰＧトランジスタのチャネルを強反転状態にしておく。
【００２８】
選択セルＣ１２のＷＬ１に１２Ｖを印加する。これと共にＢＬ２に５Ｖを印加し、ＢＬ３を接地する。これにより、ドレイン領域で高エネルギーを得たホットエレクトロンが発生し、浮遊ゲートへ注入され、書き込みが行われる。このとき非選択セルへの誤書き込みを防ぐために、隣接する不純物拡散層の電位がそれぞれ同程度となるように電圧を印加しておくことが好ましい。
【００２９】
また、図２の場合、選択セルをＣ１２及びＣ１４とした場合、表２のＷＲＩＴＥ６に示すように、非選択セルのＳＰＧを共通接続するＳＰＧ２を接地し、ＯＦＦ状態にすると共に、選択セルに接続されたＳＰＧ１に８Ｖを印加し強反転状態にすることにより、セルＣ１２及びＣ１４をドレインとしての不純物拡散層から浮遊ゲートへホットエレクトロンが注入され、同時に書き込みをすることができる。この場合、上記のように非選択セルへの誤書き込みを防止するためのＢＬへの電圧の印加を行う必要がない。この場合においても、ＷＬ上の全てのセルをＣＹＣＬＥ１及びＣＹＣＬＥ２の２サイクルで書き込みが可能となる。
次に、図１及び図２の実施の形態１及び２毎にセルアレイの構成を説明する。
【００３０】
実施の形態１
図１のセルアレイは、例えば、図３に示すセルが複数集まった構成を有している。図３のメモリセルは、第１導電型（Ｎ型又はＰ型）のシリコンからなる半導体基板１１上に、トレンチ１８が形成され、トレンチ１８の側壁には第２導電型（Ｐ型又はＮ型）の不純物拡散層１２及び１３が形成されている。トレンチ１８にはＳｉＯ２からなるゲート酸化膜１６を介してポリシリコンからなるＳＰＧ１７が埋め込まれている。また、トレンチ１８に挟まれた平坦な半導体基板１１の表面上には、トンネル酸化膜１４を介してポリシリコンからなる浮遊ゲート１５と、浮遊ゲート上にＯＮＯ膜１９からなる第３絶縁膜を介して制御ゲート２０が形成されている。
なお、第１〜第３絶縁膜は、上記例示以外に、酸化膜、窒化膜及びそれらの積層体であってもよい。また、メモリセル自体がウエル中に形成されていてもよい。
【００３１】
ここで、一のセルの不純物拡散層１２はソースとして機能し、隣接する他のセルにおいてドレインとして機能する。
このメモリセルの面積は、次のように計算される。
メモリセルのＸ方向の寸法は、浮遊ゲートが位置する領域Ｆと埋め込みＳＰＧが位置する領域のＦからなり、Ｘ方向の寸法２Ｆとなる。一方、Ｙ方向の寸法は、浮遊ゲートと制御ゲートが２層重なっている領域Ｆと、メモリセル間の分離領域がＦとなり、メモリセルのＹ方向寸法は２Ｆとなる。従って、図３のメモリセルは、物理的な最小値であるメモリセル面積４Ｆ２の実現が可能となる。
【００３２】
なお、本発明のセルアレイを構成するセルは、トレンチ内にＳＰＧが形成されているが、トレンチを形成せず、半導体基板上にＳＰＧを形成してもよい。この場合、トレンチにＳＰＧを形成する場合より、メモリセルの面積は大きくなる。更に、浮遊ゲートの側壁にサイドウォーススペーサーを設けることで、不純物拡散層の幅を広げてもよい。また、一のセルの浮遊ゲートとＳＰＧとの間に、浮遊不純物拡散層を設けてもよい。
【００３３】
図６（ａ）及び（ｂ）は、図１のセルアレイの概略平面図及びその等価回路図の一例である。図６（ａ）のセルアレイは、その等価回路図である図６（ｂ）から分るように、全てのセルのＳＰＧに同一電圧を印加するために、全てのセルのＳＰＧが共通接続されている。
次に、上記セルアレイを構成するメモリセルの製造方法を、図７〜１９及び図２０〜３２を用いて説明する。なお、図７〜１９は、図６（ａ）のＡ−Ａ′断面図で表されるメモリセルの製造工程断面図である。図２０〜３２は、図６（ａ）のＢ−Ｂ′断面図で表されるメモリセルの製造工程断面図である。
【００３４】
まず、第１導電型の半導体基板３０上に熱酸化によって３〜１０ｎｍ（例えば、９ｎｍ）のトンネル酸化膜３１を形成する。次いで、トンネル酸化膜３１上の全面に１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層３２ａ、５〜５０ｎｍ（例えば、２０ｎｍ）の酸化膜３３、１０〜５００ｎｍ（例えば、２００ｎｍ）の窒化膜３４を順次積層する。更にレジストマスク３５ａを形成した後、窒化膜３４、酸化膜３３、ポリシリコン層３２ａの所定部分をエッチング除去する（図７及び２０参照）。
【００３５】
レジストマスク３５ａの除去後、窒化膜３４をマスクとしてトンネル酸化膜３１の所定部分をエッチング除去する。レジストマスク３５ａを除去した後、更に例えば砒素の斜めイオン注入をおこない、少なくともＸ方向で片側のポリシリコン層３２ａとオフセットになるように不純物拡散層３６ａ及び３７ａを形成する（図８及び２１参照）。
このときの注入条件としては、加速電圧は５〜３０（例えば、１５ｋｅＶ）、注入量は１×１０１３〜１×１０１６ｃｍ−２（例えば、１×１０１４ｃｍ−２）である。
【００３６】
次いで、６００〜１１００℃（例えば、８００℃）の熱処理をし、注入領域の再結晶化を図る。なお、ポリシリコン層３２ａ上の絶縁膜として酸化膜／窒化膜の積層膜を用いたが、窒化膜のみであってもよい。
窒化膜３４をマスクとして、半導体基板をエッチングすることでトレンチ３８を形成する。このとき、不純物拡散層は、ゲートとオーバーラップした領域のみ残存し不純物拡散層３６及び３７となる（図９及び２２参照）。
【００３７】
トレンチ３８の表面を熱酸化してゲート酸化膜３９を形成した後、トレンチ３８が埋まる程度（例えば１００ｎｍ）のポリシリコン層４０を堆積した後、ＣＭＰ法により平坦化を図る（図１０及び２３参照）。なお、ゲート酸化膜３９形成時に、ポリシリコン層３２ａの側壁には絶縁部３９ａが形成される。この絶縁部３９ａは、浮遊ゲートとＳＰＧ間にリーク電流が流れることを防止する役割を果たす。
【００３８】
続いて、酸化膜４１及び窒化膜４２を堆積後、ＳＰＧを共通接続するための導電層を形成する領域を覆い、メモリセル形成領域に開口を有するレジストマスク３５ｂを形成する。このレジストマスク３５ｂを用いて、メモリセル形成領域の酸化膜４１及び窒化膜４２を除去する（図１１及び２４参照）
【００３９】
その後、メモリセル形成領域の露出したポリシリコン層４０をエッチバックにより除去するが、この時の除去量は、残存するポリシリコン層４０が半導体基板３０の表面と同一高さかそれより低くなるように行うことがこのましい（図１２参照）。一方、導電層を形成する領域は、酸化膜４１及び窒化膜４２によりポリシリコン層４０が覆われているため、ポリシリコン層４０はエッチバックされない（図２５参照）。なお、この工程により、ポリシリコン層４０からなるＳＰＧが形成される。
【００４０】
その後、６００〜１１００℃（例えば、８００℃）にてＳＰＧ上端を熱酸化した後、ＨＤＰ酸化膜（絶縁膜）４３を堆積し、ＣＭＰ法あるいはエッチバック法により窒化膜３４上のＨＤＰ酸化膜を取り除く（図１３参照）。この時、窒化膜１１はエッチストッパとなる。なお、この酸化膜除去方法として、ＣＭＰ法やエッチバック法以外にウエットエッチ法も使用することができる。なお、導電層を形成する領域は、窒化膜４２がエッチストッパとなるため、図２５と変わりがない（図２６参照）。
【００４１】
次いで、熱リン酸又はケミカルドライエッチングにより窒化膜１１及び４２を除去する（図１４及び２７参照）。このとき導電層を形成する領域には、酸化膜４１が残存している。
次に、メモリセル形成領域が開口し、導電層を形成する領域を覆うレジストマスク３５ｃを形成する。このレジストマスク３５ｃを介して、ポリシリコン層３２ａ上の酸化膜３３をＨＦ溶液に軽く浸すことにより除去する（図１５及び２８参照）。このとき、ＨＤＰ酸化膜４３は熱酸化膜等に比べ、エッチレートが大きいため、テーパー角を大きくすることができる。この処理は浮遊ゲートパターン間に埋め込んだ酸化膜エッジの垂直な段差を斜めにすることにより、後に形成する制御ゲートと浮遊ゲートを加工しやすくするために行うものである。
【００４２】
その後、１０〜２００ｎｍ（例えば、５０ｎｍ）のポリシリコン層３２ｂを堆積する。更に、メモリセル形成領域に形成を所望する浮遊ゲート以外の領域が開口したレジストマスク３５ｃにより、ポリシリコン層３２ｂのパターニングをおこなう（図１６及び２９参照）。この工程は、浮遊ゲートと制御ゲートのオーバーラップ面積を増やすためにおこなったもので、その結果、ゲート容量カップリングレシオが増大し低電圧化が可能となる。なお、この実施の形態では、ポリシリコン層３２ｂを上記理由から形成したが、このポリシリコン層３２ｂはかならずしも必要ではない。
【００４３】
レジストマスク３５ｃを除去する。次いで、ＯＮＯ膜４４からなる第３絶縁膜を堆積する（図１７及び３０参照）。
続いて、メモリセル形成領域を覆い、導電層を形成する領域に開口を有するレジストマスク３５ｄを形成する。このレジストマスク３５ｄを用いて、ＯＮＯ膜４４及び酸化膜４２を除去し、導電層を形成する領域のポリシリコン層３２ａを露出させる（図１８及び３１参照）。
【００４４】
レジストマスク３５ｄを除去後、導電層形成用のポリサイド膜４５を堆積する。これにより、導電層を形成する領域のポリシリコン層３２ａとポリサイド膜４５とが電気的に接続される。その後、導電層を形成する領域と制御ゲートを形成する領域を覆うレジストマスク３５ｅを形成する。このレジストマスク３５ｅを用いて、ポリサイド膜４５、ＯＮＯ膜４４、ポリシリコン層３２ａ及び３２ｂを順次エッチングすることで、自己整合的に浮遊ゲート及び制御ゲートを作製する（図１９及び３２参照）。
最後にＢＰＳＧのような保護膜（図示せず）を堆積する。
以上の工程を経て、本発明のセルアレイを構成するセルを形成することができる。
【００４５】
実施の形態２
図３３（ａ）及び（ｂ）は、図２のセルアレイの概略平面図及びその等価回路図の一例である。図３３（ａ）のセルアレイは、その等価回路図である図３３（ｂ）から分るように、Ｙ方向に共通接続されたＳＰＧが、Ｘ方向に１つおきに共通接続されている。この構成により、Ｘ方向に１つおきのＳＰＧに同一電圧を印加することができる。
なお、実施の形態２のセルアレイを構成するセルは、実施の形態１と同様のセルを使用することができる。更に、セルの製造方法は、ポリサイド層４５の形成を２回行うこと以外は、実施の形態１と同様の製造方法を採用することができる。
【００４６】
【発明の効果】
本発明によれば、ワードラインとビットラインのみにより制御されているセルアレイと同程度に、ＳＰＧの制御回路を簡略化できる。更に、セルのスケーリングが、ＳＰＧを共通接続する導電層により規制されることを抑制できるため、周辺回路を少なくすることができる。よって、本発明は、セルアレイの大容量化に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１のセルアレイの等価回路図である。
【図２】本発明の実施の形態２のセルアレイの等価回路図である。
【図３】本発明のセルアレイを構成するセルの概略断面図である。
【図４】図３のセルの等価回路図である。
【図５】周辺回路を含む本発明のセルアレイの等価回路図である。
【図６】本発明の実施の形態１のセルアレイの概略平面図及び等価回路図である。
【図７】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図８】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図９】本発明の実施の形態１のセルアレイの概略工程断面図である。
【図１０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１３】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１４】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１５】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１６】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１７】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１８】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図１９】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２３】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２４】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２５】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２６】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２７】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２８】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図２９】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３０】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３１】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３２】本発明の実施の形態１のメモリセルの製造方法の概略工程断面図である。
【図３３】本発明の実施の形態２のセルアレイの概略平面図及び等価回路図である。
【図３４】従来のセルアレイの等価回路図である。
【図３５】周辺回路を含む従来のセルアレイの等価回路図である。
【符号の説明】
１、２０、３４３ 制御ゲート
２、３４２ ＳＰＧトランジスタ
３、３５１ デコーダー
４、３５２ 電圧供給部
１１、３０ 半導体基板
１２、１３、３６、３６ａ、３７、３７ａ 不純物拡散層
１４、３１ トンネル酸化膜
１５ 浮遊ゲート
１６、３９ ゲート酸化膜
１７ ＳＰＧ
１８、３８ トレンチ
１９、４４ ＯＮＯ膜
３２ａ、３２ｂ、４０ ポリシリコン層
３３、４１ 酸化膜
３４、４２ 窒化膜
３５ａ、３５ｂ、３５ｃ、３５ｄ、３５ｅ レジストマスク
３９ａ 絶縁部
４３ ＨＤＰ酸化膜
４５ ポリサイド膜
３４１ メモリセル
Claims (16)
- 半導体基板上に、第１絶縁膜を介して形成された浮遊ゲートと、
第２絶縁膜を介して浮遊ゲートと所定の間隔おいて形成されたスプリットゲートと、
少なくとも浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートと、
チャネル方向に平行なＸ方向におけるスプリットゲートと反対側の浮遊ゲートの端部において浮遊ゲートと容量結合する半導体基板表面層に形成された不純物拡散層とからなる不揮発性メモリセルが、Ｘ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に配列され、
浮遊ゲートとスプリットゲートが、Ｘ方向において交互に配置されており、かつ、一のセルの不純物拡散層が、Ｘ方向に隣接する他のセルのスプリットゲートと容量結合しており、
各セルのＸ方向に並ぶ制御ゲートがＸ方向に共通接続されており、各セルのＹ方向に並ぶ不純物拡散層がＹ方向に共通接続されており、各セルのＹ方向に並ぶスプリットゲートがＹ方向に共通接続され、Ｙ方向に共通接続されているスプリットゲートが少なくとも１本の導電層を介してＸ方向にも共通接続されており、
さらに、前記スプリットゲートが半導体基板に埋め込まれて１対の前記不純物拡散層の間に配置され、かつ、スプリットゲート上に、隣接する浮遊ゲートを分離する絶縁膜が形成されていることを特徴とするセルアレイ。 - 導電層が１本又は２本からなる請求項１に記載のセルアレイ。
- 導電層が第１及び第２導電層からなり、第１導電層が、Ｙ方向に共通接続されている１セル毎にスプリットゲートがＸ方向に共通接続するように配置され、第２導電層が、第１導電層によりＸ方向に共通接続したスプリットゲート間のスプリットゲートがＸ方向に共通接続するように配置される請求項１又は２に記載のセルアレイ。
- 請求項１〜３のいずれか１つに記載のセルアレイの動作方法であって、読み出し時に、導電層に電圧を印加することで、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタがＯＮ状態に維持されることを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、読み出し時に、読み出しを所望する選択セルに接続された第１導電層に電圧を印加し、読み出しを所望しない非選択セルに接続された第２導電層を接地することを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、第１導電層によりスプリットゲートがＸ方向に共通接続したセルから読み出し、続いて第２導電層によりスプリットゲートがＸ方向に共通接続したセルから読み出すことで、読み出しを２工程で行うことを特徴とするセルアレイの動作方法。
- 請求項１〜３のいずれか１つに記載のセルアレイの動作方法であって、書き込み時に、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタをＯＦＦ状態とすることで、チャネル領域を介して、基板から浮遊ゲートへトンネル電子を注入することを特徴とするセルアレイの動作方法。
- 請求項１〜３のいずれか１つに記載のセルアレイの動作方法であって、書き込み時に、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタをＯＦＦ状態とすることで、浮遊ゲートから不純物拡散層へ電子を抽出することを特徴とするセルアレイの動作方法。
- 請求項１〜３のいずれか１つに記載のセルアレイの動作方法であって、書き込み時に、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタの全てのスプリットゲートに、スプリットゲートトランジスタの閾値に近い電圧を印加することで、スプリットゲート側の不純物拡散層から浮遊ゲートに電子を注入することを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、書き込み時に、書き込みを所望する選択セルに接続された第１導電層に閾値に近い電圧を印加することで、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタをＯＮ状態とし、書き込みを所望しない非選択セルに接続された第２導電層を接地することで、非選択セルのスプリットゲートトランジスタをＯＦＦ状態とすることにより、スプリットゲート側の不純物拡散層から浮遊ゲートに電子を注入することを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、第１導電層によりスプリットゲートがＸ方向に共通接続したセルから書き込み、続いて第２導電層によりスプリットゲートがＸ方向に共通接続したセルを書き込むことで、書き込みを２工程で行うことを特徴とするセルアレイの動作方法。
- 請求項１〜３のいずれか１つに記載のセルアレイの動作方法であって、書き込み時に、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層とからなるスプリットゲートトランジスタの全てのスプリットゲートに電圧を印加することで、不純物拡散層から浮遊ゲートに電子を注入することを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、書き込み時に、書き込みを所望する選択セルに接続された第１導電層に電圧を印加することで、スプリットゲートとスプリットゲートのＸ方向に配置された２つの不純物拡散層からなるスプリットゲートトランジスタをＯＮ状態とし、書き込みを所望しない非選択セルに接続された第２導電層を接地することで、非選択セルのスプリットゲートトランジスタをＯＦＦ状態とすることにより、不純物拡散層から浮遊ゲートに電子を注入することを特徴とするセルアレイの動作方法。
- 請求項３に記載のセルアレイの動作方法であって、第１導電層によりスプリットゲートがＸ方向に共通接続したセルから書き込み、続いて第２導電層によりスプリットゲートがＸ方向に共通接続したセルを書き込むことで、書き込みを２工程で行うことを特徴とするセルアレイの動作方法。
- 請求項７〜１３のいずれか１つに記載の方法で書き込んだ後、所望する選択セルの浮遊ゲートと半導体基板間、又は選択セルの浮遊ゲートと不純物拡散層間に流れるＦＮトンネル電流を用いて消去を行うことを特徴とするセルアレイの動作方法。
- （ａ）半導体基板上に、複数の不揮発性メモリセルを形成するための浮遊ゲートを、チャネル方向に平行なＸ方向及びＸ方向に垂直なＹ方向に２つ以上マトリクス状に、第１絶縁膜を介して、Ｘ方向及びＹ方向に所定の間隔をおいて形成する工程と、
（ｂ）各浮遊ゲートの少なくとも一方側の半導体基板上で、Ｘ方向に、第２絶縁膜を介してスプリットゲートをＹ方向のセルと共通接続するように形成する工程と、
（ｃ）一のセルの浮遊ゲートと、該一のセルとＸ方向に隣接する他のセルのスプリットゲートとの間の半導体基板表面層に、一のセルの浮遊ゲート及び他のセルのスプリットゲートの双方と容量結合し、Ｙ方向のセルと共通接続するように不純物拡散層を形成する工程と、
（ｄ）浮遊ゲート上に第３絶縁膜を介してＸ方向のセルと共通接続するように制御ゲートを形成すると同時に、Ｙ方向に共通接続されているスプリットゲートをＸ方向にも共通接続するように、少なくとも１本の導電層を形成する工程とからなることを特徴とする不揮発性半導体記憶装置の製造方法。
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