JPH06244431A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06244431A JPH06244431A JP2591393A JP2591393A JPH06244431A JP H06244431 A JPH06244431 A JP H06244431A JP 2591393 A JP2591393 A JP 2591393A JP 2591393 A JP2591393 A JP 2591393A JP H06244431 A JPH06244431 A JP H06244431A
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Abstract
(57)【要約】
【目的】他のデバイスとの整合性が良く、従来にくらべ
て製造コストが低減できる半導体記憶装置を提供するこ
とを目的とする。 【構成】浮遊ゲート５ａを半導体基板１の活性化領域２
から素子分離領域３にわたって形成し、制御ゲート１０
を浮遊ゲート５ａの上面に形成し、選択ゲート９を浮遊
ゲート５ａの上面と半導体基板１の活性化領域２にまた
がって形成して、半導体基板１の上面の浮遊ゲート５ａ
と制御ゲート１０と選択ゲート９を２層で構成する。
て製造コストが低減できる半導体記憶装置を提供するこ
とを目的とする。 【構成】浮遊ゲート５ａを半導体基板１の活性化領域２
から素子分離領域３にわたって形成し、制御ゲート１０
を浮遊ゲート５ａの上面に形成し、選択ゲート９を浮遊
ゲート５ａの上面と半導体基板１の活性化領域２にまた
がって形成して、半導体基板１の上面の浮遊ゲート５ａ
と制御ゲート１０と選択ゲート９を２層で構成する。
Description
【０００１】
【産業上の利用分野】本発明は、浮遊ゲート型電界効果
トランジスタからなる不揮発性メモリで構成された半導
体記憶装置に関するものである。
トランジスタからなる不揮発性メモリで構成された半導
体記憶装置に関するものである。
【０００２】
【従来の技術】従来からある浮遊ゲート型不揮発性メモ
リで構成された半導体記憶装置には、大きく分類して、
電気的消去は不可能であるがセル面積が小さくビット単
位の書き込み，読みだしが可能で紫外線による一括消去
のみ可能なＥＰＲＯＭと、ＥＰＲＯＭの機能にビット単
位ごとの電気的消去の機能が付加されるがセル面積が大
きいＥＥＰＲＯＭの２種類が存在していた。
リで構成された半導体記憶装置には、大きく分類して、
電気的消去は不可能であるがセル面積が小さくビット単
位の書き込み，読みだしが可能で紫外線による一括消去
のみ可能なＥＰＲＯＭと、ＥＰＲＯＭの機能にビット単
位ごとの電気的消去の機能が付加されるがセル面積が大
きいＥＥＰＲＯＭの２種類が存在していた。
【０００３】しかし最近、ＥＰＲＯＭの機能に電気的一
括消去の機能を取り入れたＦＬＡＳＨＥＥＰＲＯＭ（電
気的にビット単位の書き込み，読みだしが可能で、しか
も電気的一括消去が可能な不揮発性メモリ）が開発され
た。
括消去の機能を取り入れたＦＬＡＳＨＥＥＰＲＯＭ（電
気的にビット単位の書き込み，読みだしが可能で、しか
も電気的一括消去が可能な不揮発性メモリ）が開発され
た。
【０００４】このＦＬＡＳＨＥＥＰＲＯＭは、ＥＥＰＲ
ＯＭのビット単位ごとの電気的消去という機能を電気的
な一括消去へと機能を削ることによって、セル面積の大
幅な縮小と、ＥＰＲＯＭに比べてオンボードで書き込
み，消去が可能であるという優れた優位点を兼ね備えて
いる。
ＯＭのビット単位ごとの電気的消去という機能を電気的
な一括消去へと機能を削ることによって、セル面積の大
幅な縮小と、ＥＰＲＯＭに比べてオンボードで書き込
み，消去が可能であるという優れた優位点を兼ね備えて
いる。
【０００５】したがって最近では、書き換え可能な不揮
発性大容量メモリへの応用や、マイコンのデータ格納用
メモリとしての応用等の方向に開発が盛んになってい
る。また、このＦＬＡＳＨＥＥＰＲＯＭの中でも、ソー
ス電極から電子を浮遊ゲートに注入し、ドレイン電極へ
電子を引き抜くという方法を用いたソース注入タイプの
素子は、少ない書き込み電流と高速書き込みを両立させ
る数少ない方法のうちの一つとして脚光をあびており、
もっとも最近では、図１０のような構造のものが報告さ
れている。（１９９１年ＩＥＤＭ論文番号２５．７．
１） この構造のものでは、半導体基板１の上面に、第１のポ
リシリコン膜とその上部に自己整合的に作られた絶縁膜
からなる選択ゲート１９と、そのの左右に、これに対し
て自己整合的に作られた第２のポリシリコン膜からなる
サイドウォール２０ａ，２０ｂとを配置し、これらのサ
イドウォール２０ａ，２０ｂの一方を浮遊ゲート２０ａ
として利用し、サイドウォール２０ａ，２０ｂおよび選
択ゲート１９を覆うように、選択ゲート１９に対して自
己整合的に作られたソース２１と浮遊ゲート２０ａに対
して自己整合的に拡散されたドレイン２２にまたがっ
て、第３のポリシリコン膜からなる制御ゲート２３を配
置している。
発性大容量メモリへの応用や、マイコンのデータ格納用
メモリとしての応用等の方向に開発が盛んになってい
る。また、このＦＬＡＳＨＥＥＰＲＯＭの中でも、ソー
ス電極から電子を浮遊ゲートに注入し、ドレイン電極へ
電子を引き抜くという方法を用いたソース注入タイプの
素子は、少ない書き込み電流と高速書き込みを両立させ
る数少ない方法のうちの一つとして脚光をあびており、
もっとも最近では、図１０のような構造のものが報告さ
れている。（１９９１年ＩＥＤＭ論文番号２５．７．
１） この構造のものでは、半導体基板１の上面に、第１のポ
リシリコン膜とその上部に自己整合的に作られた絶縁膜
からなる選択ゲート１９と、そのの左右に、これに対し
て自己整合的に作られた第２のポリシリコン膜からなる
サイドウォール２０ａ，２０ｂとを配置し、これらのサ
イドウォール２０ａ，２０ｂの一方を浮遊ゲート２０ａ
として利用し、サイドウォール２０ａ，２０ｂおよび選
択ゲート１９を覆うように、選択ゲート１９に対して自
己整合的に作られたソース２１と浮遊ゲート２０ａに対
して自己整合的に拡散されたドレイン２２にまたがっ
て、第３のポリシリコン膜からなる制御ゲート２３を配
置している。
【０００６】
【発明が解決しようとする課題】しかしながら従来のよ
うな構造では、第１，第２，第３のポリシリコン膜から
なる３層のゲート電極を用いる必要があるため、製造工
程が複雑で、このタイプのメモリを他のデバイスと同一
チップ上に載せる場合に、プロセスの整合性が悪く製造
コストが増大するという問題点がある。
うな構造では、第１，第２，第３のポリシリコン膜から
なる３層のゲート電極を用いる必要があるため、製造工
程が複雑で、このタイプのメモリを他のデバイスと同一
チップ上に載せる場合に、プロセスの整合性が悪く製造
コストが増大するという問題点がある。
【０００７】また、従来の構造を有する素子を実際に使
用する場合には、特別な回路技術である仮想接地線選択
方式を使用しなければならず、この点でも従来の回路技
術との整合性が悪いという問題点がある。
用する場合には、特別な回路技術である仮想接地線選択
方式を使用しなければならず、この点でも従来の回路技
術との整合性が悪いという問題点がある。
【０００８】本発明は、ソース注入タイプの素子の少な
い電流で高速に書き込めるという特徴を充分に活かしな
がら、製造コストが従来に比べて低減でき、他のデバイ
スとの整合性が良く、しかも従来の回路技術で容易に回
路構成が可能な半導体記憶装置を提供することを目的と
する。
い電流で高速に書き込めるという特徴を充分に活かしな
がら、製造コストが従来に比べて低減でき、他のデバイ
スとの整合性が良く、しかも従来の回路技術で容易に回
路構成が可能な半導体記憶装置を提供することを目的と
する。
【０００９】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の第１の活性化領域に形成した
制御ゲートと、底面の一方が前記制御ゲートの上面に第
１の絶縁膜を介して接するとともに底面の他方が前記半
導体基板の第２の活性化領域の上面に第１のゲート絶縁
膜を介して接するように延長した浮遊ゲートと、浮遊ゲ
ートの上面に第２の絶縁膜を介して接するとともに前記
半導体基板の前記第２の活性化領域の上面に第２のゲー
ト絶縁膜を介して接する選択ゲートとを備えたことを特
徴とする。
記憶装置は、半導体基板の第１の活性化領域に形成した
制御ゲートと、底面の一方が前記制御ゲートの上面に第
１の絶縁膜を介して接するとともに底面の他方が前記半
導体基板の第２の活性化領域の上面に第１のゲート絶縁
膜を介して接するように延長した浮遊ゲートと、浮遊ゲ
ートの上面に第２の絶縁膜を介して接するとともに前記
半導体基板の前記第２の活性化領域の上面に第２のゲー
ト絶縁膜を介して接する選択ゲートとを備えたことを特
徴とする。
【００１０】請求項２に記載の半導体記憶装置は、底面
の一方が半導体基板の活性化領域の上面に第１のゲート
絶縁膜を介して接するとともに底面の他方が前記半導体
基板の素子分離領域の上面に接するように延長した浮遊
ゲートと、浮遊ゲートの上面に第１の絶縁膜を介して接
する制御ゲートと、前記浮遊ゲートの上面に第２の絶縁
膜を介して接するとともに前記半導体基板の前記活性化
領域の上面に第２のゲート絶縁膜を介して接する選択ゲ
ートとを備えたことを特徴とする。
の一方が半導体基板の活性化領域の上面に第１のゲート
絶縁膜を介して接するとともに底面の他方が前記半導体
基板の素子分離領域の上面に接するように延長した浮遊
ゲートと、浮遊ゲートの上面に第１の絶縁膜を介して接
する制御ゲートと、前記浮遊ゲートの上面に第２の絶縁
膜を介して接するとともに前記半導体基板の前記活性化
領域の上面に第２のゲート絶縁膜を介して接する選択ゲ
ートとを備えたことを特徴とする。
【００１１】
【作用】請求項１の構成によると、制御ゲートを半導体
基板の第１の活性化領域に形成し、浮遊ゲートを制御ゲ
ートの上面から半導体基板の第２の活性化領域にわたっ
て形成し、選択ゲートを浮遊ゲートの上面と半導体基板
の第２の活性化領域にまたがって形成して、半導体基板
の上面の浮遊ゲートと選択ゲートを２層で構成する。
基板の第１の活性化領域に形成し、浮遊ゲートを制御ゲ
ートの上面から半導体基板の第２の活性化領域にわたっ
て形成し、選択ゲートを浮遊ゲートの上面と半導体基板
の第２の活性化領域にまたがって形成して、半導体基板
の上面の浮遊ゲートと選択ゲートを２層で構成する。
【００１２】請求項２の構成によると、浮遊ゲートを半
導体基板の活性化領域から素子分離領域にわたって形成
し、制御ゲートを浮遊ゲートの上面に形成し、選択ゲー
トを浮遊ゲートの上面と半導体基板の活性化領域にまた
がって形成して、半導体基板の上面の浮遊ゲートと制御
ゲートと選択ゲートを２層で構成する。
導体基板の活性化領域から素子分離領域にわたって形成
し、制御ゲートを浮遊ゲートの上面に形成し、選択ゲー
トを浮遊ゲートの上面と半導体基板の活性化領域にまた
がって形成して、半導体基板の上面の浮遊ゲートと制御
ゲートと選択ゲートを２層で構成する。
【００１３】
【実施例】以下、本発明の実施例を図１〜図９に基づい
て説明する。なお、従来例を示した図１０と同様の作用
をなすものには同一の符号を付けて説明する。
て説明する。なお、従来例を示した図１０と同様の作用
をなすものには同一の符号を付けて説明する。
【００１４】本発明の第１の実施例の半導体記憶装置
は、図１に示すように構成されている。半導体基板１の
活性化領域２の上面から素子分離領域３の上面にわたっ
て形成した浮遊ゲート５ａと、浮遊ゲート５ａの素子分
離領域３の側の上面に形成した制御ゲート１０と、浮遊
ゲート５ａの活性化領域２の側の上面と活性化領域２の
上面にまたがって形成した選択ゲート９とを備えてい
る。
は、図１に示すように構成されている。半導体基板１の
活性化領域２の上面から素子分離領域３の上面にわたっ
て形成した浮遊ゲート５ａと、浮遊ゲート５ａの素子分
離領域３の側の上面に形成した制御ゲート１０と、浮遊
ゲート５ａの活性化領域２の側の上面と活性化領域２の
上面にまたがって形成した選択ゲート９とを備えてい
る。
【００１５】以下、この半導体記憶装置を形成する工程
について図２〜図６に基づいて説明する。図２におい
て、半導体基板１の上部に通常の素子分離領域形成プロ
セス（たとえばＬＯＣＯＳ法）にしたがって活性化領域
２と素子分離領域３を形成する。その後、活性化領域２
の上面にトンネリング媒体となりうる第１のゲート絶縁
膜４を通常の熱酸化法により形成する。この第１のゲー
ト絶縁膜４をトンネリング媒体として有効に用いるに
は、およそ８０Å〜１２０Åの膜厚が必要であり、本発
明では、９００℃希釈酸化を用いて１００Åとした。そ
の後、この第１のゲート絶縁膜４の上面に燐をドープ
（ドープ量は約３×１０20ｃｍ-3）した第１のポリシリ
コン膜５を公知の気相成長法により形成する。その後、
第１のポリシリコン膜５を熱酸化した後、ナイトライド
膜を公知の減圧気相成長法により成長することによっ
て、第１のポリシリコン膜５の上面にＯＮ膜（Ｏｘｉｄ
ｅＮｉｔｒｉｄｅ）６を形成する。
について図２〜図６に基づいて説明する。図２におい
て、半導体基板１の上部に通常の素子分離領域形成プロ
セス（たとえばＬＯＣＯＳ法）にしたがって活性化領域
２と素子分離領域３を形成する。その後、活性化領域２
の上面にトンネリング媒体となりうる第１のゲート絶縁
膜４を通常の熱酸化法により形成する。この第１のゲー
ト絶縁膜４をトンネリング媒体として有効に用いるに
は、およそ８０Å〜１２０Åの膜厚が必要であり、本発
明では、９００℃希釈酸化を用いて１００Åとした。そ
の後、この第１のゲート絶縁膜４の上面に燐をドープ
（ドープ量は約３×１０20ｃｍ-3）した第１のポリシリ
コン膜５を公知の気相成長法により形成する。その後、
第１のポリシリコン膜５を熱酸化した後、ナイトライド
膜を公知の減圧気相成長法により成長することによっ
て、第１のポリシリコン膜５の上面にＯＮ膜（Ｏｘｉｄ
ｅＮｉｔｒｉｄｅ）６を形成する。
【００１６】次に、図３において、通常のフォトリソグ
ラフ工程によりＯＮ膜６と第１のポリシリコン膜５を同
時にエッチングし、浮遊ゲート５ａをパターンニングす
ると同時に浮遊ゲート５ａの電極下以外の第１のゲート
絶縁膜４である酸化シリコン膜をエッチ除去する。
ラフ工程によりＯＮ膜６と第１のポリシリコン膜５を同
時にエッチングし、浮遊ゲート５ａをパターンニングす
ると同時に浮遊ゲート５ａの電極下以外の第１のゲート
絶縁膜４である酸化シリコン膜をエッチ除去する。
【００１７】さらに、図４において、浮遊ゲート５ａの
電極下以外であるオフセット領域に第２のゲート絶縁膜
７を熱酸化により形成する。この際、ＯＮ膜６の上も酸
化されＯＮＯ膜となる。その後、燐をドープ（ドープ量
は約３×１０20ｃｍ-3）した第２のポリシリコン膜８を
公知の気相成長法により全面に形成する。
電極下以外であるオフセット領域に第２のゲート絶縁膜
７を熱酸化により形成する。この際、ＯＮ膜６の上も酸
化されＯＮＯ膜となる。その後、燐をドープ（ドープ量
は約３×１０20ｃｍ-3）した第２のポリシリコン膜８を
公知の気相成長法により全面に形成する。
【００１８】次に、図５において、通常のフォトリソグ
ラフ工程によって第２のポリシリコン膜８から制御ゲー
ト１０と選択ゲート９とをそれぞれパターンニングす
る。ここで、制御ゲート１０は、図１に示す浮遊ゲート
５ａの素子分離領域３の上面への延長部分と第１の絶縁
膜１７ａを介して容量結合するように定義され、選択ゲ
ート９は、第２の絶縁膜１７ｂを介して浮遊ゲート５ａ
の一部にオーバーラップし、かつ浮遊ゲート５ａのオフ
セット領域の第２のゲート絶縁膜７を覆うように定義さ
れる。その後、浮遊ゲート５ａおよび選択ゲート９をマ
スクとして自己整合的に、矢印Ａに示すように、半導体
基板１の導電型とは反対の導電型のイオン（基板がＰ型
の場合、Ｎ型のイオンである砒素イオンまたは燐イオ
ン）を半導体基板１の表面に打ち込み、図６に示すよう
なソース１１およびドレイン１２として使用する拡散層
を形成する。
ラフ工程によって第２のポリシリコン膜８から制御ゲー
ト１０と選択ゲート９とをそれぞれパターンニングす
る。ここで、制御ゲート１０は、図１に示す浮遊ゲート
５ａの素子分離領域３の上面への延長部分と第１の絶縁
膜１７ａを介して容量結合するように定義され、選択ゲ
ート９は、第２の絶縁膜１７ｂを介して浮遊ゲート５ａ
の一部にオーバーラップし、かつ浮遊ゲート５ａのオフ
セット領域の第２のゲート絶縁膜７を覆うように定義さ
れる。その後、浮遊ゲート５ａおよび選択ゲート９をマ
スクとして自己整合的に、矢印Ａに示すように、半導体
基板１の導電型とは反対の導電型のイオン（基板がＰ型
の場合、Ｎ型のイオンである砒素イオンまたは燐イオ
ン）を半導体基板１の表面に打ち込み、図６に示すよう
なソース１１およびドレイン１２として使用する拡散層
を形成する。
【００１９】この後、図６において、層間絶縁膜１３を
形成した後、ソース１１およびドレイン１２の各電極の
取り出し口に、通常のフォトリソグラフ工程によって、
コンタクト孔１４を開口する。その後、メタル配線１５
をパターンニングして図１に示す半導体記憶装置を形成
する。
形成した後、ソース１１およびドレイン１２の各電極の
取り出し口に、通常のフォトリソグラフ工程によって、
コンタクト孔１４を開口する。その後、メタル配線１５
をパターンニングして図１に示す半導体記憶装置を形成
する。
【００２０】上記構成において、メモリーとしての基本
動作である書き込み，読み出し，消去の各動作について
図６に基づいて説明する。書き込み動作は、選択ゲート
９を低い電圧（この部分のトランジスタのしきい値電圧
程度）に固定することによって選択ゲート９の下部を弱
反転状態にしておき、制御ゲート１０には高い電圧を与
えることによって書き込み時の浮遊ゲート５ａの電位を
高め、浮遊ゲート５ａの下部のチャネル領域のみ深い空
乏状態にしておく。
動作である書き込み，読み出し，消去の各動作について
図６に基づいて説明する。書き込み動作は、選択ゲート
９を低い電圧（この部分のトランジスタのしきい値電圧
程度）に固定することによって選択ゲート９の下部を弱
反転状態にしておき、制御ゲート１０には高い電圧を与
えることによって書き込み時の浮遊ゲート５ａの電位を
高め、浮遊ゲート５ａの下部のチャネル領域のみ深い空
乏状態にしておく。
【００２１】この状態で、ソース１１とドレイン１２の
間に適当な電位差を与えるとソース１１から流れ出した
電子がドレイン１２の電界に引かれ選択ゲート９と浮遊
ゲート５ａの間のチャネル領域を進み、チャネル領域内
にできた大きなポテンシャルギャップを越える。この
時、これらの電子は高いエネルギーを持つことになり、
同時に印加されている縦方向（浮遊ゲ−ト５ａに対して
垂直）の電界に引かれて第１のゲート絶縁膜４を乗り越
えて浮遊ゲート５ａに注入される。
間に適当な電位差を与えるとソース１１から流れ出した
電子がドレイン１２の電界に引かれ選択ゲート９と浮遊
ゲート５ａの間のチャネル領域を進み、チャネル領域内
にできた大きなポテンシャルギャップを越える。この
時、これらの電子は高いエネルギーを持つことになり、
同時に印加されている縦方向（浮遊ゲ−ト５ａに対して
垂直）の電界に引かれて第１のゲート絶縁膜４を乗り越
えて浮遊ゲート５ａに注入される。
【００２２】たとえば、この書き込み動作の時に各端子
に与えられる電圧は、 ソース ０Ｖ ドレイン ２〜５Ｖ 選択ゲート １〜２Ｖ（選択ゲート９の下部の
チャネル領域が弱反転状態になる電圧） 制御ゲート １２〜１７Ｖ（浮遊ゲート５ａの電位
がドレイン１２の電位の約1.5 〜2.0 倍になる電圧） である。
に与えられる電圧は、 ソース ０Ｖ ドレイン ２〜５Ｖ 選択ゲート １〜２Ｖ（選択ゲート９の下部の
チャネル領域が弱反転状態になる電圧） 制御ゲート １２〜１７Ｖ（浮遊ゲート５ａの電位
がドレイン１２の電位の約1.5 〜2.0 倍になる電圧） である。
【００２３】読み出し動作は、選択ゲート９および制御
ゲート１０に適当な電位を与えてチャネル領域全体を反
転させソース１１とドレイン１２の間に適当な電位差を
与えることによって読み出しを行う。
ゲート１０に適当な電位を与えてチャネル領域全体を反
転させソース１１とドレイン１２の間に適当な電位差を
与えることによって読み出しを行う。
【００２４】たとえば、この読み出し動作の時に与えら
れる電圧は、 ソース ０Ｖ ドレイン ２〜５Ｖ 選択ゲート ２〜５Ｖ 制御ゲート ２〜５Ｖ である。
れる電圧は、 ソース ０Ｖ ドレイン ２〜５Ｖ 選択ゲート ２〜５Ｖ 制御ゲート ２〜５Ｖ である。
【００２５】消去動作は、ドレイン１２に正の高い電圧
を与えるか、制御ゲート１０に負の高い電圧を与えると
ともにドレイン１２に正の低い電圧を与えて浮遊ゲート
５ａとドレイン１２のオーバーラップ領域の第１のゲー
ト絶縁膜４の両端に高電界を発生させ浮遊ゲート５ａに
溜った電子をＦ−Ｎトンネル電流でドレイン１２へ引き
抜く。
を与えるか、制御ゲート１０に負の高い電圧を与えると
ともにドレイン１２に正の低い電圧を与えて浮遊ゲート
５ａとドレイン１２のオーバーラップ領域の第１のゲー
ト絶縁膜４の両端に高電界を発生させ浮遊ゲート５ａに
溜った電子をＦ−Ｎトンネル電流でドレイン１２へ引き
抜く。
【００２６】たとえば、この消去動作の時に各端子に与
えられる電圧は、 ソース オープン ドレイン 約１０〜１５Ｖ 制御ゲート ０Ｖ 選択ゲート ０Ｖ もしくは、 ソース オープン ドレイン 約５Ｖ 制御ゲート 約−１２Ｖ 選択ゲート ０Ｖ である。
えられる電圧は、 ソース オープン ドレイン 約１０〜１５Ｖ 制御ゲート ０Ｖ 選択ゲート ０Ｖ もしくは、 ソース オープン ドレイン 約５Ｖ 制御ゲート 約−１２Ｖ 選択ゲート ０Ｖ である。
【００２７】この構成により、浮遊ゲート５ａと制御ゲ
ート１０と選択ゲート９を第１のポリシリコン膜５と第
２のポリシリコン膜８の２層だけで形成することができ
る。第２の実施例の半導体記憶装置は、図７に示すよう
に構成されている。半導体基板１の第１の活性化領域２
ａに半導体基板１の導電型とは反対の導電型の不純物活
性化領域に形成した制御ゲート１６と、制御ゲート１６
の上面から半導体基板１の第２の活性化領域２ｂの上面
にわたって形成した浮遊ゲート５ａと、浮遊ゲート５ａ
の第２の活性化領域２ｂの側の上面と第２の活性化領域
２ｂの上面にまたがって形成した選択ゲート１８とを備
えている。
ート１０と選択ゲート９を第１のポリシリコン膜５と第
２のポリシリコン膜８の２層だけで形成することができ
る。第２の実施例の半導体記憶装置は、図７に示すよう
に構成されている。半導体基板１の第１の活性化領域２
ａに半導体基板１の導電型とは反対の導電型の不純物活
性化領域に形成した制御ゲート１６と、制御ゲート１６
の上面から半導体基板１の第２の活性化領域２ｂの上面
にわたって形成した浮遊ゲート５ａと、浮遊ゲート５ａ
の第２の活性化領域２ｂの側の上面と第２の活性化領域
２ｂの上面にまたがって形成した選択ゲート１８とを備
えている。
【００２８】この半導体記憶装置を形成する工程は、図
８（図７におけるＢ−Ｂ′部分の断面形状）に示すよう
に半導体基板１の上部に活性化領域２としての第１の活
性化領域２ａおよび第２の活性化領域２ｂと素子分離領
域３を形成した後、第１の活性化領域２ａに、半導体基
板１の導電型とはと反対の導電型のイオン（基板がＰ型
の場合、Ｎ型のイオンである砒素イオンまたは燐イオ
ン）を打ち込んで生成した不純物活性化領域から制御ゲ
ート１６を形成し、その後、浮遊ゲート５ａを制御ゲー
ト１６の上面に形成された第１の絶縁膜１７を介して制
御ゲート１６と容量結合するように配置する。これ以外
は、図７に示す選択ゲート１８の形成方法も含めて第１
の実施例の工程と同様である。
８（図７におけるＢ−Ｂ′部分の断面形状）に示すよう
に半導体基板１の上部に活性化領域２としての第１の活
性化領域２ａおよび第２の活性化領域２ｂと素子分離領
域３を形成した後、第１の活性化領域２ａに、半導体基
板１の導電型とはと反対の導電型のイオン（基板がＰ型
の場合、Ｎ型のイオンである砒素イオンまたは燐イオ
ン）を打ち込んで生成した不純物活性化領域から制御ゲ
ート１６を形成し、その後、浮遊ゲート５ａを制御ゲー
ト１６の上面に形成された第１の絶縁膜１７を介して制
御ゲート１６と容量結合するように配置する。これ以外
は、図７に示す選択ゲート１８の形成方法も含めて第１
の実施例の工程と同様である。
【００２９】図９は図７におけるＡ−Ａ′部分の断面形
状を示し、２４はソースで２５はドレインである。この
構成においても第１の実施例と同様の効果が得られる。
状を示し、２４はソースで２５はドレインである。この
構成においても第１の実施例と同様の効果が得られる。
【００３０】上記各実施例の第１および第２のポリシリ
コン膜５，８は、それに代わる他のゲート材料でも同様
に実施できる。
コン膜５，８は、それに代わる他のゲート材料でも同様
に実施できる。
【００３１】
【発明の効果】請求項１の構成によれは、制御ゲートを
半導体基板の第１の活性化領域に形成し、浮遊ゲートを
制御ゲートの上面から半導体基板の第２の活性化領域に
わたって形成し、選択ゲートを浮遊ゲートの上面と半導
体基板の第２の活性化領域にまたがって形成したので、
半導体基板の上面の浮遊ゲートと選択ゲートを２層で形
成することができる。そのため、このタイプのメモリセ
ルを他のデバイスと混載する場合に、プロセスの整合性
がよく、製造コストも従来にくらべて低減できる。回路
構成についても、特別な回路技術を必要とせず従来の回
路技術で容易に実現できる。
半導体基板の第１の活性化領域に形成し、浮遊ゲートを
制御ゲートの上面から半導体基板の第２の活性化領域に
わたって形成し、選択ゲートを浮遊ゲートの上面と半導
体基板の第２の活性化領域にまたがって形成したので、
半導体基板の上面の浮遊ゲートと選択ゲートを２層で形
成することができる。そのため、このタイプのメモリセ
ルを他のデバイスと混載する場合に、プロセスの整合性
がよく、製造コストも従来にくらべて低減できる。回路
構成についても、特別な回路技術を必要とせず従来の回
路技術で容易に実現できる。
【００３２】請求項２の構成によれば、浮遊ゲートを半
導体基板の活性化領域から素子分離領域にわたって形成
し、制御ゲートを浮遊ゲートの上面に形成し、選択ゲー
トを浮遊ゲートの上面と半導体基板の活性化領域にまた
がって形成したので、半導体基板の上面の浮遊ゲートと
制御ゲートと選択ゲートを２層で形成することができ
る。そのため、このタイプのメモリセルを他のデバイス
と混載する場合に、プロセスの整合性がよく、製造コス
トも従来のくらべて低減できる。回路構成についても、
特別な回路技術を必要とせず従来の回路技術で容易に実
現できる。
導体基板の活性化領域から素子分離領域にわたって形成
し、制御ゲートを浮遊ゲートの上面に形成し、選択ゲー
トを浮遊ゲートの上面と半導体基板の活性化領域にまた
がって形成したので、半導体基板の上面の浮遊ゲートと
制御ゲートと選択ゲートを２層で形成することができ
る。そのため、このタイプのメモリセルを他のデバイス
と混載する場合に、プロセスの整合性がよく、製造コス
トも従来のくらべて低減できる。回路構成についても、
特別な回路技術を必要とせず従来の回路技術で容易に実
現できる。
【図１】本発明の第１の実施例の半導体記憶装置の構成
を示す平面図
を示す平面図
【図２】同実施例の第１のポリシリコン膜の形成工程を
示すＣ−Ｃ′断面図
示すＣ−Ｃ′断面図
【図３】同実施例の浮遊ゲートの形成工程を示すＣ−
Ｃ′断面図
Ｃ′断面図
【図４】同実施例の第２のポリシリコン膜の形成工程を
示すＣ−Ｃ′断面図
示すＣ−Ｃ′断面図
【図５】同実施例の選択ゲートと制御ゲートの形成工程
を示すＣ−Ｃ′断面図
を示すＣ−Ｃ′断面図
【図６】同実施例のＣ−Ｃ′断面図
【図７】本発明の第２の実施例の半導体記憶装置の構成
を示す平面図
を示す平面図
【図８】同実施例の形成工程を示すＢ−Ｂ′断面図
【図９】同実施例の形成工程を示すＡ−Ａ′断面図
【図１０】従来の半導体記憶装置の断面図
１ 半導体基板 ２ 活性化領域 ２ａ 第１の活性化領域 ２ｂ 第２の活性化領域 ３ 素子分離領域 ４ 第１のゲート絶縁膜 ５ａ 浮遊ゲート ７ 第２のゲート絶縁膜 ９，１８ 選択ゲート １０，１６ 制御ゲート １７ａ 第１の絶縁膜 １７ｂ 第２の絶縁膜
Claims (2)
- 【請求項１】 半導体基板の第１の活性化領域に形成し
た制御ゲートと、底面の一方が前記制御ゲートの上面に
第１の絶縁膜を介して接するとともに底面の他方が前記
半導体基板の第２の活性化領域の上面に第１のゲート絶
縁膜を介して接するように延長した浮遊ゲートと、浮遊
ゲートの上面に第２の絶縁膜を介して接するとともに前
記半導体基板の前記第２の活性化領域の上面に第２のゲ
ート絶縁膜を介して接する選択ゲートとを備えた半導体
記憶装置。 - 【請求項２】 底面の一方が半導体基板の活性化領域の
上面に第１のゲート絶縁膜を介して接するとともに底面
の他方が前記半導体基板の素子分離領域の上面に接する
ように延長した浮遊ゲートと、浮遊ゲートの上面に第１
の絶縁膜を介して接する制御ゲートと、前記浮遊ゲート
の上面に第２の絶縁膜を介して接するとともに前記半導
体基板の前記活性化領域の上面に第２のゲート絶縁膜を
介して接する選択ゲートとを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591393A JPH06244431A (ja) | 1993-02-16 | 1993-02-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2591393A JPH06244431A (ja) | 1993-02-16 | 1993-02-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244431A true JPH06244431A (ja) | 1994-09-02 |
Family
ID=12179021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2591393A Pending JPH06244431A (ja) | 1993-02-16 | 1993-02-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302226A (ja) * | 2008-06-12 | 2009-12-24 | Seiko Epson Corp | 半導体集積回路 |
-
1993
- 1993-02-16 JP JP2591393A patent/JPH06244431A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009302226A (ja) * | 2008-06-12 | 2009-12-24 | Seiko Epson Corp | 半導体集積回路 |
| JP4609533B2 (ja) * | 2008-06-12 | 2011-01-12 | セイコーエプソン株式会社 | 半導体集積回路 |
| US8040728B2 (en) | 2008-06-12 | 2011-10-18 | Seiko Epson Corporation | Semiconductor integrated circuit |
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