JPH10144810A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH10144810A JPH10144810A JP8300100A JP30010096A JPH10144810A JP H10144810 A JPH10144810 A JP H10144810A JP 8300100 A JP8300100 A JP 8300100A JP 30010096 A JP30010096 A JP 30010096A JP H10144810 A JPH10144810 A JP H10144810A
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Abstract
気特性に優れる不揮発性半導体記憶装置を提供する。 【解決手段】半導体基板表面に形成された短冊状溝と、
前記短冊状溝の底面に形成された第1の拡散層と、前記
短冊状溝間の半導体基板表面に形成された第2の拡散層
とを有し、前記短冊状溝の所定の側壁上に第1のゲート
絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊ゲ
ート電極が前記半導体基板表面より上部に突起状に突き
出すように形成され、前記浮遊ゲート電極上に第2のゲ
ート絶縁膜を介して制御ゲート電極が形成され、前記第
1の拡散層をソースとし前記第2の拡散層をドレインと
する浮遊ゲート型トランジスタが形成される。
Description
装置およびその製造方法に関し、特に高密度化に適する
不揮発性半導体記憶装置の構造とその製造方法に関す
る。
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子(メモリセル)の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし 各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。
ン デバイス ミーティング(INTERNATION
AL ELECTRON DEVICES MEETI
NG)1986年592〜595頁のハイ デンシティ
コンタクトレス セルフアラインド EPROM セ
ル アレイ テクノロジ(HIGH DENSITYC
ONTACTLESS SELF ALIGNED E
PROM CELLARRAY TECHNOLOG
Y)と題する論文において、ビット線が拡散層で形成さ
れ、この拡散層の表面が熱酸化されることが示されてい
る。これは、仮想接地線構成(Vertual Gro
und Array:VGA)のコンタクトレス・セル
に関するものである。この他にメモリセル内の一部でコ
ンタクトレス・セルになるものとしてNAND構成に関
するものがある。
導体記憶装置の高密度化あるいは高集積化を容易にする
と共に、メモリセルの平坦化を図り配線の信頼性を向上
させる技術が、U.S.Pat.No.5,414,2
87に記載されている。
t.に記載されている技術を図7に基づいて説明する。
ここで、図7はメモリセル部の概略断面図である。
ン基板101の表面に一定のピッチで溝が形成されてい
る。そして、この溝の凹部底面に導電型がN型の第1の
拡散層102が形成されている。さらに、上記溝の凸部
の上面にもN型の第2の拡散層103が形成されてい
る。
第1のゲート絶縁膜104が形成されている。そして、
上記第1の拡散層102と第2の拡散層103との間の
溝側壁上に、上記第1のゲート絶縁膜104を介して浮
遊ゲート電極105が形成されている。なお、この浮遊
ゲート電極105と第2の拡散層103間はオーバーラ
ップすることのないように形成されている。すなわち、
オフセット領域106が形成されている。
および第1のゲート絶縁膜104を被覆するように、第
2のゲート絶縁膜107が形成されている。さらに、溝
内に埋設され第2のゲート絶縁膜107を被覆する制御
ゲート電極108が形成されている。ここで、この制御
ゲート電極108は、メモリセルのワード線としても機
能する。
ート電極108をゲート電極とし、第1のゲート絶縁膜
104と第2のゲート絶縁膜107の積層膜をゲート絶
縁膜とし、オフセット領域106をチャネル領域とする
選択ゲート用トランジスタが形成されることになる。
び消去の動作について、表1に基づいて説明する。但
し、この表に記載されている数値は一例である。
層103のドレインに6V程度の正の電圧が印加され
る。そして、第1の拡散層103のソースは接地電位に
固定される。このようにして、制御ゲート電極108に
12V程度の高い正の電圧が印加され、ドレイン領域に
発生するチャネルホットエレクトロンが浮遊ゲート電極
105に書込まれる。
1に示すように3通りの方法がある。その第1の方法
は、ソース消去の方法である。この場合には、ソースに
12V程度の高い正の電圧が印加される。そして、ドレ
インは浮遊状態にされ制御ゲートは接地電位に固定され
る。このようにして、浮遊ゲート電極105中の電子が
ソース側に放出されるようになる。
方法である。この場合には、ソースに3V程度の低い正
の電圧が印加される。そして、ドレインは浮遊状態にさ
れ制御ゲートに負の電圧が印加される。この場合にも、
浮遊ゲート電極105中の電子はソース側に放出される
ようになる。
ある。この場合には、ソースとドレインは接地電位に固
定される。そして、制御ゲートに−12V程度と高い負
の電圧が印加される。この場合には、浮遊ゲート電極1
05中の電子はチャネル領域に放出される。
モリセルにおいては、浮遊ゲート型トランジスタは縦型
の構造に形成される。このために、メモリセルの微細化
が容易になり、不揮発性半導体記憶装置のさらなる高集
積化が可能になる。
が微細化してくると、情報電荷(電子)の消去と書込み
の動作において以下のような問題が生じる。
は、表1で示したように、(1)ソースの拡散層に正の
高い電圧を印加するソース消去法、(2)制御ゲートに
負の高い電圧を印加するソース・ゲート消去法あるいは
チャネル消去法、に大別される。第1の消去法の場合に
は、ソースの拡散層に12V程度の電圧が印加されるた
め、拡散層の表面空乏層の電界強度は非常に高くなる。
このため、バンド間トンネリングにより電子・正孔対が
発生し、拡散層の表面部に多数の正孔が蓄積されるよう
になる。そして、この正孔は第1のゲート絶縁膜に注入
され、第1のゲート絶縁膜中に多数のトラップ準位が形
成されると共に、拡散層との界面に多数の界面準位が形
成されるようになる。このようにして、第1のゲート絶
縁膜の劣化が生じるため、このようなメモリセルの書込
み・消去の特性が悪くなる。また、浮遊ゲート電極に蓄
積された電荷の保持特性が悪くなる。
12V程度の負電圧が使用される。このような高い負電
圧の使用のためには、半導体基板に三重構造のウェル
(以下、トリプルウェルという)が必要とされるように
なる。このために、不揮発性半導体記憶装置の製造の工
程数が増加するようになる。
散層近傍で発生するホットエレクトロンが浮遊ゲート電
極に注入される。しかし、従来のメモリセルでは、オフ
セット領域106が存在するために、浮遊ゲート電極が
ホットエレクトロンの発生する領域から離れてしまう。
このため、浮遊ゲート電極へのホットエレクトロンの注
入効率が非常に悪くなり、情報電荷の書込み時間が長く
なる。そして、不揮発性半導体記憶装置の動作速度が低
下するようになる。
の超微細化が容易で、且つ、その電気特性に優れる不揮
発性半導体記憶装置の構造およびその製造方法を提供す
ることにある。
発性半導体記憶装置では、半導体基板表面から所定の深
さに形成された短冊状溝と、前記短冊状溝の底面に形成
された第1の拡散層と、前記短冊状溝間の半導体基板表
面に形成された第2の拡散層とを有し、前記短冊状溝の
所定の側壁上に第1のゲート絶縁膜を介して浮遊ゲート
電極が形成され、前記浮遊ゲート電極が前記半導体基板
表面より上部に突起状に突き出すように形成され、前記
浮遊ゲート電極上に第2のゲート絶縁膜を介して制御ゲ
ート電極が形成され、前記第1の拡散層をソースとし前
記第2の拡散層をドレインとする浮遊ゲート型トランジ
スタが形成されている。
置では、半導体基板表面から所定の深さに形成された第
1の短冊状溝と、前記第1の短冊状溝の底面から半導体
基板の内部に一定の深さに形成された第2の短冊状溝
と、前記第2の短冊状溝の底面に形成された第1の拡散
層と、前記第1の短冊状溝間の半導体基板表面に形成さ
れた第2の拡散層とを有し、前記第2の短冊状溝の幅は
前記第1の短冊状溝の幅より小さくなるように形成さ
れ、前記第1の短冊状溝の所定の側壁上に第1のゲート
絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊ゲ
ート電極が前記半導体基板表面より上部に突起状に突き
出すように形成され、前記第2の短冊状溝の側壁にMI
Sトランジスタのゲート絶縁膜が形成され、前記浮遊ゲ
ート電極上の第2のゲート絶縁膜と前記ゲート絶縁膜と
を被覆する制御ゲート電極が形成され、前記第1の拡散
層と第2の拡散層間に浮遊ゲート型トランジスタと前記
MISトランジスタとが直列に配列されている。
ン酸化膜とその上部に積層されたシリコン窒化膜との積
層絶縁膜で構成されている。
ゲート絶縁膜とはシリコン酸化膜とその上部に積層され
たシリコン窒化膜との積層絶縁膜で構成されている。
込み動作において、前記第1の拡散層と第2の拡散層が
それぞれ接地電位および正の一定電圧に固定され、前記
制御ゲート電極に正の電圧が印加される。
作において、前記第1の拡散層、第2の拡散層および半
導体基板が接地電位に固定され、前記制御ゲート電極に
正の電圧が印加され、前記浮遊ゲート電極の突起状に突
き出したところから前記制御ゲート電極に向かって電子
が放出するようになっている。
法は、半導体基板表面上に2層に積層した短冊状の絶縁
膜を形成する工程と、前記絶縁膜をエッチングマスクに
して半導体基板表面をドライエッチングし短冊状溝を形
成する工程と、前記短冊状溝の側面に第1のゲート絶縁
膜を形成する工程と、全面に多結晶シリコン膜を堆積し
た後、異方性のドライエッチングを施し前記短冊状溝の
側壁部に多結晶シリコン膜を残す工程と、前記積層する
絶縁膜のうちの上部の絶縁膜を除去し前記多結晶シリコ
ン膜に突起部を形成する工程と、全面へのイオン注入と
熱処理とを施し前記短冊状溝の底面に第1の拡散層、前
記短冊状溝間の半導体基板表面に第2の拡散層をそれぞ
れ形成する工程と、全面に第2のゲート絶縁膜を堆積す
る工程と、前記第2のゲート絶縁膜上に制御ゲート電極
を形成し前記制御ゲート電極をエッチングマスクにして
前記側壁にある多結晶シリコン膜をパターニングし浮遊
ゲート電極を形成する工程とを含む。
置の製造方法は、半導体基板表面上に2層に積層した短
冊状の絶縁膜を形成する工程と、前記絶縁膜をエッチン
グマスクにして半導体基板表面をドライエッチングし第
1の短冊状溝を形成する工程と、前記第1の短冊状溝の
側面に第1のゲート絶縁膜を形成する工程と、前記第1
のゲート絶縁膜上に多結晶シリコン膜を形成する工程
と、前記短冊状の絶縁膜と前記多結晶シリコン膜とをエ
ッチングマスクにして前記第1の短冊状溝の底部を再度
ドライエッチングし第2の短冊状溝を形成する工程と、
前記積層する絶縁膜のうちの上部の絶縁膜を除去し前記
多結晶シリコン膜に突起部を形成する工程と、全面への
イオン注入と熱処理とを施し前記第2の短冊状溝の底面
に第1の拡散層、前記第1の短冊状溝間の半導体基板表
面に第2の拡散層をそれぞれ形成する工程と、前記第2
の短冊状溝の側壁にゲート絶縁膜を形成し前記多結晶シ
リコン膜の表面に第2のゲート絶縁膜を堆積する工程
と、前記ゲート絶縁膜上と第2のゲート絶縁膜上に制御
ゲート電極を形成し前記制御ゲート電極をエッチングマ
スクにして前記側壁にある多結晶シリコン膜をパターニ
ングし浮遊ゲート電極を形成する工程とを含む。
を図1に基づいて説明する。図1(a)は本発明のメモ
リセル部の平面図であり、図1(b)は図1(a)に記
すA−Bで切断した断面図である。
表面に形成された短冊状溝の底部に沿って、短冊状の第
1の拡散層2が設けられている。そして、シリコン基板
1の表面に第1の拡散層2と並行する第2の拡散層3が
設けられている。さらに、斜線で示す浮遊ゲート電極4
が形成され、この浮遊ゲート電極4上に設けられた制御
ゲート電極(ワード線)5がメモリセルの行方向に配設
されている。ここで、この制御ゲート電極5に直交する
方向すなわちメモリセルの列方向に、第2の拡散層3が
ビット線として配設されることになる。なお、このよう
な基本構造で、制御ゲート電極5上に絶縁膜を介して、
列方向にビット線用の金属配線層が形成されてもよい。
この場合には、金属配線層は一定間隔で第2の拡散層に
接続される。
が、これも別の金属配線層に接続されるように形成され
てもよい。
1(b)に示すように、シリコン基板1表面の所定の領
域に短冊状溝6が形成される。そして、短冊状溝6の底
面に第1の拡散層2が形成される。さらに、短冊状溝6
の側面には第1のゲート絶縁膜7が形成されている。
絶縁膜7を介して浮遊ゲート電極4が形成されている。
さらには、この浮遊ゲート電極4の上部には図1(b)
に示すような突起部4aが形成されている。
コン基板1の表面には、短冊状溝6に自己整合的(セル
フアライン)に第2の拡散層3と拡散層上絶縁膜8とが
形成されている。
ート電極4の表面には第2のゲート絶縁膜9が形成さ
れ、この第2のゲート絶縁膜9上に制御ゲート電極5が
配設されるようになる。
半導体記憶装置メモリセルの製造方法について説明す
る。図2は、このメモリセルの製造方法を説明する製造
工程順の断面図であり、図1(b)の断面構造を示す。
型がP型のシリコン基板1の表面に拡散層上絶縁膜8と
保護絶縁膜10とが積層して形成される。ここで、拡散
層上絶縁膜8は化学気相成長(CVD)法あるいは熱酸
化で形成される膜厚100nm程度のシリコン酸化膜で
ある。また、保護絶縁膜10はCVD法で形成される膜
厚40nm程度のシリコンオキシナイトライド膜であ
る。
との積層絶縁膜をエッチングマスクにして、シリコン基
板1の表面がドライエッチングされる。なお、この積層
絶縁膜は短冊状にパターニングされているため、このド
ライエッチングで短冊状溝6が形成されることになる。
ここで、短冊状溝6の幅は500nm程度であり、その
深さは450nm程度になるように設定される。
ト絶縁膜7が形成される。ここで、この第1のゲート絶
縁膜7は熱酸化で形成される膜厚30nmのシリコン酸
化膜である。
を含有する多結晶シリコン膜がCVD法で堆積され、さ
らに、異方性のドライエッチングが施されて多結晶シリ
コン膜のエッチバックがなされる。このようにして、図
2(b)に示すように、短冊状の浮遊ゲート電極4が、
短冊状溝6の側面の第1のゲート絶縁膜7、拡散層上絶
縁膜8および保護絶縁膜10の側壁に沿って形成される
ようになる。
10が選択的にエッチング除去される。ここで、このエ
ッチング除去はウェットエッチングで行われる。このエ
ッチングで、保護絶縁膜10の側壁に形成されていた浮
遊ゲート電極4の側面が露出するようになる。このよう
にして、浮遊ゲート電極4の突起部4aが形成されるよ
うになる。
がなされて、第1の拡散層2と第2の拡散層3とが形成
される。ここで、ヒ素イオンのドーズ量は1×1015/
cm2 程度に設定される。また、注入エネルギーは1M
eV程度に設定される。
状の浮遊ゲート電極4の表面に第2のゲート絶縁膜9が
形成される。ここで、第2のゲート絶縁膜9は、浮遊ゲ
ート電極4表面に被着する膜厚10nmのシリコン酸化
膜とその上部に積層された膜厚10nmのシリコン窒化
膜の積層膜で構成される。
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て制御ゲート電極5が形成されるようになる。この微細
加工の工程において、同時に短冊状であった浮遊ゲート
電極4も制御ゲート電極5にセルフアラインにエッチン
グされて、完全に孤立する浮遊ゲート電極4が形成され
るようになる。
面構造のメモリセルが完成することになる。
消去の動作について、表2に基づいて説明する。但し、
この表に記載されている数値は一例である。
層3であるドレインに6V程度の正の電圧が印加され
る。そして、第1の拡散層2であるソースは接地電位に
固定される。このようにして、制御ゲート電極5に12
V程度の高い正の電圧が印加され、ドレイン領域に発生
するチャネルホットエレクトロンが浮遊ゲート電極4に
書込まれる。
に示すように制御ゲート電極5に20V程度の高い正の
電圧が印加される。そして、第1の拡散層2および第2
の拡散層3は共に接地電位に固定される。なお、この場
合にはシリコン基板1も接地電位にされている。このよ
うにして、浮遊ゲート電極4中の電子が制御ゲート電極
5に放出される。
部に突起部4aが特別に設けられている。このために、
消去時においてこの突起部4aに電界が集中するように
なり、メモリセルの消去速度が大きくなる。
および図4に基づいて説明する。ここで、図3は書込み
の動作について従来の技術との比較の下に示している。
なお、書込み条件は、表1と表2で説明した通りで同一
条件になっている。
時間が10msecで終了し浮遊ゲート型トランジスタ
として閾値が7V程度になる。これに対し、従来の技術
の場合には2倍以上の書き込み時間が必要になる。この
ように、本発明では、書込み動作が従来の技術の場合よ
り速くなる。これは、本発明では従来の技術と異なり、
浮遊ゲート電極4が第2の拡散層3すなわちドレインと
第1のゲート絶縁膜7を介してオーバーラップするよう
に形成されているためである。
されるようになる。ここで、図4は消去の動作について
従来の技術との比較の下に示している。なお、消去の条
件は、本発明の効果を明確にするため、従来の技術の場
合も表2で示した本発明の場合と同一になるように設定
されている。すなわち、従来の技術の場合も消去のため
に電子は、浮遊ゲート電極から制御ゲート電極に放出さ
れる。
が1msecで終了し浮遊ゲート型トランジスタとして
閾値が1V程度になる。これに対し、従来の技術の場合
には2倍以上の消去時間が必要になる。このように、本
発明では、消去の動作も従来の技術の場合より速くな
る。これは、本発明では従来の技術と異なり、浮遊ゲー
ト電極4に突起部4aが形成されており、この領域で電
界集中が生じ浮遊ゲート電極から制御ゲート電極に電子
が放出し易くなるからである。
は、表1で説明したような従来の技術の消去の場合に比
較し大幅に短縮するものである。
浮遊ゲート電極4から制御ゲート電極5へ第2のゲート
絶縁膜9を通して行われる。そして、この第2のゲート
絶縁膜9はシリコン酸化膜とシリコン窒化膜の積層膜で
構成されている。このため、消去あるいは書込みの繰り
返しに対して強くなる。これに対して、従来の技術の場
合には、電子の放出は浮遊ゲート電極からソースあるい
はチャネル領域は第1のゲート絶縁膜を通して行われ
る。そして、この第1のゲート絶縁膜はシリコン酸化膜
で構成される。このために、この場合には消去あるいは
書込みの繰り返しに対して弱くなる。
ない。このために、トリプルウェルの形成は不要にな
り、工程数は短縮しチップサイズは小さくなる。
基づいて説明する。第2の実施の形態は、スプリット型
メモリセルに本発明を適用した場合である。図5はこの
メモリセルの断面図となっている。なお、第1の実施の
形態と同一なものは同一の符号で示されている。
遊ゲート型トランジスタにMISトランジスタが直列に
接続される構造のメモリセルである。通常、1個の浮遊
ゲート型トランジスタでメモリセルが構成される場合
に、消去動作において浮遊ゲート電極から電子が過剰に
放出されると、浮遊ゲート型トランジスタはデプレッシ
ョン型になり常時導通状態になる。このために、情報読
み出し時に誤動作が生じるようになる。これを防止する
方法として、スプリット型メモリセルが提案されてい
る。
5に示すように、シリコン基板1表面の所定の領域に第
1の短冊状溝11が形成される。そして、第1の短冊状
溝11の側壁には第1のゲート絶縁膜7が形成されてい
る。さらに、第1の短冊状溝11の側壁に第1のゲート
絶縁膜7を介して浮遊ゲート電極4が形成されている。
さらには、この浮遊ゲート電極4の上部には、図5に示
すような突起部4aが形成されている。
極4にセルフアラインに第2の短冊状溝12が形成さ
れ、この第2の短冊状溝12の底面に第1の拡散層2が
形成され、第1の短冊状溝11の形成されていないシリ
コン基板1の表面には、第1の短冊状溝11にセルフア
ラインに第2の拡散層3と拡散層上絶縁膜8とが形成さ
れている。
ート電極4の表面および第2の短冊状溝12の側面を被
覆するように第2のゲート絶縁膜9が形成され、この第
2のゲート絶縁膜9上に制御ゲート電極5が配設される
ようになる。
半導体記憶装置メモリセルの製造方法について説明す
る。図6は、このメモリセルの製造方法を説明する製造
工程順の断面図である。
と同様に、図6(a)に示すように、導電型がP型のシ
リコン基板1の表面に拡散層上絶縁膜8と保護絶縁膜1
0aとが積層して形成される。ここで、拡散層上絶縁膜
8は膜厚200nm程度のシリコン酸化膜であり、保護
絶縁膜10aは膜厚60nm程度のシリコンオキシナイ
トライド膜である。
aとの積層絶縁膜をエッチングマスクにして、シリコン
基板1の表面がドライエッチングされる。このドライエ
ッチングで第1の短冊状溝11が形成される。ここで、
第1の短冊状溝11の幅は600nm程度であり、その
深さは500nm程度になるように設定される。
1のゲート絶縁膜7が形成される。ここで、この第1の
ゲート絶縁膜7は熱酸化で形成される膜厚30nmのシ
リコン酸化膜である。
を含有する多結晶シリコン膜が堆積され、さらに、異方
性のドライエッチングが施されて多結晶シリコン膜のエ
ッチバックがなされる。このようにして、図6(a)に
示すように、短冊状の浮遊ゲート電極4が第1の短冊状
溝11の側壁に沿って形成されるようになる。
4をエッチングマスクにしたシリコン基板のドライエッ
チングがなされ、第2の短冊状溝12が形成される。
6(b)に示すように保護絶縁膜10aが選択的にエッ
チング除去される。そして、ヒ素不純物のイオン注入と
熱処理とがなされて、第1の拡散層2と第2の拡散層3
とが形成される。ここで、ヒ素イオンのドーズ量は1×
1015/cm2 程度に設定される。
浮遊ゲート電極4の表面に第2のゲート絶縁膜9が形成
される。ここで、第2のゲート絶縁膜9は、浮遊ゲート
電極4表面に被着する膜厚5nmのシリコン酸化膜とそ
の上部に積層された膜厚10nmのシリコンオキシナイ
トライド膜の積層膜で構成される。
積され、フォトリソグラフィ技術とドライエッチング技
術とでこのタングステン・ポリサイド膜が微細加工され
て、図5で説明した制御ゲート電極5が形成されるよう
になる。この微細加工の工程において、同時に短冊状で
あった浮遊ゲート電極4も制御ゲート電極5にセルフア
ラインにエッチングされて、完全に孤立する浮遊ゲート
電極4が形成されるようになる。このようにして、図5
で説明した断面構造のメモリセルが完成することにな
る。
1の実施の形態で説明したのと同様である。すなわち、
その第1の大きな効果は、メモリセルの書込みおよび消
去の動作速度が向上することである。
ジスタがNチャネル型の場合について説明された。本発
明では浮遊ゲート型トランジスタがPチャネル型でも同
様に形成できることに言及しておく。
性半導体記憶装置のメモリセルでは、メモリセルの浮遊
ゲート電極がシリコン基板等の半導体基板の表面に形成
された溝の側壁上に第1のゲート絶縁膜を介して形成さ
れる。そして、この浮遊ゲート電極の上部に突起部が形
成され、この突起部および浮遊ゲート電極の表面を被覆
するように第2のゲート絶縁膜が形成されるようにな
る。さらには、この第2のゲート絶縁膜上に制御ゲート
電極が形成される。
微細化が実現され、不揮発性半導体記憶装置の高集積化
が非常に容易になる。あるいは、半導体記憶装置のチッ
プ面積が大幅に縮小できるようになり、その生産歩留ま
りが向上するようになる。
作では、浮遊ゲート電極の電子はこの突起部の第2のゲ
ート絶縁膜を通して制御ゲート電極に放出されるように
なる。また、従来の技術のようなバンド間トンネリング
により電子・正孔対が発生することがないため、メモリ
セルの消去の特性が非常に向上する。また、浮遊ゲート
電極に蓄積された電荷の保持特性が向上する。
る第2の拡散層近傍のチャネル領域の高電界によって加
速される電子が効率よく浮遊ゲート電極に注入される構
造になっている。このため、電子の注入効率が高く書込
み動作の速度が向上するようになる。
圧は使用されない。このため、トリプルウェルは不要に
なり不揮発性半導体記憶装置の製造の工程数が減少する
ようになる。
容易で、且つ、その電気特性に優れる不揮発性半導体記
憶装置の開発が促進されるようになる。
ルの平面図と断面図である。
グラフである。
ラフである。
モリセルの断面図である。
図である。
Claims (8)
- 【請求項1】 半導体基板表面から所定の深さに形成さ
れた短冊状溝と、前記短冊状溝の底面に形成された第1
の拡散層と、前記短冊状溝間の半導体基板表面に形成さ
れた第2の拡散層とを有し、前記短冊状溝の所定の側壁
上に第1のゲート絶縁膜を介して浮遊ゲート電極が形成
され、前記浮遊ゲート電極が前記半導体基板表面より上
部に突起状に突き出すように形成され、前記浮遊ゲート
電極上に第2のゲート絶縁膜を介して制御ゲート電極が
形成され、前記第1の拡散層をソースとし前記第2の拡
散層をドレインとする浮遊ゲート型トランジスタが形成
されていることを特徴とする不揮発性半導体記憶装置。 - 【請求項2】 半導体基板表面から所定の深さに形成さ
れた第1の短冊状溝と、前記第1の短冊状溝の底面から
半導体基板の内部に一定の深さに形成された第2の短冊
状溝と、前記第2の短冊状溝の底面に形成された第1の
拡散層と、前記第1の短冊状溝間の半導体基板表面に形
成された第2の拡散層とを有し、前記第2の短冊状溝の
幅は前記第1の短冊状溝の幅より小さくなるように形成
され、前記第1の短冊状溝の所定の側壁上に第1のゲー
ト絶縁膜を介して浮遊ゲート電極が形成され、前記浮遊
ゲート電極が前記半導体基板表面より上部に突起状に突
き出すように形成され、前記第2の短冊状溝の側壁にM
ISトランジスタのゲート絶縁膜が形成され、前記浮遊
ゲート電極上の第2のゲート絶縁膜と前記ゲート絶縁膜
とを被覆する制御ゲート電極が形成され、前記第1の拡
散層と第2の拡散層間に浮遊ゲート型トランジスタと前
記MISトランジスタとが直列に配列されていることを
特徴とする不揮発性半導体記憶装置。 - 【請求項3】 前記第2のゲート絶縁膜がシリコン酸化
膜とその上部に積層されたシリコン窒化膜との積層絶縁
膜で構成されていることを特徴とする請求項1記載の不
揮発性半導体記憶装置。 - 【請求項4】 前記ゲート絶縁膜と前記第2のゲート絶
縁膜とがシリコン酸化膜とその上部に積層されたシリコ
ン窒化膜との積層絶縁膜で構成されていることを特徴と
する請求項2記載の不揮発性半導体記憶装置。 - 【請求項5】 不揮発性半導体記憶装置の情報書き込み
動作において、前記第1の拡散層と第2の拡散層がそれ
ぞれ接地電位および正の一定電圧に固定され、前記制御
ゲート電極に正の電圧が印加されることを特徴とする請
求項1または請求項2記載の不揮発性半導体記憶装置。 - 【請求項6】 不揮発性半導体装置の情報消去の動作に
おいて、前記第1の拡散層、第2の拡散層および半導体
基板が接地電位に固定され、前記制御ゲート電極に正の
電圧が印加され、前記浮遊ゲート電極の突起状に突き出
したところから前記制御ゲート電極に向かって電子が放
出することを特徴とする請求項1、請求項2、請求項3
または請求項4記載の不揮発性半導体記憶装置。 - 【請求項7】 半導体基板表面上に2層に積層した短冊
状の絶縁膜を形成する工程と、前記絶縁膜をエッチング
マスクにして半導体基板表面をドライエッチングし短冊
状溝を形成する工程と、前記短冊状溝の側面に第1のゲ
ート絶縁膜を形成する工程と、全面に多結晶シリコン膜
を堆積した後、異方性のドライエッチングを施し前記短
冊状溝と前記絶縁膜の側壁部にのみ多結晶シリコン膜を
残す工程と、前記積層する絶縁膜のうちの上部の絶縁膜
を除去し前記多結晶シリコン膜に突起部を形成する工程
と、全面へのイオン注入と熱処理とを施し前記短冊状溝
の底面に第1の拡散層、前記短冊状溝間の半導体基板表
面に第2の拡散層をそれぞれ形成する工程と、全面に第
2のゲート絶縁膜を堆積する工程と、前記第2のゲート
絶縁膜上に制御ゲート電極を形成し前記制御ゲート電極
をエッチングマスクにして前記側壁にある多結晶シリコ
ン膜をパターニングし浮遊ゲート電極を形成する工程
と、を含むことを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項8】 半導体基板表面上に2層に積層した短冊
状の絶縁膜を形成する工程と、前記絶縁膜をエッチング
マスクにして半導体基板表面をドライエッチングし第1
の短冊状溝を形成する工程と、前記第1の短冊状溝の側
面に第1のゲート絶縁膜を形成し前記第1の短冊状溝と
前記絶縁膜の側壁部に多結晶シリコン膜を形成する工程
と、前記短冊状の絶縁膜と前記多結晶シリコン膜とをエ
ッチングマスクにして前記第1の短冊状溝の底部を再度
ドライエッチングし第2の短冊状溝を形成する工程と、
前記積層する絶縁膜のうちの上部の絶縁膜を除去し前記
多結晶シリコン膜に突起部を形成する工程と、全面への
イオン注入と熱処理とを施し前記第2の短冊状溝の底面
に第1の拡散層、前記第1の短冊状溝間の半導体基板表
面に第2の拡散層をそれぞれ形成する工程と、前記第2
の短冊状溝の側壁にゲート絶縁膜を形成し前記多結晶シ
リコン膜の表面に第2のゲート絶縁膜を堆積する工程
と、前記ゲート絶縁膜上と第2のゲート絶縁膜上に制御
ゲート電極を形成し前記制御ゲート電極をエッチングマ
スクにして前記側壁にある多結晶シリコン膜をパターニ
ングし浮遊ゲート電極を形成する工程と、を含むことを
特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8300100A JP2882389B2 (ja) | 1996-11-12 | 1996-11-12 | 不揮発性半導体記憶装置およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH10144810A true JPH10144810A (ja) | 1998-05-29 |
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JP8300100A Expired - Fee Related JP2882389B2 (ja) | 1996-11-12 | 1996-11-12 | 不揮発性半導体記憶装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100364803B1 (ko) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 제조 방법 |
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KR101001637B1 (ko) | 2008-07-25 | 2010-12-17 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US8035154B2 (en) | 2007-11-07 | 2011-10-11 | Denso Corporation | Semiconductor device including a plurality of memory cells with no difference in erasing properties |
-
1996
- 1996-11-12 JP JP8300100A patent/JP2882389B2/ja not_active Expired - Fee Related
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