JP2004312020A - 双方向性読出し/プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - Google Patents

双方向性読出し/プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 Download PDF

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Abstract

【課題】 高密度な双方向性読出し/プログラム不揮発性メモリセル及び配列を提供する。
【解決手段】 各メモリセル(15)は、電荷を蓄積できる2つの離間した浮遊ゲート(40a、40b)と、チャンネルにより離間されたソース/ドレイン領域(52a、52b)を持つ。チャンネルは3つの部分を有し、1つの浮遊ゲートが第1部分上にあり、別の浮遊ゲートが第2部分上にあり、ゲート電極(62)が第1部分と第2部分の間にあるチャンネルの第3部分の伝導を制御する。制御ゲート(54a、54b)がソース/ドレイン領域の各々に接続されて浮遊ゲートに容量的に結合している。セルはホット・チャンネル電子注入によりプログラムされ、浮遊ゲートからゲート電極への電子のファウラー・ノルデハイム・トンネリングにより消去される。双方向性読出しにてセルが各浮遊ゲートに1ビットを記憶するプログラムを可能にする。
【選択図】 図2P

Description

本発明は、電荷を貯蔵する浮遊ゲートを使用する双方向性読出し/プログラム不揮発性メモリセルに関する。より詳細には、本発明は、単一セル内に複数ビットを記憶可能なこのような不揮発性メモリセル及びこのようなセルの配列及び製造方法に関する。
記憶のために浮遊ゲートを使用した単方向性読出し/プログラム不揮発性メモリセルは、業界で良く知られている。例えば、本出願人に譲渡された特許文献1を参照。典型的に、これらのタイプのメモリセルの各々は、1つのビットを記憶するために導電性浮遊ゲートを使用する。すなわち、浮遊ゲートが電荷を貯蔵するか又はしないかのいずれかである。浮遊ゲート上に貯蔵された電荷はトランジスタのチャンネル中の電荷の流れを制御する。このような不揮発性メモリセルの記憶容量を増大する要望のために、このようなメモリセルの浮遊ゲートにセルの異なる状態を決定する異なる量のいくつかの電荷を貯蔵するようにプログラムし、これにより単一セル中に複数ビットを記憶させる。セルを複数レベル状態の1つにプログラムし、そしてこのような状態を読み出す場合の問題は、1つの状態を他から区別するため浮遊ゲート上に貯蔵される電荷量を大変注意深く制御しなければならないことである。
単一セル中に複数のビットを記憶できる双方向性読出し/プログラム不揮発性メモリセルも業界で良く知られている。例えば、特許文献2を参照。典型的に、これらのタイプのメモリセルは、電荷を捕まえるため、二酸化シリコンなどの2つの絶縁層の間にある窒化シリコンなどの異なる絶縁性トラッピング材料を使用する。また、トランジスタのチャンネル中の電荷の流れを制御するために電荷がソース/ドレインの近くで捕まえられる。セルはソース/ドレイン領域の1つの近くで捕まえられた電荷の状態を決定するために1つの方向に読み出され、そして、ソース/ドレイン領域の他の近くで捕まえられた電荷の状態を決定するために反対方向に読み出される。したがって、これらのセルは双方向的に読み出され及びプログラムされる。
米国特許第5,029,130号公報 米国特許第6,011,725号公報
これらのタイプのセルの問題は、消去のため、プログラミング電荷を「中性化」するために最初にプログラミング電荷が捕まえられた正確に同じ場所のトラッピング材料中に反対導電性の電荷又は正孔が注入又は「プログラム」されなければならないことである。プログラミング電荷と消去電荷とが非導電性トラッピング材料中に注入されるため、電荷は導電性材料のようには移動しない。従って、もし、消去電荷をプログラミング電荷の場所に注入する際に誤りがあると、消去電荷はプログラミング電荷を中性化せず、そしてセルは完全には消去されない。さらに、消去電荷を注入するために、セルは双方向的に消去されなければならず、よって、1つのセルを消去するのに要する時間が増大する。
従って、これらの問題を解決した不揮発性メモリセルと配列が必要である。
本発明においては、複数のビットを記憶するための不揮発性メモリセルが、第1導電性型の単結晶シリコンなどの実質的に単結晶半導体材料を含む。第1導電性型とは異なる第2導電性型の第1領域が基板中に存在する。第1領域から離れて、第2導電性型の第2領域も基板中に存在する。第1部分、第2部分、及び第3部分を有するチャンネル領域が電荷を流すために第1及び第2領域を接続する。誘電体がチャンネル領域上にある。第1浮遊ゲートが、チャンネル領域の第1部分から離間して誘電体上にある。チャンネル領域の第1部分は第1領域の隣接する。第1浮遊ゲートは複数ビットの少なくとも1つの記憶のためのものである。第2浮遊ゲートが、チャンネル領域の第2部分から離間して誘電体上にある。チャンネル領域の第2部分は第2領域に隣接する。第2浮遊ゲートは複数ビットの少なくとも別のものの記憶のためである。ゲート電極が、チャンネル領域の第3部分から離間して誘電体上にある。チャンネルの第3部分は第1部分と第2部分との間にある。第1ゲート電極が第1領域に電気的に接続され、そして第1浮遊ゲートにも容量的に結合される。第2ゲート電極が第2領域に電気的に接続され、そして第2浮遊ゲートにも容量的に結合される。
また、本発明は、前述された不揮発性メモリセルの配列、及び不揮発性メモリセル及び配列の製造方法にも関する。
本発明の方法は、本発明のメモリセル配列を製造する処理ステップを示す図1A乃至1F及び図2A乃至2Pに説明されている。方法は、業界で良く知られている好ましくはP型の半導体基板から出発する。以下に説明される層の厚さは設計規則とプロセス技術生成に依存する。ここで説明されるのは0.1ミクロン・プロセスのものである。しかし、当業者には理解されるように本発明はどんな特定のプロセス技術生成に限定されず、以下に説明されるどんなプロセス・パラメータのどんな特定の値に限定されない。
隔離領域形成
図1A乃至1Fは、基板上に隔離領域を形成する周知のSTI方法を示す。図1Aを参照すると、業界では良く知られている好ましくはP型の半導体基板10(又は、半導体ウェル)の上面図を示す。基板上に材料の第1層12と第2層14とが形成される(例えば、成長又は堆積で)。例えば、第1層12は、約60−150オングストロームの厚さに酸化された又は酸化物堆積(例えば、化学蒸着又はCVD)などの既知の技術により基板10上に形成された二酸化シリコン(以下、「酸化物」)である。第2層14は、約1000−2000オングストロームの厚さに好ましくはCVDで酸化層12上に形成された窒化シリコン(以下、「窒化物」)である。図1Bは、結果として得られた構造の断面図を示す。
一旦、第1及び第2層12/14が形成されると、適当なフォト・レジスト材料16が窒化層14上に塗布されて、図1Cに示すようにY又は列方向に延びる中央領域(ストライプ18)からフォト・レジスト材料を選択的に除去するマスキング・ステップが実行される。フォト・レジスト材料16が除去された場所では、露出された窒化層14及び酸化層12が構造中に溝20を形成するために標準のエッチング技術(すなわち、異方性窒化物及び酸化物エッチ・プロセス)を使用してストライプ18にてエッチ除去される。隣接ストライプ18間の距離Wは、使用されるプロセスの最小のリソグラフイック特徴と同程度に小さくできる。そして、シリコン・エッチ・プロセスが図1Dに示すように、約500−4000オングストロームの深さまでシリコン基板10中に溝20を掘り下げるのに使用される。フォト・レジスト16が除去されない場所では、窒化層14及び酸化層12が維持される。結果として得られる構造が図1Dに示され、隔離された領域24によりインターレースされた能動領域22が画定される。
この構造は残留フォト・レジスト16を除去するためにさらに処理される。そして、二酸化シリコンなどの隔離材料が厚い酸化層の堆積により溝20内に形成され、その後に、図1Eに示すように溝20内の酸化ブロック26を除いて酸化層を除去するために(窒化層14をエッチ・ストップとして使用して)化学機械研磨又はCMPエッチが続く。
上述したSTI隔離方法が、隔離領域24を形成するための好ましい方法である。しかし、周知のLOCOS隔離方法(窪みLOCOS、ポリ緩衝LOCOS等)が代替的に使用でき、この場合、溝20は基板中に延びずに、隔離材料がストライプ領域18の基板表面上に形成できる。図1A乃至1Fは、基板のメモリセル配列領域を示す。ここには、メモリセルの列が隔離領域24により分離された能動領域22内に形成される。また、基板10は、メモリセル配列領域中に形成されたメモリセルを動作するのに使用される制御回路が形成される少なくとも1つの周辺領域を含むことに注意する。好ましくは、隔離ブロック26が周辺領域にも上述した同じSTI又はLOCOSプロセス中に形成される。
メモリセル形成
図1Fに示された構造はさらに以下に説明するように処理される。図2A乃至2Qは、図1Fに垂直な断面(図1C及び1Fに示されるような線2A−2Aに沿った)の能動領域22の構造の断面図を示す。
図2Aに示すように、絶縁層(好ましくは、酸化層)30が基板10上に最初に形成される。基板10の能動領域22部分は、この時にメモリ装置のセル配列部分が周辺領域よりも相対的により良く独立に制御するため、ドープできる。このようなドープは業界に良く知られているVt注入又はセル・ウェル注入として時々呼ばれる。この注入の際、周辺領域は、全体構造上に堆積されてそして基板のメモリセル配列領域だけから除去されるフォト・レジストにより保護される。次に、酸化層30上に窒化物などのハード・マスク材料32の厚い層が形成される(例えば、〜3500Å厚)。複数の平行な第2溝34が窒化層32中に、窒化層32上にフォト・レジスト(マスキング)を塗布し、そして選択された平行ストライプ領域からフォト・レジスト材料を取り除くためにマスキング・ステップが実行される。異方性窒化層エッチがストライプ領域中の窒化層32の露出部分を除去するのに使用されて、酸化層30に延びて露出する第2溝34を残す。フォト・レジストが除去された後、異方性酸化層エッチが酸化層30の露出した部分を除去するために使用されて、第2溝34を基板10へ延ばす。そして、シリコン異方性エッチ・プロセスが各能動領域22中のシリコン基板10中に第2溝34を延ばすために使用される(例えば、ほぼ1つの特徴サイズの深さまで延ばされる。例えば、0.15μm技術では約0.15μm深さ)。交互に、基板10中に溝34が形成された後にフォト・レジストは除去できる。図2Bに結果として得られた能動領域22が示されている。
次に、絶縁材料36の層が(好ましくは、熱的酸化プロセスを使用して)、第2溝34の底と低側側壁を形成する第2溝34中の露出されたシリコンに沿って形成される(例えば、〜70Å乃至120Å厚)。ポリシリコン(以下、「ポリ」という)38の厚い層が構造中に形成されて、第2溝34を満たす。ポリ層38は、イオン注入又はインサイト・プロセスによりドープできる(例えば、n+)。図2Cに結果として得られた能動領域22が示される。
ポリ・エッチ・プロセス(例えば、窒化層32をエッチ・ストップとして使用するCMPプロセス)が、第2溝34中に残留するポリシリコン38のブロック40を除いてポリ層38を除去するために使用される。そして、制御されたポリ・エッチがポリ・ブロック40の高さを低くするために使用されて、図2Dに示すように、ポリ・ブロック40の頂上が基板表面上で且つ隔離領域24中のSTIブロック26の頂上の下に配置される。
そして、別のポリ・エッチが、ポリ・ブロック40の頂上に傾斜部分42を作るために実行される(第2溝側壁の近く)。そして、窒化スペーサー44が第2溝側壁に沿ってポリ・ブロック40の傾斜部分42上に形成される。スペーサーの形成は業界に良く知られていて、構造の輪郭上に材料を堆積することを含み、その後に異方性エッチ・プロセスを続けて、これにより、構造の水平表面から材料を除去し、一方、構造の垂直方向表面上では材料が大部分残こる。スペーサー44は、酸化物、窒化物等のどんな誘電体材料から形成できる。本実施の形態では、絶縁性スペーサー44は、全体構造上に窒化物を堆積し、その後に、スペーサー44を除いた窒化層を除去するために周知の反応性イオンエッチ(RIE)などの異方性窒化物エッチ・プロセスを続けることにより形成される。図2Eに、結果として得られた能動領域22が示される。スペーサー44はポリ・ブロック40の傾斜部分42により形成される先端の鋭さを増強するために使用されるため、窒化物スペーサー44の形成は選択可能であることに注意する。従って、図2F−2Qは、選択的な窒化物スペーサー44無しの残余のステップを示す。
次に、熱酸化プロセスが実行されて、図2Fに示すように、ポリ・ブロック40の露出した頂上表面を酸化する(その上に酸化層46を形成する)。次に、酸化物スペーサー48(図2G)が、構造上に酸化物を堆積して(例えば、約350Å厚)、その後に異方性酸化物エッチをすることにより、第2溝34の側壁に沿って形成される。また、酸化物エッチは第2溝34の各々の酸化層46の中心部分を除去する。図2Gに、結果として得られる能動領域22が示される。
次に、異方性ポリ・エッチが実行されて、酸化物スペーサー48により保護されていないポリ・ブロック40の中心部分を除去し、図2Hに示すように、第2溝34の各々の中に一対の対向するポリ・ブロック40aを残す。そして、絶縁物堆積及び異方性エッチ・バック・プロセスが、第2溝34の内側のポリ・ブロック40aの露出した側壁に沿って絶縁層50を形成するために使用される(図2I参照)。絶縁材料はどんな絶縁材料であることができる(例えば、ONO−酸化物/窒化物/酸化物、又は、他の高誘電体材料)。好ましくは、酸化物堆積/エッチ・プロセスがまた酸化物スペーサー48を厚くして、図2Kに示すように基板10を露出するため、各第2溝34の底の酸化層36の露出部分を除去するように、絶縁材料は酸化物である。
次に、適当なイオン注入(及び可能なアニール)が、第2溝34の底の露出した基板部分中に第1(ソース)領域52を形成するために基板の表面を横断して行われる。ソース領域52は第2溝34に対して自己整列し、そして基板(例えば、P型)の第1導電型とは異なる第2導電型(例えば、N型)を有する。イオンは窒化層32には重大な影響を与えない。図2Kに結果として得られた能動領域22を示す。
図2Lに示されるように、第2溝34をポリ・ブロック54で満たすため、ポリ堆積ステップと、その後に続くポリCMPエッチ(窒化層32をエッチ・ストップとして使用する)とが使用される。窒化物エッチが続き、窒化層32を除去して、ポリ・ブロック40aの上側端を露出する。次に、トンネル酸化層56が、熱酸化、酸化物堆積のいずれか又は両方によりポリ・ブロック40aの露出した上側端の上に形成される。また、この酸化物形成ステップは、ポリ・ブロック54の露出した頂上表面上に酸化層58を形成すると同様に基板10上の酸化層30を厚くするであろう。周辺領域への選択的なVt注入が、能動領域22をマスキングすることによりこの時に実行できる。図2Mと2Nに、結果として得られる能動領域22が示される。
酸化層30は能動領域中のメモリセル及び周辺領域中の制御回路の両方のゲート酸化物として機能する。各装置については、ゲート酸化物の厚さがその最大動作電圧を決定する。すなわち、もし、ある制御回路がメモリセル又は制御回路の他の装置とは異なる電圧で動作することが望まれる場合、ゲート酸化物32の厚さがプロセスのこのポイントで修正できる。限定ではなく例示として、フォト・レジスト60が構造上に形成され、その後に酸化層30の部分を露出するために周辺領域中のフォト・レジストの部分を選択的に除去するマスキング・ステップが続く。図2Oに示すように、酸化層30の露出した部分は薄くできるか(例えば、制御されたエッチを使用して)又は所望の厚さを持つ酸化層30aにより置換される(例えば、酸化物エッチ及び酸化物堆積により)。
フォト・レジスト60の除去後、ポリ堆積ステップが構造上にポリ層62を形成するために使用される(例えば、約500Å厚)。フォト・レジスト堆積とマスキング・ステップが続き、各々が能動領域22上に互いに離間したポリ層62の帯を形成する。図2P中に結果として得られる能動領域22が示される。各ポリ層62はメモリ配列のワード線として機能する。
図2Pに示すように、本発明の方法は一対の離間したソース/ドレイン領域52(a,b)の間に各メモリセル15があるメモリセルの配列を形成する(当業者はソース及びドレインの言葉は操作中に交換できることが理解される)。非平面チャンネル領域が2つのソース領域52(a,b)を、第1部分、第2部分及び第3部分の3つの部分を持つチャンネルで接続する。チャンネル領域の第1部分は、1つの溝34の側壁の1つに沿い、第1ソース領域52aに隣接している。チャンネル領域の第2部分は、他の溝34の側壁の1つに沿い、第2ソース領域52bに隣接している。チャンネル領域の第3部分は第1部分と第2部分の間にあり、実質的に基板10の上表面に沿っている。誘電体層がチャンネル領域上にある。チャンネル領域の第1部分上には、誘電体層36aがある。チャンネル領域の第2部分上には、誘電体層36bがある。チャンネル領域の第3部分上には、誘電体層30がある。第1浮遊ゲート40aは、層36a上にあり、第1ソース領域52aに隣接したチャンネルの第1領域上にある。第2浮遊ゲート40bは、層36b上にあり、第2ソース領域52bに隣接したチャンネルの第2領域上にある。ポリ層62により形成されたゲート電極62は、誘電体層30上にあり、そしてチャンネル領域の第3部分上にある。第1制御ゲート54aが第1ソース領域52aに接続されていて、第1浮遊ゲート40aと容量的に結合している。第2制御ゲート54bが第2ソース領域52bに接続されていて、第2浮遊ゲート40bと容量的に結合している。さらに、浮遊ゲート40a及び40bの各々はゲート電極62と基板10の表面に対して実質的に垂直である。最後に、各ソース領域、例えば、第1ソース領域52aとその関連した制御ゲート、例えば、第1制御ゲート54aは、同じ能動領域22中の隣接メモリセル15と共有される。
浮遊ゲート40(a,b)は、溝34中に配置されていて、各浮遊ゲートは対向していてチャンネル領域の部分から絶縁されている。さらに、各浮遊ゲート40(a,b)は基板表面上に延びて制御ゲート62の1つと対向して絶縁されている端で終わる上側部分を含み、よって、酸化層56を介してのファラー・ノルデハイム・トンネリング経路を提供している。各制御ゲート54は、浮遊ゲート44に沿って延びて絶縁されており(酸化層50により)、これらの間の電圧結合を増強している。
配列を形成する複数のメモリセルに関しては、相互接続は次の通りである。同じ列内、すなわち、同じ能動領域22内のメモリセル15については、各メモリセル15のゲート電極を形成するワード線62が各メモリセル15に対してY方向へ延びている。同じ行内、すなわち、能動領域22及びSTI26を横断するメモリセル15については、ソース線52(a,b)及び/又は関連制御ゲート54(a,b)がこれら各メモリセル15に対してX方向へ延びている。ソース領域52(a,b)が溝34内にあるため、これらは能動領域22内にあり、STI26により接続され、よってアイランドを形成している。この場合、X方向に延びて基板10の表面上の関連制御ゲート54(a,b)は、同じ行内にあるメモリセル15間の接続を形成する。代替的に、図2Kに示されるようなソース領域52を形成する直前に、STI26は隔離領域から除去することができる。その後のソース領域52の形成は、行方向でX方向に延びるメモリセル15間の連続した接続を形成する。もちろん、関連制御ゲート54(a,b)のその後の形成はまた、行方向のメモリセル15を接続するであろう。最後に、上述から理解されるように、隣接する行中のメモリセル15は、同じソース領域52と同じ関連制御ゲート54を共有する。
メモリセル動作
図2Pに示されるメモリセル15の動作を以下に説明する。
消去
メモリセル15は、ソース領域52(a,b)に接続された制御ゲート54(a,b)に0ボルトを加えることにより消去される。同じ電圧が両ソース領域52(a,b)に加えられるため、チャンネル領域内に電荷は流れない。さらに、制御ゲート54(a,b)が浮遊ゲート40(a,b)と高度に容量的に結合しているため、浮遊ゲート40(a,b)は低電圧を経験する。8乃至12ボルトの間の電圧がワード線へ加えられる。これは、浮遊ゲート40(a,b)とワード線62の間に大きな電圧差を生ずる。浮遊ゲート40(a,b)上に蓄積されたどんな電子もワード線62に加えられた正電圧により引き付けられて、ファラー・ノルデハイム・トンネリング機構を介して、電子が浮遊ゲート40(a,b)から取り出されて、ワード線62上へトンネリング酸化物56を介してトンネルされる。この消去のためのポリ・ツー・ポリ・トンネリング機構は特許文献1に説明されている。本特許文献1を参照によりここに組み込む。
プログラミング
メモリセル15のプログラミングは、2つの機構の内の1つ:第1浮遊ゲート40aがプログラムされるか又は第2浮遊ゲート40bがプログラムされるかいずれか、で行うことができる。最初に、第1浮遊ゲート40aのプログラミング、すなわち、第1浮遊ゲート40a上の電子の蓄積を説明する。第1ソース領域52a及び第1制御ゲート54aが、10乃至15ボルトの間の正電圧に維持される。ワード線が、1−2ボルトの正電圧に維持される。第2ソース領域52b及び第2制御ゲート54bが、2−5ボルトの間の正電圧に維持される。第2ソース領域52b及び第2制御ゲート54bの2−5ボルトの正電圧は、たとえ、第2浮遊ゲートがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第2部分を導通するのに十分である。ワード線62の1−2ボルトの正電圧はチャンネル領域の第3部分を導通するのに十分である。第1ソース領域52a及び第1制御ゲート54aの10−15ボルトの間の正電圧はチャンネル領域の第1部分を導通するのに十分である。従って、電子が第2ソース領域54bから第1ソース領域54aへチャンネル領域を流れる。しかし、チャンネル領域が平面的表面から第1溝34aの方向へ実質的に90度の曲がりを持つチャンネル領域の接合部で、電子は第1浮遊ゲート40aに容量的に結合されている第1制御ゲート54a上の正の高電圧により発生される電圧の突然の増加を経験する。これにより電子は第1浮遊ゲート40aに注入されるホット・チャンネルになる。プログラミングのためのホット・チャンネル電子注入のこの機構は、特許文献1に記載されている。
第2浮遊ゲート40bをプログラムするには、第1制御ゲート54a/第1ソース領域52aに加えられる電圧が、第2制御ゲート54b/第2ソース領域52bに加えられる電圧と反転される。
読出し
メモリセル15の読出しは、2つの機構の1つ:第1浮遊ゲート40aの状態を読み出すか又は第2浮遊ゲート40bの状態を読み出すかのいずれか、で実行することができる。最初に、第1浮遊ゲート40a上に電子が蓄積されているかどうか、第1浮遊ゲート40aの状態を読み出す動作について説明する。第1ソース領域52aと第1制御ゲート54aが、0乃至1ボルトの正電圧に維持される。ワード線は、1.5−2.5ボルトの正電圧に維持される。第2ソース領域52bと第2制御ゲート54bは、2−5ボルトの間の正電圧に維持される。第2ソース領域52bと第2制御ゲート54bの2−5ボルトの間の正電圧は、たとえ、第2浮遊ゲート40bがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第2部分を導通するのに十分である。第1ソース領域52aと第1制御ゲート54aの0乃至1ボルトの正電圧は、第1浮遊ゲート40aがプログラムされていない場合のみ、チャンネル領域の第1部分を導通するのに十分である。この場合、電子が第1領域54aから第2領域54bへチャンネル領域を流れる。しかし、もし、第1浮遊ゲート40aがプログラムされていると、0乃至1ボルト正電圧はチャンネル領域の第1部分を導通するのに十分ではない。この場合、チャンネルは非導通に留まる。従って、第2ソース領域52bにて検知される電流の存在/不存在又は電流量が、第1浮遊ゲート40aのプログラミング状態を決定する。
第2浮遊ゲート40bを読み出すには、第1制御ゲート54a/第1ソース領域52aに加えられる電圧が、第2制御ゲート54b/第2ソース領域52bに加えられる電圧と反転される。
メモリセル配列の動作
メモリセル15の配列の動作を以下に説明する。図3に概略的にメモリセルの配列が示されている。図3に示すように、メモリセル15の配列は、複数の列:15a(1−k),15b(1−k)及び15c(1−k)と行:15(a−n)1及び15(a−n)2に配置された複数のメモリセルを持つ。メモリセル15に接続されたワード線62はまた、同じ列の他のメモリセル15に接続されている。メモリセル15に接続された第1及び第2制御ゲート54と第1及び第2ソース領域52はまた、同じ行内の他のメモリセルに接続されている。
消去
消去動作において、共通ワード線62により接続された同じ列内のメモリセル15は同時に消去される。従って、例えば、もし、列15b(1−n)内のメモリセル15を消去したい場合、ワード線2が、8乃至12ボルトに維持される。選択されないワード線1及び3は、0ボルトに維持される。全てのソース領域/制御ゲート線、すなわち、線52A、52B及び52Cもまた、0ボルトに維持される。このようにして、全てのメモリセル15b(1−n)が同時に消去されるが、他の列内のメモリセルに関して、消去妨害は発生しない。
プログラム
メモリセル15b1の第1浮遊ゲート40aがプログラムされると仮定する。従って、上述の説明に基づいて、さまざまな線に加えられる電圧は次の通りである。線2は1乃至2ボルトの正電圧、線52Aは2乃至5ボルトの正電圧、線52Bは10乃至15ボルトの正電圧である。
選択されていないワード線62及び選択されていないソース領域/制御ゲートに加えられる電圧は以下の通りである。線1及び3は0ボルト、線52Cは0ボルトである。選択されていないメモリセル15の「妨害」は次の通りである。
選択されていない列中のメモリセル15について、線1及び3へ0ボルトを加えることは、これらのメモリセル15c(1−n)及び15a(1−n)のチャンネル領域はいずれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあって、選択されていない行にあるメモリセル15b2について、線52Cへ0ボルトを加えることは、ソース領域52Cに隣接したメモリセル15b2のチャンネル領域の部分は導通しないことを意味する。この場合、線52Cに接続したソース領域及び線52Bに接続したソース領域の間のチャンネルは遮断される。従って、メモリセル15b2にはほとんど又は全く妨害は発生しない。
メモリセル15b1の第2浮遊ゲート40bのプログラミングは、さまざまな線へ以下の電圧を加える。線2に1.5乃至2.5ボルトの正電圧、線52Bに2乃至5ボルトの正電圧、線52Aに10乃至15ボルトの正電圧を加え、全ての選択されていないワード線及び選択されていない行線は0ボルトに維持される。
読出し
メモリセル15b1の第2浮遊ゲート40bが読み出されると仮定する。よって、前述の説明に従って、以下の様に電圧がさまざまな線に加えられる。線2に1.5乃至2.5ボルトの間の正電圧、線52Aに0乃至1ボルトの間の正電圧、線52Bに2乃至5ボルトの間の正電圧が加えられる。
選択されていないワード線62及び選択されていないソース領域/制御ゲートに加えられる電圧は以下の通りである。線1及び3には0ボルト、線52Cは0ボルトである。選択されていないメモリセル15への「妨害」は次の通りである。
選択されていない列中のメモリセル15について、線1及び3へ0ボルトを加えることは、メモリセル15c(1−n)及び15a(1−n)のチャンネル領域がどれも導通しないことを意味する。従って、妨害はない。同じ選択された列内にあるが選択されていない行にあるメモリセル15b2については、線52Cへ0ボルトを加えることは、ソース領域52Cへ隣接したメモリセル15b2のチャンネル領域の部分が導通しないことを意味する。この場合、ソース領域52Cとソース領域52Bの間のチャンネルは遮断される。従って、メモリセルへの妨害はほとんど又は全く生じない。
メモリセル15b1の第1浮遊ゲート40aの読出しは、以下の電圧をさまざまな線へ加える。線2に1.5乃至2.5ボルトの間の正電圧、線52Aに2乃至5ボルトの正電圧、線52Bに0乃至1ボルトの正電圧を加え、全ての選択されていないワード線及び選択されていない行線は0ボルトに維持される。
当業者には理解されるように、線52A、52B及び52Cは埋め込まれた拡散線であり、接点がメモリセルの配列の外側でこれらの線に作られる。1つの手法では、埋め込まれた拡散及びメモリ配列中の制御ゲートへ電気的に接続された埋め込まれた拡散線52に接続するために制御ゲート54が使用される。
以上の説明により、新規で高密度の不揮発性メモリセル、配列及び製造方法が開示された。好ましい実施の形態では、メモリセル内の2つの浮遊ゲートの各々に単一ビットが記憶されることが説明されたが、単一のメモリセル内の各々の浮遊ゲート上に複数ビットを記憶して、よって、記憶密度をさらに増加することも本発明の精神の範囲内にある。
隔離領域を形成するため本発明の方法の第1ステップに使用される半導体基板の上面図。 本発明の最初の処理ステップを示す線1B−1Bに沿って切断した構造の断面図。 隔離領域が画定された図1Bの構造の処理の次のステップを示す構造の上面図。 構造中に形成された隔離トレンチを示す線1D−1Dに沿って切断した図1Cの構造の断面図。 図1Dの構造の隔離トレンチ中の隔離ブロック材料の形成を示す断面図。 図1Eの構造の隔離領域の最終構造を示す断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明の浮遊ゲートメモリセルの不揮発性メモリ配列形成の半導体構造処理ステップの順序を示す図1Fの半導体構造の線2A−2Aに沿って切断した断面図。 本発明のメモリセル配列の概略的回路図。
符号の説明
10 半導体基板
15 メモリセル
20 溝
22 能動領域
30 酸化層(誘電体層)
34a 第1溝
34b 第2溝
36a、36b 誘電体層
40a 第1浮遊ゲート
40b 第2浮遊ゲート
52a 第1ソース領域
52b 第2ソース領域
54a 第1制御ゲート
54b 第2制御ゲート
56 酸化層
62 ゲート電極(ワード線)

Claims (47)

  1. 複数のビットを記憶するための不揮発性メモリセルであって、
    第1導電型の実質的に単結晶半導体材料と、
    前記材料内の前記第1導電型とは異なる第2導電型の第1領域と、
    前記第1領域と離間した前記材料内の前記第2導電型の第2領域と、
    電荷の伝導のために前記第1及び第2領域を接続する第1部分、第2部分、及び第3部分を有するチャンネル領域と、
    前記チャンネル領域上の誘電体と、
    前記複数のビットの少なくとも1つを記憶するため、前記第1領域に隣接した前記チャンネル領域の前記第1部分から離間した、前記誘電体上の第1浮遊ゲートと、
    前記複数のビットの少なくとも別を記憶するため、前記第2領域に隣接した前記チャンネル領域の前記第2部分から離間した、前記誘電体上の第2浮遊ゲートと、
    前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間した、前記誘電体上のゲート電極と、
    前記第1領域に電気的に接続し且つ前記第1浮遊ゲートに容量的に結合した第1ゲート電極と、
    前記第2領域に電気的に接続し且つ前記第2浮遊ゲートに容量的に結合した第2ゲート電極と、
    を含むメモリセル。
  2. 前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項1に記載のメモリセル。
  3. 前記チャンネル領域の前記第1部分が実質的に前記平面表面に対して垂直な請求項2に記載のメモリセル。
  4. 前記チャンネル領域の前記第2部分が実質的に前記平面表面に対して垂直な請求項3に記載のメモリセル。
  5. 前記チャンネル領域の前記第3部分が実質的に前記平面表面に対して平行な請求項4に記載のメモリセル。
  6. 前記シリコンが底壁と側壁とを持つ第1溝を有し、前記チャンネル領域の前記第1部分が前記側壁に沿っている請求項5に記載のメモリセル。
  7. 前記シリコンが底壁と側壁とを持つ第2溝を有し、前記チャンネル領域の前記第2部分が前記第2溝の前記側壁に沿っている請求項6に記載のメモリセル。
  8. 前記第1浮遊ゲートが前記第1溝の前記側壁から離間して前記第1溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項7に記載のメモリセル。
  9. 前記第2浮遊ゲートが前記第2溝の前記側壁から離間して前記第2溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項8に記載のメモリセル。
  10. 前記第1領域が前記第1溝の前記底壁に沿っている請求項9に記載のメモリセル。
  11. 前記第2領域が前記第2溝の前記底壁に沿っている請求項10に記載のメモリセル。
  12. 前記第1ゲート電極が前記第1溝内にあり、前記第1浮遊ゲートから離間し且つ前記第1領域と電気的に接続している請求項11に記載のメモリセル。
  13. 前記第2ゲート電極が前記第2溝内にあり、前記第2浮遊ゲートから離間し且つ前記第2領域と電気的に接続している請求項12に記載のメモリセル。
  14. 複数の行及び列に配置された不揮発性メモリセルの配列であって、
    第1導電型の実質的に単結晶の半導体材料と、
    前記半導体材料中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルと、を含み、各メモリセルが、
    前記材料内の前記第1導電型とは異なる第2導電型の第1領域と、
    前記第1領域と離間した前記材料内の前記第2導電型の第2領域と、
    電荷の伝導のために前記第1及び第2領域を接続する第1部分、第2部分、及び第3部分を有するチャンネル領域と、
    前記チャンネル領域上の誘電体と、
    前記複数のビットの少なくとも1つを記憶するため、前記第1領域に隣接した前記チャンネル領域の前記第1部分から離間した、前記誘電体上の第1浮遊ゲートと、
    前記複数のビットの少なくとも別を記憶するため、前記第2領域に隣接した前記チャンネル領域の前記第2部分から離間した、前記誘電体上の第2浮遊ゲートと、
    前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間した、前記誘電体上のゲート電極と、
    前記第1領域に電気的に接続し且つ前記第1浮遊ゲートに容量的に結合した第1ゲート電極と、
    前記第2領域に電気的に接続し且つ前記第2浮遊ゲートに容量的に結合した第2ゲート電極と、を含み、
    同じ行内の前記メモリセルが共通に前記ゲート電極を有し、
    同じ列内の前記メモリセルが共通に前記第1領域と、共通に前記第2領域と、共通に第1ゲート電極と、共通に第2ゲート電極とを有し、
    隣接する列内の前記メモリセルが共通に前記第1領域と、共通に前記第1ゲート電極とを有する配列。
  15. 前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項14に記載の配列。
  16. 前記チャンネル領域の前記第1部分が実質的に前記平面表面に対して垂直な請求項15に記載の配列。
  17. 前記チャンネル領域の前記第2部分が実質的に前記平面表面に対して垂直な請求項16に記載の配列。
  18. 前記チャンネル領域の前記第3部分が実質的に前記平面表面に対して平行な請求項17に記載の配列。
  19. 前記シリコンが底壁と側壁とを持つ第1溝を有し、前記チャンネル領域の前記第1部分が前記側壁に沿っている請求項18に記載の配列。
  20. 前記シリコンが底壁と側壁とを持つ第2溝を有し、前記チャンネル領域の前記第2部分が前記第2溝の前記側壁に沿っている請求項19に記載の配列。
  21. 前記第1浮遊ゲートが前記第1溝の前記側壁から離間して前記第1溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項20に記載の配列。
  22. 前記第2浮遊ゲートが前記第2溝の前記側壁から離間して前記第2溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項21に記載の配列。
  23. 前記第1領域が前記第1溝の前記底壁に沿っている請求項22に記載の配列。
  24. 前記第2領域が前記第2溝の前記底壁に沿っている請求項23に記載の配列。
  25. 前記第1ゲート電極が前記第1溝内にあり、前記第1浮遊ゲートから離間し且つ前記第1領域と電気的に接続している請求項24に記載の配列。
  26. 前記第2ゲート電極が前記第2溝内にあり、前記第2浮遊ゲートから離間し且つ前記第2領域と電気的に接続している請求項25に記載の配列。
  27. 第1導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルの配列を製造する方法であって、不揮発性メモリセルの前記配列は前記半導体基板中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルを有し、
    前記半導体基板上に前記列方向に延びて互いに実質的に平行な離間した隔離領域を形成して、隣り合う隔離領域の各対の間に能動領域を形成し、前記半導体基板は表面を有し、
    各能動領域中に各々が複数のビットを記憶する複数のメモリセルを形成し、各メモリセルの形成は、
    各々が側壁と底壁を持つ第1溝及び第2溝を、半導体基板の表面内に離間して形成し、
    第1領域及び第2領域を前記第1溝及び第2溝の前記底壁中にそれぞれ形成し、前記第1領域及び第2領域は前記第1導電型とは異なる第2導電型であり、電荷を伝導するため前記第1領域及び第2領域を接続するチャンネル領域を形成し、前記チャンネル領域は第1部分、第2部分、及び第3部分を有し、
    前記チャンネル領域上に誘電体を形成し、
    前記複数のビットの少なくとも1つを記憶するための第1浮遊ゲートを、前記誘電体上に、前記第1溝の前記側壁及び前記チャンネル領域の前記第1部分から離間して前記第1溝内に形成し、前記チャンネル領域の前記第1部分は前記第1領域に隣接し、
    前記複数のビットの少なくとも別を記憶するための第2浮遊ゲートを、前記誘電体上に、前記第2溝の前記側壁及び前記チャンネル領域の前記第2部分から離間して前記第2溝内に形成し、前記チャンネル領域の前記第2部分は前記第2領域に隣接し、
    ゲート電極を、前記誘電体上に、前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間して形成し、
    第1ゲート電極を前記第1溝内に形成して、前記第1領域と電気的に接続し且つ前記第1浮遊ゲートと容量的に結合し、
    第2ゲート電極を前記第2溝内に形成して、前記第2領域と電気的に接続し且つ前記第2浮遊ゲートと容量的に結合する、
    各ステップを含む方法。
  28. 前記第1ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第1ゲート電極を形成することを含む請求項27に記載の方法。
  29. 前記第2ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第2ゲート電極を形成することを含む請求項28に記載の方法。
  30. 前記第1領域及び第2領域を形成する前記ステップが、複数の列を横断する前記行方向へ連続的に前記第1領域及び第2領域を形成することを含む請求項29に記載の方法。
  31. 前記第1領域及び第2領域を形成する前記ステップが、能動領域内の1つの列内の前記第1領域及び第2領域のみを形成することを含む請求項29に記載の方法。
  32. 前記ゲート電極を形成する前記ステップが、複数のメモリセルを横断して前記列方向へ連続的に前記ゲート電極を形成することを含む請求項29に記載の方法。
  33. 第1導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルを製造する方法であって、前記不揮発性メモリセルは複数のビットを記憶するものであり、
    各々が側壁と底壁を持つ第1溝及び第2溝を、半導体基板の表面内に離間して形成し、
    第1領域及び第2領域を前記第1溝及び第2溝の前記底壁中にそれぞれ形成し、前記第1領域及び第2領域は前記第1導電型とは異なる第2導電型であり、電荷を伝導するため前記第1領域及び第2領域を接続するチャンネル領域を形成し、前記チャンネル領域は第1部分、第2部分、及び第3部分を有し、
    前記チャンネル領域上に誘電体を形成し、
    前記複数のビットの少なくとも1つを記憶するための第1浮遊ゲートを、前記誘電体上に、前記第1溝の前記側壁及び前記チャンネル領域の前記第1部分から離間して前記第1溝内に形成し、前記チャンネル領域の前記第1部分は前記第1領域に隣接し、
    前記複数のビットの少なくとも別を記憶するための第2浮遊ゲートを、前記誘電体上に、前記第2溝の前記側壁及び前記チャンネル領域の前記第2部分から離間して前記第2溝内に形成し、前記チャンネル領域の前記第2部分は前記第2領域に隣接し、
    ゲート電極を、前記誘電体上に、前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間して形成し、
    第1ゲート電極を前記第1溝内に形成して、前記第1領域と電気的に接続し且つ前記第1浮遊ゲートと容量的に結合し、
    第2ゲート電極を前記第2溝内に形成して、前記第2領域と電気的に接続し且つ前記第2浮遊ゲートと容量的に結合する、
    各ステップを含む方法。
  34. ゲート電極を前記誘電体上に形成する前記ステップがさらに、前記第1及び第2浮遊ゲートから前記ゲート電極へ電子のファウラー・ノルデハイム・トンネリングを許容する厚さの絶縁材料を前記第1及び第2浮遊ゲート電極とゲート電極との間に形成することを含む請求項33に記載の方法。
  35. 前記第1及び第2浮遊ゲートを形成する前記ステップが、基板表面上に前記第1及び第2浮遊ゲートを形成することを含む請求項34に記載の方法。
  36. 不揮発性メモリセルであって、
    第1導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の第1溝及び第2溝とを有し、前記溝の各々は側壁と底を有し、
    前記第1溝の前記底に沿った第2導電型の第1領域と、
    前記第2溝の前記底に沿った前記第2導電型の第2領域と、
    前記第1領域と前記第2領域との間のチャンネル領域と、前記チャンネル領域は前記第1溝の前記側壁に沿った第1部分、前記表面に沿った第2部分、及び前記第2溝の前記側壁に沿った第3部分を有し、
    前記第1溝の前記側壁に沿い前記チャンネル領域の前記第1部分から絶縁されて、前記底から最も離れた先端を持った第1浮遊ゲートと、
    前記第2溝の前記側壁に沿い前記チャンネル領域の前記第3部分から絶縁されて、前記底から最も離れた先端を持った第2浮遊ゲートと、
    前記第1及び第2浮遊ゲートの前記先端から絶縁されて且つ前記チャンネル領域の方向へ前記浮遊ゲートに対して実質的に垂直に延びた消去ゲートと、
    前記先端と前記消去ゲートとの間にあり、前記先端から前記消去ゲートへ電荷のトンネルを許容する絶縁材料と、
    を含むメモリセル。
  37. 前記基板が、単結晶シリコンである請求項36に記載のメモリセル。
  38. 前記絶縁材料が、二酸化シリコンである請求項37に記載のメモリセル。
  39. 前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項38に記載のメモリセル。
  40. 前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項39に記載のメモリセル。
  41. 前記浮遊ゲートが、前記第1領域に容量的に結合している請求項40に記載のメモリセル。
  42. 不揮発性メモリセルの配列であって、
    第1導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の複数の溝とを有し、各溝は側壁と底を有し、
    前記基板中に複数の行及び列に配置された複数の不揮発性メモリセルと、を含み、前記不揮発性メモリセルの各々が、
    1つ置きの溝の各々の前記底に沿った第2導電型の第1領域と、
    前記第1領域を持つ溝の間の各溝の前記底に沿った前記第2導電型の第2領域と、
    前記第1領域及び前記第2領域の間のチャンネル領域と、前記チャンネル領域は各溝の前記側壁に沿った第1部分と前記表面に沿った第2部分を有し、
    各々が各溝の前記側壁に沿い且つ前記チャンネル領域の前記第1部分から絶縁されていて、前記底から最も離れた先端を有する2つの浮遊ゲートと、
    前記浮遊ゲートの前記先端から絶縁されて前記浮遊ゲートに対して実質的に垂直に前記チャンネル領域の方向へ延びた消去ゲートと、
    前記先端から前記消去ゲートへの電荷のトンネルを許容する前記先端と前記消去ゲートとの間の絶縁材料と、を含み、
    同じ行内の前記メモリセルが第1領域を一緒に接続し、同じ列内の前記メモリセルが消去ゲートを一緒に接続し且つ第2領域を一緒に接続した配列。
  43. 前記基板が、単結晶シリコンである請求項42に記載の配列。
  44. 前記絶縁材料が、二酸化シリコンである請求項43に記載の配列。
  45. 前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項44に記載の配列。
  46. 前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項45に記載の配列。
  47. 前記浮遊ゲートが、前記第1領域に容量的に結合している請求項46に記載の配列。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815758B1 (en) * 2003-08-22 2004-11-09 Powerchip Semiconductor Corp. Flash memory cell
US6977412B2 (en) * 2003-09-05 2005-12-20 Micron Technology, Inc. Trench corner effect bidirectional flash memory cell
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
TWI270181B (en) * 2005-03-18 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and method of fabricating the same
US7358559B2 (en) * 2005-09-29 2008-04-15 Silicon Storage Technology, Inc. Bi-directional read/program non-volatile floating gate memory array, and method of formation
US7709307B2 (en) * 2006-08-24 2010-05-04 Kovio, Inc. Printed non-volatile memory
US7470949B1 (en) 2007-07-25 2008-12-30 Silicon Storage Technology, Inc. Bidirectional nonvolatile memory cell having charge trapping layer in trench and an array of such memory cells, and method of manufacturing
US7800159B2 (en) * 2007-10-24 2010-09-21 Silicon Storage Technology, Inc. Array of contactless non-volatile memory cells
US7826267B2 (en) * 2008-05-23 2010-11-02 Silicon Storage Technology, Inc. Method and apparatus for reading and programming a non-volatile memory cell in a virtual ground array
CN102593061B (zh) * 2011-01-07 2015-12-02 上海华虹宏力半导体制造有限公司 分立栅快闪存储器及其制造方法
CN110010606B (zh) 2018-01-05 2023-04-07 硅存储技术公司 衬底沟槽中具有浮栅的双位非易失性存储器单元
CN110021602B (zh) 2018-01-05 2023-04-07 硅存储技术公司 在专用沟槽中具有浮栅的非易失性存储器单元

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10112511A (ja) * 1996-10-07 1998-04-28 Ricoh Co Ltd 半導体不揮発性メモリ及びその製造方法
JPH10144810A (ja) * 1996-11-12 1998-05-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JPH11508734A (ja) * 1995-07-05 1999-07-27 シーメンス アクチエンゲゼルシヤフト リードオンリメモリセル装置の製造方法
JPH11251465A (ja) * 1997-12-22 1999-09-17 Siemens Ag Eepromおよびeepromの製造方法
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
JP2001284473A (ja) * 2000-03-28 2001-10-12 Sanyo Electric Co Ltd 不揮発性半導体メモリ
WO2002073698A2 (en) * 2001-03-08 2002-09-19 Micron Technology, Inc. A 2f2 memory device system and method
US6462375B1 (en) * 2002-04-01 2002-10-08 Silicon Based Technology Corp. Scalable dual-bit flash memory cell and its contactless flash memory array
JP2002343895A (ja) * 2001-05-14 2002-11-29 Innotech Corp 半導体記憶装置及びその製造方法
JP2003124361A (ja) * 2001-10-18 2003-04-25 Sanyo Electric Co Ltd 半導体メモリ
JP2003303906A (ja) * 2002-03-28 2003-10-24 Samsung Electronics Co Ltd 不揮発性メモリセル及びその製造方法
JP2003303908A (ja) * 2002-04-05 2003-10-24 Silicon Storage Technology Inc 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー
JP2004006658A (ja) * 2002-03-27 2004-01-08 Innotech Corp 半導体装置および半導体メモリ
JP2004289162A (ja) * 2003-03-21 2004-10-14 Silicon Storage Technology Inc 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ
JP2004289161A (ja) * 2003-03-21 2004-10-14 Silicon Storage Technology Inc 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4868629A (en) * 1984-05-15 1989-09-19 Waferscale Integration, Inc. Self-aligned split gate EPROM
JPH07120720B2 (ja) 1987-12-17 1995-12-20 三菱電機株式会社 不揮発性半導体記憶装置
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
ATE238609T1 (de) * 1991-08-29 2003-05-15 Hyundai Electronics Ind Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat
US5278439A (en) * 1991-08-29 1994-01-11 Ma Yueh Y Self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH05211338A (ja) * 1991-10-09 1993-08-20 Mitsubishi Electric Corp 不揮発性半導体装置
US5712180A (en) 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
JP3403877B2 (ja) * 1995-10-25 2003-05-06 三菱電機株式会社 半導体記憶装置とその製造方法
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6281545B1 (en) 1997-11-20 2001-08-28 Taiwan Semiconductor Manufacturing Company Multi-level, split-gate, flash memory cell
US6093945A (en) 1998-07-09 2000-07-25 Windbond Electronics Corp. Split gate flash memory with minimum over-erase problem
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
KR20010004990A (ko) 1999-06-30 2001-01-15 김영환 플래쉬 이이피롬 셀 및 그 제조 방법
US6329685B1 (en) 1999-09-22 2001-12-11 Silicon Storage Technology, Inc. Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby
KR100360496B1 (ko) 2000-04-15 2002-11-13 삼성전자 주식회사 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법
US6426896B1 (en) 2000-05-22 2002-07-30 Actrans System Inc. Flash memory cell with contactless bit line, and process of fabrication
US20020163031A1 (en) 2001-05-02 2002-11-07 Chien-Hung Liu Dual-bit flash memory built from a discontinuous floating gate
US6541815B1 (en) 2001-10-11 2003-04-01 International Business Machines Corporation High-density dual-cell flash memory structure
US6780785B2 (en) 2002-11-05 2004-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure with unique erasing gate in split gate flash

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11508734A (ja) * 1995-07-05 1999-07-27 シーメンス アクチエンゲゼルシヤフト リードオンリメモリセル装置の製造方法
JPH10112511A (ja) * 1996-10-07 1998-04-28 Ricoh Co Ltd 半導体不揮発性メモリ及びその製造方法
JPH10144810A (ja) * 1996-11-12 1998-05-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JPH11251465A (ja) * 1997-12-22 1999-09-17 Siemens Ag Eepromおよびeepromの製造方法
US6151248A (en) * 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
JP2001284473A (ja) * 2000-03-28 2001-10-12 Sanyo Electric Co Ltd 不揮発性半導体メモリ
WO2002073698A2 (en) * 2001-03-08 2002-09-19 Micron Technology, Inc. A 2f2 memory device system and method
JP2002343895A (ja) * 2001-05-14 2002-11-29 Innotech Corp 半導体記憶装置及びその製造方法
JP2003124361A (ja) * 2001-10-18 2003-04-25 Sanyo Electric Co Ltd 半導体メモリ
JP2004006658A (ja) * 2002-03-27 2004-01-08 Innotech Corp 半導体装置および半導体メモリ
JP2003303906A (ja) * 2002-03-28 2003-10-24 Samsung Electronics Co Ltd 不揮発性メモリセル及びその製造方法
US6462375B1 (en) * 2002-04-01 2002-10-08 Silicon Based Technology Corp. Scalable dual-bit flash memory cell and its contactless flash memory array
JP2003303908A (ja) * 2002-04-05 2003-10-24 Silicon Storage Technology Inc 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー
JP2004289162A (ja) * 2003-03-21 2004-10-14 Silicon Storage Technology Inc 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ
JP2004289161A (ja) * 2003-03-21 2004-10-14 Silicon Storage Technology Inc 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ

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