JP2004312020A - 双方向性読出し/プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - Google Patents
双方向性読出し/プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 Download PDFInfo
- Publication number
- JP2004312020A JP2004312020A JP2004112442A JP2004112442A JP2004312020A JP 2004312020 A JP2004312020 A JP 2004312020A JP 2004112442 A JP2004112442 A JP 2004112442A JP 2004112442 A JP2004112442 A JP 2004112442A JP 2004312020 A JP2004312020 A JP 2004312020A
- Authority
- JP
- Japan
- Prior art keywords
- region
- groove
- channel region
- floating gate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000007667 floating Methods 0.000 title claims abstract description 112
- 238000000034 method Methods 0.000 title claims description 40
- 230000002457 bidirectional effect Effects 0.000 title abstract description 5
- 230000005689 Fowler Nordheim tunneling Effects 0.000 claims abstract 2
- 239000004065 semiconductor Substances 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 13
- 239000013078 crystal Substances 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 230000005641 tunneling Effects 0.000 claims description 6
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 239000000243 solution Substances 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 20
- 238000002955 isolation Methods 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- 230000008021 deposition Effects 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7887—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
- G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】 各メモリセル(15)は、電荷を蓄積できる2つの離間した浮遊ゲート(40a、40b)と、チャンネルにより離間されたソース/ドレイン領域(52a、52b)を持つ。チャンネルは3つの部分を有し、1つの浮遊ゲートが第1部分上にあり、別の浮遊ゲートが第2部分上にあり、ゲート電極(62)が第1部分と第2部分の間にあるチャンネルの第3部分の伝導を制御する。制御ゲート(54a、54b)がソース/ドレイン領域の各々に接続されて浮遊ゲートに容量的に結合している。セルはホット・チャンネル電子注入によりプログラムされ、浮遊ゲートからゲート電極への電子のファウラー・ノルデハイム・トンネリングにより消去される。双方向性読出しにてセルが各浮遊ゲートに1ビットを記憶するプログラムを可能にする。
【選択図】 図2P
Description
従って、これらの問題を解決した不揮発性メモリセルと配列が必要である。
また、本発明は、前述された不揮発性メモリセルの配列、及び不揮発性メモリセル及び配列の製造方法にも関する。
図1A乃至1Fは、基板上に隔離領域を形成する周知のSTI方法を示す。図1Aを参照すると、業界では良く知られている好ましくはP型の半導体基板10(又は、半導体ウェル)の上面図を示す。基板上に材料の第1層12と第2層14とが形成される(例えば、成長又は堆積で)。例えば、第1層12は、約60−150オングストロームの厚さに酸化された又は酸化物堆積(例えば、化学蒸着又はCVD)などの既知の技術により基板10上に形成された二酸化シリコン(以下、「酸化物」)である。第2層14は、約1000−2000オングストロームの厚さに好ましくはCVDで酸化層12上に形成された窒化シリコン(以下、「窒化物」)である。図1Bは、結果として得られた構造の断面図を示す。
図1Fに示された構造はさらに以下に説明するように処理される。図2A乃至2Qは、図1Fに垂直な断面(図1C及び1Fに示されるような線2A−2Aに沿った)の能動領域22の構造の断面図を示す。
図2Pに示されるメモリセル15の動作を以下に説明する。
消去
メモリセル15は、ソース領域52(a,b)に接続された制御ゲート54(a,b)に0ボルトを加えることにより消去される。同じ電圧が両ソース領域52(a,b)に加えられるため、チャンネル領域内に電荷は流れない。さらに、制御ゲート54(a,b)が浮遊ゲート40(a,b)と高度に容量的に結合しているため、浮遊ゲート40(a,b)は低電圧を経験する。8乃至12ボルトの間の電圧がワード線へ加えられる。これは、浮遊ゲート40(a,b)とワード線62の間に大きな電圧差を生ずる。浮遊ゲート40(a,b)上に蓄積されたどんな電子もワード線62に加えられた正電圧により引き付けられて、ファラー・ノルデハイム・トンネリング機構を介して、電子が浮遊ゲート40(a,b)から取り出されて、ワード線62上へトンネリング酸化物56を介してトンネルされる。この消去のためのポリ・ツー・ポリ・トンネリング機構は特許文献1に説明されている。本特許文献1を参照によりここに組み込む。
メモリセル15のプログラミングは、2つの機構の内の1つ:第1浮遊ゲート40aがプログラムされるか又は第2浮遊ゲート40bがプログラムされるかいずれか、で行うことができる。最初に、第1浮遊ゲート40aのプログラミング、すなわち、第1浮遊ゲート40a上の電子の蓄積を説明する。第1ソース領域52a及び第1制御ゲート54aが、10乃至15ボルトの間の正電圧に維持される。ワード線が、1−2ボルトの正電圧に維持される。第2ソース領域52b及び第2制御ゲート54bが、2−5ボルトの間の正電圧に維持される。第2ソース領域52b及び第2制御ゲート54bの2−5ボルトの正電圧は、たとえ、第2浮遊ゲートがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第2部分を導通するのに十分である。ワード線62の1−2ボルトの正電圧はチャンネル領域の第3部分を導通するのに十分である。第1ソース領域52a及び第1制御ゲート54aの10−15ボルトの間の正電圧はチャンネル領域の第1部分を導通するのに十分である。従って、電子が第2ソース領域54bから第1ソース領域54aへチャンネル領域を流れる。しかし、チャンネル領域が平面的表面から第1溝34aの方向へ実質的に90度の曲がりを持つチャンネル領域の接合部で、電子は第1浮遊ゲート40aに容量的に結合されている第1制御ゲート54a上の正の高電圧により発生される電圧の突然の増加を経験する。これにより電子は第1浮遊ゲート40aに注入されるホット・チャンネルになる。プログラミングのためのホット・チャンネル電子注入のこの機構は、特許文献1に記載されている。
メモリセル15の読出しは、2つの機構の1つ:第1浮遊ゲート40aの状態を読み出すか又は第2浮遊ゲート40bの状態を読み出すかのいずれか、で実行することができる。最初に、第1浮遊ゲート40a上に電子が蓄積されているかどうか、第1浮遊ゲート40aの状態を読み出す動作について説明する。第1ソース領域52aと第1制御ゲート54aが、0乃至1ボルトの正電圧に維持される。ワード線は、1.5−2.5ボルトの正電圧に維持される。第2ソース領域52bと第2制御ゲート54bは、2−5ボルトの間の正電圧に維持される。第2ソース領域52bと第2制御ゲート54bの2−5ボルトの間の正電圧は、たとえ、第2浮遊ゲート40bがプログラムされていても、すなわち、その上に電子を蓄積していても、チャンネル領域の第2部分を導通するのに十分である。第1ソース領域52aと第1制御ゲート54aの0乃至1ボルトの正電圧は、第1浮遊ゲート40aがプログラムされていない場合のみ、チャンネル領域の第1部分を導通するのに十分である。この場合、電子が第1領域54aから第2領域54bへチャンネル領域を流れる。しかし、もし、第1浮遊ゲート40aがプログラムされていると、0乃至1ボルト正電圧はチャンネル領域の第1部分を導通するのに十分ではない。この場合、チャンネルは非導通に留まる。従って、第2ソース領域52bにて検知される電流の存在/不存在又は電流量が、第1浮遊ゲート40aのプログラミング状態を決定する。
メモリセル15の配列の動作を以下に説明する。図3に概略的にメモリセルの配列が示されている。図3に示すように、メモリセル15の配列は、複数の列:15a(1−k),15b(1−k)及び15c(1−k)と行:15(a−n)1及び15(a−n)2に配置された複数のメモリセルを持つ。メモリセル15に接続されたワード線62はまた、同じ列の他のメモリセル15に接続されている。メモリセル15に接続された第1及び第2制御ゲート54と第1及び第2ソース領域52はまた、同じ行内の他のメモリセルに接続されている。
消去動作において、共通ワード線62により接続された同じ列内のメモリセル15は同時に消去される。従って、例えば、もし、列15b(1−n)内のメモリセル15を消去したい場合、ワード線2が、8乃至12ボルトに維持される。選択されないワード線1及び3は、0ボルトに維持される。全てのソース領域/制御ゲート線、すなわち、線52A、52B及び52Cもまた、0ボルトに維持される。このようにして、全てのメモリセル15b(1−n)が同時に消去されるが、他の列内のメモリセルに関して、消去妨害は発生しない。
メモリセル15b1の第1浮遊ゲート40aがプログラムされると仮定する。従って、上述の説明に基づいて、さまざまな線に加えられる電圧は次の通りである。線2は1乃至2ボルトの正電圧、線52Aは2乃至5ボルトの正電圧、線52Bは10乃至15ボルトの正電圧である。
メモリセル15b1の第2浮遊ゲート40bが読み出されると仮定する。よって、前述の説明に従って、以下の様に電圧がさまざまな線に加えられる。線2に1.5乃至2.5ボルトの間の正電圧、線52Aに0乃至1ボルトの間の正電圧、線52Bに2乃至5ボルトの間の正電圧が加えられる。
15 メモリセル
20 溝
22 能動領域
30 酸化層(誘電体層)
34a 第1溝
34b 第2溝
36a、36b 誘電体層
40a 第1浮遊ゲート
40b 第2浮遊ゲート
52a 第1ソース領域
52b 第2ソース領域
54a 第1制御ゲート
54b 第2制御ゲート
56 酸化層
62 ゲート電極(ワード線)
Claims (47)
- 複数のビットを記憶するための不揮発性メモリセルであって、
第1導電型の実質的に単結晶半導体材料と、
前記材料内の前記第1導電型とは異なる第2導電型の第1領域と、
前記第1領域と離間した前記材料内の前記第2導電型の第2領域と、
電荷の伝導のために前記第1及び第2領域を接続する第1部分、第2部分、及び第3部分を有するチャンネル領域と、
前記チャンネル領域上の誘電体と、
前記複数のビットの少なくとも1つを記憶するため、前記第1領域に隣接した前記チャンネル領域の前記第1部分から離間した、前記誘電体上の第1浮遊ゲートと、
前記複数のビットの少なくとも別を記憶するため、前記第2領域に隣接した前記チャンネル領域の前記第2部分から離間した、前記誘電体上の第2浮遊ゲートと、
前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間した、前記誘電体上のゲート電極と、
前記第1領域に電気的に接続し且つ前記第1浮遊ゲートに容量的に結合した第1ゲート電極と、
前記第2領域に電気的に接続し且つ前記第2浮遊ゲートに容量的に結合した第2ゲート電極と、
を含むメモリセル。 - 前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項1に記載のメモリセル。
- 前記チャンネル領域の前記第1部分が実質的に前記平面表面に対して垂直な請求項2に記載のメモリセル。
- 前記チャンネル領域の前記第2部分が実質的に前記平面表面に対して垂直な請求項3に記載のメモリセル。
- 前記チャンネル領域の前記第3部分が実質的に前記平面表面に対して平行な請求項4に記載のメモリセル。
- 前記シリコンが底壁と側壁とを持つ第1溝を有し、前記チャンネル領域の前記第1部分が前記側壁に沿っている請求項5に記載のメモリセル。
- 前記シリコンが底壁と側壁とを持つ第2溝を有し、前記チャンネル領域の前記第2部分が前記第2溝の前記側壁に沿っている請求項6に記載のメモリセル。
- 前記第1浮遊ゲートが前記第1溝の前記側壁から離間して前記第1溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項7に記載のメモリセル。
- 前記第2浮遊ゲートが前記第2溝の前記側壁から離間して前記第2溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項8に記載のメモリセル。
- 前記第1領域が前記第1溝の前記底壁に沿っている請求項9に記載のメモリセル。
- 前記第2領域が前記第2溝の前記底壁に沿っている請求項10に記載のメモリセル。
- 前記第1ゲート電極が前記第1溝内にあり、前記第1浮遊ゲートから離間し且つ前記第1領域と電気的に接続している請求項11に記載のメモリセル。
- 前記第2ゲート電極が前記第2溝内にあり、前記第2浮遊ゲートから離間し且つ前記第2領域と電気的に接続している請求項12に記載のメモリセル。
- 複数の行及び列に配置された不揮発性メモリセルの配列であって、
第1導電型の実質的に単結晶の半導体材料と、
前記半導体材料中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルと、を含み、各メモリセルが、
前記材料内の前記第1導電型とは異なる第2導電型の第1領域と、
前記第1領域と離間した前記材料内の前記第2導電型の第2領域と、
電荷の伝導のために前記第1及び第2領域を接続する第1部分、第2部分、及び第3部分を有するチャンネル領域と、
前記チャンネル領域上の誘電体と、
前記複数のビットの少なくとも1つを記憶するため、前記第1領域に隣接した前記チャンネル領域の前記第1部分から離間した、前記誘電体上の第1浮遊ゲートと、
前記複数のビットの少なくとも別を記憶するため、前記第2領域に隣接した前記チャンネル領域の前記第2部分から離間した、前記誘電体上の第2浮遊ゲートと、
前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間した、前記誘電体上のゲート電極と、
前記第1領域に電気的に接続し且つ前記第1浮遊ゲートに容量的に結合した第1ゲート電極と、
前記第2領域に電気的に接続し且つ前記第2浮遊ゲートに容量的に結合した第2ゲート電極と、を含み、
同じ行内の前記メモリセルが共通に前記ゲート電極を有し、
同じ列内の前記メモリセルが共通に前記第1領域と、共通に前記第2領域と、共通に第1ゲート電極と、共通に第2ゲート電極とを有し、
隣接する列内の前記メモリセルが共通に前記第1領域と、共通に前記第1ゲート電極とを有する配列。 - 前記実質的に単結晶半導体材料が平面表面を持つ単結晶シリコンである請求項14に記載の配列。
- 前記チャンネル領域の前記第1部分が実質的に前記平面表面に対して垂直な請求項15に記載の配列。
- 前記チャンネル領域の前記第2部分が実質的に前記平面表面に対して垂直な請求項16に記載の配列。
- 前記チャンネル領域の前記第3部分が実質的に前記平面表面に対して平行な請求項17に記載の配列。
- 前記シリコンが底壁と側壁とを持つ第1溝を有し、前記チャンネル領域の前記第1部分が前記側壁に沿っている請求項18に記載の配列。
- 前記シリコンが底壁と側壁とを持つ第2溝を有し、前記チャンネル領域の前記第2部分が前記第2溝の前記側壁に沿っている請求項19に記載の配列。
- 前記第1浮遊ゲートが前記第1溝の前記側壁から離間して前記第1溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項20に記載の配列。
- 前記第2浮遊ゲートが前記第2溝の前記側壁から離間して前記第2溝内にあり、前記ゲート電極に対して実質的に垂直な先端部分を有する請求項21に記載の配列。
- 前記第1領域が前記第1溝の前記底壁に沿っている請求項22に記載の配列。
- 前記第2領域が前記第2溝の前記底壁に沿っている請求項23に記載の配列。
- 前記第1ゲート電極が前記第1溝内にあり、前記第1浮遊ゲートから離間し且つ前記第1領域と電気的に接続している請求項24に記載の配列。
- 前記第2ゲート電極が前記第2溝内にあり、前記第2浮遊ゲートから離間し且つ前記第2領域と電気的に接続している請求項25に記載の配列。
- 第1導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルの配列を製造する方法であって、不揮発性メモリセルの前記配列は前記半導体基板中に複数の行及び列に配置されて各々が複数のビットを記憶する複数の不揮発性メモリセルを有し、
前記半導体基板上に前記列方向に延びて互いに実質的に平行な離間した隔離領域を形成して、隣り合う隔離領域の各対の間に能動領域を形成し、前記半導体基板は表面を有し、
各能動領域中に各々が複数のビットを記憶する複数のメモリセルを形成し、各メモリセルの形成は、
各々が側壁と底壁を持つ第1溝及び第2溝を、半導体基板の表面内に離間して形成し、
第1領域及び第2領域を前記第1溝及び第2溝の前記底壁中にそれぞれ形成し、前記第1領域及び第2領域は前記第1導電型とは異なる第2導電型であり、電荷を伝導するため前記第1領域及び第2領域を接続するチャンネル領域を形成し、前記チャンネル領域は第1部分、第2部分、及び第3部分を有し、
前記チャンネル領域上に誘電体を形成し、
前記複数のビットの少なくとも1つを記憶するための第1浮遊ゲートを、前記誘電体上に、前記第1溝の前記側壁及び前記チャンネル領域の前記第1部分から離間して前記第1溝内に形成し、前記チャンネル領域の前記第1部分は前記第1領域に隣接し、
前記複数のビットの少なくとも別を記憶するための第2浮遊ゲートを、前記誘電体上に、前記第2溝の前記側壁及び前記チャンネル領域の前記第2部分から離間して前記第2溝内に形成し、前記チャンネル領域の前記第2部分は前記第2領域に隣接し、
ゲート電極を、前記誘電体上に、前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間して形成し、
第1ゲート電極を前記第1溝内に形成して、前記第1領域と電気的に接続し且つ前記第1浮遊ゲートと容量的に結合し、
第2ゲート電極を前記第2溝内に形成して、前記第2領域と電気的に接続し且つ前記第2浮遊ゲートと容量的に結合する、
各ステップを含む方法。 - 前記第1ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第1ゲート電極を形成することを含む請求項27に記載の方法。
- 前記第2ゲート電極を形成する前記ステップが、前記複数の列を横断する前記行方向へ連続的に前記第2ゲート電極を形成することを含む請求項28に記載の方法。
- 前記第1領域及び第2領域を形成する前記ステップが、複数の列を横断する前記行方向へ連続的に前記第1領域及び第2領域を形成することを含む請求項29に記載の方法。
- 前記第1領域及び第2領域を形成する前記ステップが、能動領域内の1つの列内の前記第1領域及び第2領域のみを形成することを含む請求項29に記載の方法。
- 前記ゲート電極を形成する前記ステップが、複数のメモリセルを横断して前記列方向へ連続的に前記ゲート電極を形成することを含む請求項29に記載の方法。
- 第1導電型の実質的に単結晶の半導体基板中に不揮発性メモリセルを製造する方法であって、前記不揮発性メモリセルは複数のビットを記憶するものであり、
各々が側壁と底壁を持つ第1溝及び第2溝を、半導体基板の表面内に離間して形成し、
第1領域及び第2領域を前記第1溝及び第2溝の前記底壁中にそれぞれ形成し、前記第1領域及び第2領域は前記第1導電型とは異なる第2導電型であり、電荷を伝導するため前記第1領域及び第2領域を接続するチャンネル領域を形成し、前記チャンネル領域は第1部分、第2部分、及び第3部分を有し、
前記チャンネル領域上に誘電体を形成し、
前記複数のビットの少なくとも1つを記憶するための第1浮遊ゲートを、前記誘電体上に、前記第1溝の前記側壁及び前記チャンネル領域の前記第1部分から離間して前記第1溝内に形成し、前記チャンネル領域の前記第1部分は前記第1領域に隣接し、
前記複数のビットの少なくとも別を記憶するための第2浮遊ゲートを、前記誘電体上に、前記第2溝の前記側壁及び前記チャンネル領域の前記第2部分から離間して前記第2溝内に形成し、前記チャンネル領域の前記第2部分は前記第2領域に隣接し、
ゲート電極を、前記誘電体上に、前記第1部分と前記第2部分との間の前記チャンネル領域の前記第3部分から離間して形成し、
第1ゲート電極を前記第1溝内に形成して、前記第1領域と電気的に接続し且つ前記第1浮遊ゲートと容量的に結合し、
第2ゲート電極を前記第2溝内に形成して、前記第2領域と電気的に接続し且つ前記第2浮遊ゲートと容量的に結合する、
各ステップを含む方法。 - ゲート電極を前記誘電体上に形成する前記ステップがさらに、前記第1及び第2浮遊ゲートから前記ゲート電極へ電子のファウラー・ノルデハイム・トンネリングを許容する厚さの絶縁材料を前記第1及び第2浮遊ゲート電極とゲート電極との間に形成することを含む請求項33に記載の方法。
- 前記第1及び第2浮遊ゲートを形成する前記ステップが、基板表面上に前記第1及び第2浮遊ゲートを形成することを含む請求項34に記載の方法。
- 不揮発性メモリセルであって、
第1導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の第1溝及び第2溝とを有し、前記溝の各々は側壁と底を有し、
前記第1溝の前記底に沿った第2導電型の第1領域と、
前記第2溝の前記底に沿った前記第2導電型の第2領域と、
前記第1領域と前記第2領域との間のチャンネル領域と、前記チャンネル領域は前記第1溝の前記側壁に沿った第1部分、前記表面に沿った第2部分、及び前記第2溝の前記側壁に沿った第3部分を有し、
前記第1溝の前記側壁に沿い前記チャンネル領域の前記第1部分から絶縁されて、前記底から最も離れた先端を持った第1浮遊ゲートと、
前記第2溝の前記側壁に沿い前記チャンネル領域の前記第3部分から絶縁されて、前記底から最も離れた先端を持った第2浮遊ゲートと、
前記第1及び第2浮遊ゲートの前記先端から絶縁されて且つ前記チャンネル領域の方向へ前記浮遊ゲートに対して実質的に垂直に延びた消去ゲートと、
前記先端と前記消去ゲートとの間にあり、前記先端から前記消去ゲートへ電荷のトンネルを許容する絶縁材料と、
を含むメモリセル。 - 前記基板が、単結晶シリコンである請求項36に記載のメモリセル。
- 前記絶縁材料が、二酸化シリコンである請求項37に記載のメモリセル。
- 前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項38に記載のメモリセル。
- 前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項39に記載のメモリセル。
- 前記浮遊ゲートが、前記第1領域に容量的に結合している請求項40に記載のメモリセル。
- 不揮発性メモリセルの配列であって、
第1導電型の実質的に単結晶半導体材料の基板と、前記基板は実質的に平面の表面と前記表面内の複数の溝とを有し、各溝は側壁と底を有し、
前記基板中に複数の行及び列に配置された複数の不揮発性メモリセルと、を含み、前記不揮発性メモリセルの各々が、
1つ置きの溝の各々の前記底に沿った第2導電型の第1領域と、
前記第1領域を持つ溝の間の各溝の前記底に沿った前記第2導電型の第2領域と、
前記第1領域及び前記第2領域の間のチャンネル領域と、前記チャンネル領域は各溝の前記側壁に沿った第1部分と前記表面に沿った第2部分を有し、
各々が各溝の前記側壁に沿い且つ前記チャンネル領域の前記第1部分から絶縁されていて、前記底から最も離れた先端を有する2つの浮遊ゲートと、
前記浮遊ゲートの前記先端から絶縁されて前記浮遊ゲートに対して実質的に垂直に前記チャンネル領域の方向へ延びた消去ゲートと、
前記先端から前記消去ゲートへの電荷のトンネルを許容する前記先端と前記消去ゲートとの間の絶縁材料と、を含み、
同じ行内の前記メモリセルが第1領域を一緒に接続し、同じ列内の前記メモリセルが消去ゲートを一緒に接続し且つ第2領域を一緒に接続した配列。 - 前記基板が、単結晶シリコンである請求項42に記載の配列。
- 前記絶縁材料が、二酸化シリコンである請求項43に記載の配列。
- 前記浮遊ゲートが、二酸化シリコンの層により前記基板から絶縁されている請求項44に記載の配列。
- 前記消去ゲートが、二酸化シリコンの層により前記平面の表面から絶縁されている請求項45に記載の配列。
- 前記浮遊ゲートが、前記第1領域に容量的に結合している請求項46に記載の配列。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/409333 | 2003-04-07 | ||
US10/409,333 US6936883B2 (en) | 2003-04-07 | 2003-04-07 | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004312020A true JP2004312020A (ja) | 2004-11-04 |
JP4769425B2 JP4769425B2 (ja) | 2011-09-07 |
Family
ID=33097827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004112442A Expired - Lifetime JP4769425B2 (ja) | 2003-04-07 | 2004-04-06 | 双方向性読出し/プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US6936883B2 (ja) |
JP (1) | JP4769425B2 (ja) |
KR (1) | KR20040087929A (ja) |
CN (1) | CN100481458C (ja) |
TW (1) | TWI336923B (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6815758B1 (en) * | 2003-08-22 | 2004-11-09 | Powerchip Semiconductor Corp. | Flash memory cell |
US6977412B2 (en) * | 2003-09-05 | 2005-12-20 | Micron Technology, Inc. | Trench corner effect bidirectional flash memory cell |
KR100526478B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
TWI270181B (en) * | 2005-03-18 | 2007-01-01 | Powerchip Semiconductor Corp | Non-volatile memory and method of fabricating the same |
US7358559B2 (en) * | 2005-09-29 | 2008-04-15 | Silicon Storage Technology, Inc. | Bi-directional read/program non-volatile floating gate memory array, and method of formation |
US7709307B2 (en) * | 2006-08-24 | 2010-05-04 | Kovio, Inc. | Printed non-volatile memory |
US7470949B1 (en) | 2007-07-25 | 2008-12-30 | Silicon Storage Technology, Inc. | Bidirectional nonvolatile memory cell having charge trapping layer in trench and an array of such memory cells, and method of manufacturing |
US7800159B2 (en) * | 2007-10-24 | 2010-09-21 | Silicon Storage Technology, Inc. | Array of contactless non-volatile memory cells |
US7826267B2 (en) * | 2008-05-23 | 2010-11-02 | Silicon Storage Technology, Inc. | Method and apparatus for reading and programming a non-volatile memory cell in a virtual ground array |
CN102593061B (zh) * | 2011-01-07 | 2015-12-02 | 上海华虹宏力半导体制造有限公司 | 分立栅快闪存储器及其制造方法 |
CN110010606B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 衬底沟槽中具有浮栅的双位非易失性存储器单元 |
CN110021602B (zh) | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10112511A (ja) * | 1996-10-07 | 1998-04-28 | Ricoh Co Ltd | 半導体不揮発性メモリ及びその製造方法 |
JPH10144810A (ja) * | 1996-11-12 | 1998-05-29 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH11508734A (ja) * | 1995-07-05 | 1999-07-27 | シーメンス アクチエンゲゼルシヤフト | リードオンリメモリセル装置の製造方法 |
JPH11251465A (ja) * | 1997-12-22 | 1999-09-17 | Siemens Ag | Eepromおよびeepromの製造方法 |
US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
JP2001284473A (ja) * | 2000-03-28 | 2001-10-12 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
WO2002073698A2 (en) * | 2001-03-08 | 2002-09-19 | Micron Technology, Inc. | A 2f2 memory device system and method |
US6462375B1 (en) * | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
JP2002343895A (ja) * | 2001-05-14 | 2002-11-29 | Innotech Corp | 半導体記憶装置及びその製造方法 |
JP2003124361A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体メモリ |
JP2003303906A (ja) * | 2002-03-28 | 2003-10-24 | Samsung Electronics Co Ltd | 不揮発性メモリセル及びその製造方法 |
JP2003303908A (ja) * | 2002-04-05 | 2003-10-24 | Silicon Storage Technology Inc | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー |
JP2004006658A (ja) * | 2002-03-27 | 2004-01-08 | Innotech Corp | 半導体装置および半導体メモリ |
JP2004289162A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ |
JP2004289161A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868629A (en) * | 1984-05-15 | 1989-09-19 | Waferscale Integration, Inc. | Self-aligned split gate EPROM |
JPH07120720B2 (ja) | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
ATE238609T1 (de) * | 1991-08-29 | 2003-05-15 | Hyundai Electronics Ind | Selbstjustierende flash-eeprom-zelle mit doppelbit-geteiltem gat |
US5278439A (en) * | 1991-08-29 | 1994-01-11 | Ma Yueh Y | Self-aligned dual-bit split gate (DSG) flash EEPROM cell |
JPH05211338A (ja) * | 1991-10-09 | 1993-08-20 | Mitsubishi Electric Corp | 不揮発性半導体装置 |
US5712180A (en) | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
JP3403877B2 (ja) * | 1995-10-25 | 2003-05-06 | 三菱電機株式会社 | 半導体記憶装置とその製造方法 |
US5768192A (en) | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
US6768165B1 (en) | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
US6281545B1 (en) | 1997-11-20 | 2001-08-28 | Taiwan Semiconductor Manufacturing Company | Multi-level, split-gate, flash memory cell |
US6093945A (en) | 1998-07-09 | 2000-07-25 | Windbond Electronics Corp. | Split gate flash memory with minimum over-erase problem |
US6103573A (en) | 1999-06-30 | 2000-08-15 | Sandisk Corporation | Processing techniques for making a dual floating gate EEPROM cell array |
KR20010004990A (ko) | 1999-06-30 | 2001-01-15 | 김영환 | 플래쉬 이이피롬 셀 및 그 제조 방법 |
US6329685B1 (en) | 1999-09-22 | 2001-12-11 | Silicon Storage Technology, Inc. | Self aligned method of forming a semiconductor memory array of floating gate memory cells and a memory array made thereby |
KR100360496B1 (ko) | 2000-04-15 | 2002-11-13 | 삼성전자 주식회사 | 이중 양자점 응용 단일 전자 다치 메모리 및 그 구동방법 |
US6426896B1 (en) | 2000-05-22 | 2002-07-30 | Actrans System Inc. | Flash memory cell with contactless bit line, and process of fabrication |
US20020163031A1 (en) | 2001-05-02 | 2002-11-07 | Chien-Hung Liu | Dual-bit flash memory built from a discontinuous floating gate |
US6541815B1 (en) | 2001-10-11 | 2003-04-01 | International Business Machines Corporation | High-density dual-cell flash memory structure |
US6780785B2 (en) | 2002-11-05 | 2004-08-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-aligned structure with unique erasing gate in split gate flash |
-
2003
- 2003-04-07 US US10/409,333 patent/US6936883B2/en not_active Expired - Lifetime
-
2004
- 2004-03-26 TW TW093108390A patent/TWI336923B/zh not_active IP Right Cessation
- 2004-04-06 JP JP2004112442A patent/JP4769425B2/ja not_active Expired - Lifetime
- 2004-04-07 CN CNB2004100333970A patent/CN100481458C/zh not_active Expired - Lifetime
- 2004-04-07 KR KR1020040023896A patent/KR20040087929A/ko not_active Application Discontinuation
-
2005
- 2005-04-20 US US11/111,244 patent/US7151021B2/en not_active Expired - Lifetime
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11508734A (ja) * | 1995-07-05 | 1999-07-27 | シーメンス アクチエンゲゼルシヤフト | リードオンリメモリセル装置の製造方法 |
JPH10112511A (ja) * | 1996-10-07 | 1998-04-28 | Ricoh Co Ltd | 半導体不揮発性メモリ及びその製造方法 |
JPH10144810A (ja) * | 1996-11-12 | 1998-05-29 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
JPH11251465A (ja) * | 1997-12-22 | 1999-09-17 | Siemens Ag | Eepromおよびeepromの製造方法 |
US6151248A (en) * | 1999-06-30 | 2000-11-21 | Sandisk Corporation | Dual floating gate EEPROM cell array with steering gates shared by adjacent cells |
JP2001284473A (ja) * | 2000-03-28 | 2001-10-12 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
WO2002073698A2 (en) * | 2001-03-08 | 2002-09-19 | Micron Technology, Inc. | A 2f2 memory device system and method |
JP2002343895A (ja) * | 2001-05-14 | 2002-11-29 | Innotech Corp | 半導体記憶装置及びその製造方法 |
JP2003124361A (ja) * | 2001-10-18 | 2003-04-25 | Sanyo Electric Co Ltd | 半導体メモリ |
JP2004006658A (ja) * | 2002-03-27 | 2004-01-08 | Innotech Corp | 半導体装置および半導体メモリ |
JP2003303906A (ja) * | 2002-03-28 | 2003-10-24 | Samsung Electronics Co Ltd | 不揮発性メモリセル及びその製造方法 |
US6462375B1 (en) * | 2002-04-01 | 2002-10-08 | Silicon Based Technology Corp. | Scalable dual-bit flash memory cell and its contactless flash memory array |
JP2003303908A (ja) * | 2002-04-05 | 2003-10-24 | Silicon Storage Technology Inc | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー |
JP2004289162A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲート、山形浮動ゲート及び山形チャネル領域を備えた浮動ゲートメモリセルの半導体メモリアレイ |
JP2004289161A (ja) * | 2003-03-21 | 2004-10-14 | Silicon Storage Technology Inc | 埋込型浮動ゲートと山形チャネル領域を備えた浮動ゲート式メモリセルの半導体メモリアレイ |
Also Published As
Publication number | Publication date |
---|---|
CN100481458C (zh) | 2009-04-22 |
US7151021B2 (en) | 2006-12-19 |
KR20040087929A (ko) | 2004-10-15 |
CN1538525A (zh) | 2004-10-20 |
JP4769425B2 (ja) | 2011-09-07 |
US6936883B2 (en) | 2005-08-30 |
TW200503181A (en) | 2005-01-16 |
US20050237807A1 (en) | 2005-10-27 |
US20040195615A1 (en) | 2004-10-07 |
TWI336923B (en) | 2011-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7205198B2 (en) | Method of making a bi-directional read/program non-volatile floating gate memory cell | |
JP4065414B2 (ja) | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー | |
US6906379B2 (en) | Semiconductor memory array of floating gate memory cells with buried floating gate | |
JP4936644B2 (ja) | 窪み中に形成された浮遊ゲートを持つ不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 | |
US7307308B2 (en) | Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation | |
US7151021B2 (en) | Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation | |
US6891220B2 (en) | Method of programming electrons onto a floating gate of a non-volatile memory cell | |
US6917069B2 (en) | Semiconductor memory array of floating gate memory cells with buried bit-line and vertical word line transistor | |
US8138524B2 (en) | Self-aligned method of forming a semiconductor memory array of floating memory cells with source side erase, and a memory array made thereby | |
US7291881B2 (en) | Bit line structure and method of fabrication | |
US7547603B2 (en) | Non-planar non-volatile memory cell with an erase gate, an array therefor, and a method of making same | |
TW200409350A (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
JP2005268804A (ja) | スプリットゲート型の不揮発性の半導体メモリ素子及びその製造方法 | |
JP2006114921A (ja) | Nromデバイス及びその製造方法 | |
US7358559B2 (en) | Bi-directional read/program non-volatile floating gate memory array, and method of formation | |
KR20060043534A (ko) | 트렌치 내에 독립적인 제어 가능한 제어 게이트를 갖는 매립형 비트 라인 불휘발성 부동 게이트 메모리 셀, 및 그 어레이, 및 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101108 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101209 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110221 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110411 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110506 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20110520 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110613 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110620 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4769425 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140624 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |