TWI336923B - Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation - Google Patents

Description

1336923 玖、發明說明： I：發明所屬之技術領域3 發明領域 本發明係論及一種可使用一浮動閘極來儲存電荷之雔 5向讀取/規劃式非依電性記憶體晶胞。特言之，本發明係 論及此種可在一單一晶胞和此種晶胞之陣列内儲存多數位 元的非依電性記憶體晶胞，和其一製造方法。 發明背景 10 一些使用浮動閘極來做儲存之單向讀取/規劃式非依 電性記憶體晶胞’係為此技藝中所習見。舉例而言，見— 讓渡給本讓受人之美國專利編號第5,029,130號。通常，每 一此等類型之記憶體晶胞，係使用一傳導性浮動閘極，來 儲存一位元，亦即，其浮動閘極或有或未儲存電荷。—浮 15動閘極上面所儲存之電荷，可控制電荷在一電晶體之通道 内的傳導。在希望增加此等非依電性記憶體晶胞之儲存能 力中，此種a己憶體晶胞之浮動閘極，係被規劃來儲存某此 電荷，而使不同電荷之儲存量，決定其晶胞之不同狀態， 藉以使得多數之位元，能儲存進一單—晶胞内。將—晶胞 20規劃至多位準狀態中之一及接著讀取此一狀態有關的問題 是，其浮動閘極上面用以區別狀態之電荷儲存量，勢必要 極細心地加以控制。 一些可在一單一晶胞内儲存多數位元之雙向讀取/規 劃式非依電性記憶體晶胞，亦為本技藝所習見。舉例而令， 5 見美國專利編號第6,011，725號。通常， 晶胞，係使用一絕緣捕集材料，諸如氮化=類型之記憶體 其他類似二氧化矽等絕緣層之間捕隼番尸 其係可在兩 、 ’、’可。此等電荷亦使 捕集在其源極/汲極附近，藉以控制— 电曰日體之通道内的 電荷傳導。其晶胞係在一方向中被讀取， 错从决定其一源 極/汲極區域附近所捕集之電荷狀態，以及係在 ” 方向中被讀取’藉以決定其另—源極/汲極區域附近所捕 集之電荷狀態。因此’此等晶胞係在雙向被讀取及規劃。 此等類型之晶胞有關的問題是，為要抹除，一些相反導電 性之電洞或電荷，亦勢必要，，加以規劃"，或使注入進此等 規劃之電荷最初被捕集的同—精確部位處之捕集材料内， 以便"中和"此等規劃之電荷。由於此等規劃電荷和抹除電 荷，係使注入-非傳導性捕集材料，此等電荷並不會如在 一傳導性材料中一樣地移動。所以，在將該等抹除；荷注 入至該等規劃電荷之部位中’若有任何之錯誤，此等抹除 電荷’將無法巾和料規劃之電荷，以及其晶胞將無法完 全被抹除。此外，献八料抹除電荷，其晶胞勢必要做 雙向抹除，因而會增加抹除一晶胞所需之時間。 因此，在此需要有一種可克服此等問題之非依電性記 憶體晶胞和陣列。

【發明内容;J 發明概要 在本發明中，一可储存多數位元之非依電性記憶體晶 胞，係由一大體上屬第—傳導型之單晶半導體材料所組 1336923 成’諸如單晶型石夕。有一不同於其第-傳導型之第二傳導 型的第-區域，在其基板内。其第二傳導型之第二區域， 亦在其基板内，而與其第一區域相分隔。其一具有一第一 部分、第二部分、和第三部分之通道區域，可使此等第一 5和第二區域相連接，以利電荷之傳導。在此通道區域上面 為一介電體。在此介電體上面，有一第一浮動間極，與此 通道區域之第-部分相分隔。此通道區域之第一部分，係 與其第-區域相鄰。其第一浮動閘極，可用以儲存其多數 位7L之至少-個。其—第二浮動閘極，係在其介電體上面， 10而與其通道區域之第二部分相分隔。其通道區域之第二部 分’係與其第二區域相鄰。其第二浮動閘極，可用以儲存 其多數位元之至少另一個。其一閘電極係在其介電體上 面，而與其通道區域之第三部分相分隔。此通道區域之第 二部分，係在其第一部分與第二部分之間。其一第—閘電 15極，係以電氣方式連接至其第一區域，以及亦以電容方式 耦合至其第一浮動閘極。其一第二閘電極，係以電氣方式 連接至其第一區域，以及亦以電容方式輕合至其第二浮動 閘極。 本發明亦論及一種如上文所述之非依電性記憶體晶胞 2 〇陣列，和一可製作此種非依電性記憶體晶胞和陣列之方法。 圖式簡單說明 第1A圖係本發明用以形成隔離區域之方法的 ^ V驟 中所使用之半導體基板的俯視圖； 第1B圖係一沿線1B-1B所載成而可顯示本發明之起始 7 處理步驟的結構之橫載面圖； 第1C圖係一可顯示第1B圖之結構的處理中之次一步 驟的俯視圖，其中係界定有一些隔離區域； 第1D圖係第1C圖中之結構沿線1〇_1£)所戴成而可顯示 此結構中所形成之隔離溝道的橫截面圖； 第1E圖係第1D圖中之結構而可顯示其隔離溝道中之 材料的隔離區塊之形成的橫截面圖； 第1F圖係第1E圖中之結構而可顯示其隔離溝道申之最 後結構的橫截面圖； 第2A-2P圖係第if圖中之半導體結構沿線2八_2八所裁 成的k截Φ®，其可依序顯示本發明之浮動閘極記憶體晶 胞的非依電性記憶體陣列之形成中的半導體結構之處理中 的步驟；而 第3圖則奋本發明之έ己憶體晶胞陣列的示意電路圖。 C實施方式】 較佳實施例之詳細說明 本發明之方法，係例示在第丨八至叩圖和第2八至2?圖 中’彼等係顯不其製作本發明之記憶體晶胞陣列的處理步 驟。此種方法係以-半導體基板1G開始，其最好係屬Ρ型， 以及係為本技#巾所習見。下文所述之薄層的厚度，將依 據其設計規❹處理技術產物而定。本說明書所說明的， 為有關0.1G微米之程序。然而，本技藝之專業人員理應理 解’本發明並非受限於任一特定之處理技術產物，亦不受 限於下文所述之任一程序參數的任一特定值。 1336923 隔離區域成形

第1A至IF圖係例示一在一基板上面形成隔離區域之 習見的STI方法。參照第1A圖，其中係顯示一半導體基板 1〇(或一半導體井），其最好係屬P型，以及係為本技藝中所 5 習見。在其基板上面，係形成有（例如成長或殿積）第一和第 二材料層12和14。舉例而言，其第一薄層12，可為二氧化 矽（以下稱”氧化物Ί，其係藉由任何習見之技術，諸如氧化 或氧化物澱積（例如，化學蒸氣澱積法或CVD)，使形成在其 基板上面，而達一大約60-150埃之厚度。其第二薄層14， 10 可為氮化矽（以下稱"氮化物”），其最好係藉由CVD，使形成 在其氧化物層12上方，而達一大約1000-2000埃之厚度。第 1B圖係例示此成就之結構的橫截面。

一旦其第一和第二薄層12/14業已形成，會有一適當之 光致触刻材料16，施加至其氣化物層14上面，以及有一遮 15 罩步驟被執行，藉以如第1C圖中所示，自某些在Y或行方 向中延伸之區域(條帶18)，選擇移除該光致蝕刻材料。在其 光致蝕刻材料16被移除之處，其暴露在此等條帶18内之氮 化物層14和氧化物層12，係使用一些標準之蝕刻技術（亦 即，各向異性氮化物和氧化物蝕刻程序）蝕刻掉，而在此結 20 構中形成一些溝道20。彼等相鄰條帶18間之距離W，可使 小如其所用程序之最小石版印刷特徵。有一矽蝕刻程序， 接著會被用來使該等溝道20，如第1D圖中所示，向下延伸 進其矽基板10内，使至一大約500-4000埃之深度。在其光 致钱刻材料16未被移除之處其氮化物層14和氧化物層 9 1336923 12，將會被保持。第ID圖中所例示之成就結構，此刻係界 定為一些與隔離區域24相交織之主動區域22。 此結構係做進一步處理，以移除其剩餘之光致蝕刻 16。接著’ 一類似二氧化矽等隔離材料，係藉由澱積一厚 5 氧化物層’緊接一化機拋光或CMP蝕刻（使用氮化物層14， 作為一蝕刻止動器）’如第1E圊中所示，移除其除溝道20中 之氧化物區塊26外的氧化物層，而使形成在其溝道20内。 其剩餘之氮化物和氧化物薄層14/12，接著係使用氮化物/ 氧化物蝕刻程序加以移除，而如第1F圖中所示，留下一些 10 沿彼等隔離區域24而延伸之STI氧化物區塊26。 上文所說明之STI隔離方法，為一形成其隔離區域24 之較佳方法。然而’一些習見之LOCOS隔離方法（例如，隱 藏式LOCOS '多層緩衝式LOCOS、等等），係可交替地加以 使用，其中可使溝道20不延伸進其基板内，以及可在其條 15帶區域18内之基板表面上，形成一隔離材料。第1A至1F圖 係例示其基板之記憶體晶胞陣列區域，其中之記憶體晶胞 行，係使形成在其被隔離區域24分隔之主動區域22内。理 應注意的是，其基板10亦包括至少一周緣區域，其中係形 成有一可被用來使其記憶體晶胞陣列區域内所形成之記憶 20體晶胞能運作的控制電路。彼等隔離區塊26，最好亦在上 文所述之同一STI或LOCOS程序期間，使形成在其周緣區域 内〇 5己憶體晶胞成形 第1F圖之結構係進一步處理如下。第2八至2卩圖係顯示 10 垂直於第1F圖之視圖（如第i c和1F圖中所示沿線 2A-2A)視得的主動區域22内之結構的橫截面。 有一絕緣層30(最好為氧化物）’首先係如第2A圖中所 示使形成在其基板10上方。其基板1〇之主動區域22的部 5刀，可於此時加以摻雜，以便能相對於其周緣區域，對此 記憶體裝置之晶胞陣列部分，有更佳之獨立控制。此種摻 雜經常係被稱為一Vt植入或晶胞丼植入，以及係為本技藝 斤名見。在此一植入期間，其周緣區域係受到一殿積在 其整個結構上方及恰自其基板之記憶體晶胞陣列區域移除 10之光致蝕刻層的保護。 其次，有一類似氮化物等厚硬遮罩材料層32，係使形 成在其氧化物層30上方(例如，厚約3500A)。有多數平行之 第二溝道34’係藉由施加一光致蝕刻（遮罩）材料至其氤化物 15 20 層32上面，以及接著執行一遮罩步驟，使自一些選定之平 行條帶區域，移除該光致蝕刻材料，而使形成在其氣化物 層32内。有一各向異性氮化物蝕刻，被用來移除該等條慨 區域内之氮化物層32的暴露部分，而留下一些向下延伸' 暴露其氧化物層30之第二溝道34。在該光致蝕刻劑被移除 之後’有一各向異性氧化物蝕刻，被用來移除其氧化物 3〇之暴露部分，以及使其第二溝道34向下延伸至其義曰 10。有一矽各向異性蝕刻程序，接著被用來 土板 ，、罘一溝道 34向下延伸至每一主動區域22内之基板丨〇(舉例而令， 至大約一特徵尺度深度，例如，技術下之〇 15 左右）中。或者，在彼等溝道34形成進其基板1〇内 m ，可 11 1336923 將該光致蝕刻劑移除。其成就之主動區域22，係顯示在第 2B圖中。 其一絕緣材料層36，其次係（最好使用熱氧化程序）使形 成沿者其暴露在第二溝道3 4内之石夕，此係形成為其第二溝 5 道34之底部和下側壁（例如厚約70A至12〇A)。有一多晶石夕厚 層38(下文稱"poly"(多層））’接著係使形成在其結構上方， 而填滿其第二溝道34。此多晶矽層％，可藉由離子植入(例 如n+)或一就地之程序，而加以摻雜。其成就之主動區域 22，係顯示在第2C圖中。 〇 有-多__序(例如’—使用氮化物層32作為一触 刻止動器之CMP程序），被用來移除其多層薄層％，而除此 多晶石夕層38之區塊4〇外，留下其第二 二溝道34内之剩餘者。 有又控之夕層餘刻，接著會被用來降低彼等多層區塊仙 之冋度’其中之多層區塊40的頂部，在位置上如第扣圖中 15所示，係使高於其基板之表面， 但使低於其隔離區域2 4内 之STI區塊26的頂部。 ’藉以在一些多層區塊

在其結構垂直取向之表面上， 接著另有一多層蝕刻被執行，藉以 4〇(與其第二溝道之側壁相鄰）之頂部^面 分42。沿著該等第二溝道之側壁， t表面移除，同時使該材料 大部份保持完整。彼等隔片 12 1336923 44可由任何之介電質材料來形成 ，諸如氧化物、氮化物、 等等。在此實施例中，彼等絕緣隔片44，係藉由在其整個 結構上方，澱積—氤化物薄層，緊接一各向異性之氮化物 蝕刻程序，諸如習見之活性離子蝕刻（RIE)，藉以移除其除 5有關隔片44外之澱積氮化物層，來加以形成。其成就之主 動區域22 ’係顯示在第2E圖中。理應注意的是，其氮化物 隔片44之形成，係屬可選擇性，因為該等隔片44係被用來 強化彼等多層區塊4〇之傾斜部分42所形成的尖端之銳度。 因此，第2F-2Q圖係顯示其無該等選擇性之氮化物隔片44 10 的剩餘處理步驟。 有一熱氧化程序接著會被執行，其如第2F圖中所示， 可使其多層區塊40之暴露頂部表面氧化（而在其上形成氧 化物層46)。一些氣化物隔片48(顯示在第2g圖中），接著係 藉由使氧化物澱積在其結構上方（例如，厚約35〇入），緊接 15 一各向異性之氧化物蝕刻，使形成沿著其第二溝道34之側 壁。上述之氧化物姓刻，亦會移除每一第二溝道34内之氧 化物層46的中央部分。其成就之主動區域η，係顯示在第 2G圖中。 有一各向異性之多層蝕刻，接著會被執行’其將會移 20除其多層區塊40未受到氧化物隔片48之保護的中央部分， 而如第2H圖中所示，在每一第二溝道34内，留下一雙對立 之多層區塊41a。有一絕緣澱積暨各向異性回蝕程序，會接 著被用來使沿著其第二溝道34之内部的多層區塊4〇之暴露 側部，而形成-絕緣層50(顯示在第21圖内）。此絕緣材料可 13 為任何之絕緣材料（例如〇N〇-氧化物/氡化物/氧化物， 或其他高介電質材料）。此絕緣材料最好為氧化物，以致其 氧化物澱積/蚀刻程序’亦會使其氧化物隔片48增厚，以 及會造成每一第二溝道34之底部處的氧化物層36之暴露部 分的移除，而如第2IC圖中所示，暴露出其基板10。 有一適當之離子植入(和可能之退火），接著會被完成使 橫跨此結構之表面，藉以在其第二溝道34之底部處的暴露 基板部分内，形成一些第一（源極）區域52。此等源極區域 52，係與其第二溝道34自我排齊，以及係具有一不同於其 基板之第一傳導類型（例如N型）的第二傳導類型（例如p 型）。該等離子對其氮化物層32並無顯著之效應。其成就之 主動區域22，係顯示在第2K圖中。 有一多層澱積步驟，緊接有一多層CMP触刻（使用其氮 化物層32 ’作為一敍刻止動器）’被用來如第2L圖中所示， 使一些多層區塊54 ’填入其第二溝道34内。緊接有—氣化 物蝕刻’其可移除上述之氮化物層32，以及可暴露出其多 層區塊41a之上緣。有一透納氡化物層56，接著係使形成在 其多層區塊41a之暴露上緣上面，其或係藉由熱氧化、氧化 物殿積，或係It由兩者。此氧化物成形步驟，亦會在其多 層區塊54之暴络頂部表面上’形成一氧化物層58，加上可 能會增厚其基板10上方之氧化物層3〇。此時可藉由遮沒其 主動區域22 ’執行其周緣區域内之可選擇性Vt植入。其成 就之主動區域22，係顯示在第2M和2N圖中。 其氧化物層30，係被用作其主動區域内之記憶體晶胞 :者有關的『@極氧化物’和其周緣區域内之控制電路。就 每扃置而5，其閘極氧化物之厚度，規定了其最大之運 作電壓。因此，戈去Μ 右布望某些控制電路，能運作於一不同於 —隐體日曰胞或其控制電路之其他裝置的電壓下，則其閘 ° ^化物32之厚度’將可在其程料之此刻下被修飾。藉 構^例仁無限制意，有_光致關綱，係使形成在其結 名、方…緊接疋—遮罩步驟，藉以選擇移除其周緣區域内 知之光致餘刻劑，而暴露出部份之氧化物層30。其氧化 9 3〇之暴路部分，如第2〇圖中所例示，可使變薄（例如藉 2用-⑽Μ刻）’或以—具有—希望厚度之氧化物層 3〇a(例如，辟由—λτ 氣化物姓刻和氧化物澱積）來取代。 3除其光致__之後，有—多層沈· 用來在其結構上大_ , ^ ，形成一多層薄層62(例如，厚約500A)。 、接係、二光致钱刻殿積暨遮罩步驟，藉以形成—各在一 主動區域22上方而彼此分隔之長條多層薄層62。其成就之 主動區域22,係顯示在第2p圖中。每一多層薄層6;，係作 用為其記憶體陣列有關之一字線。 曰誠如第2P圖中所示，本發明之程序，係形成—記憶體 θ曰胞陣列’而使每-記憶體晶胞15，纟-對相分隔之源極 /及極區域52(a，b)巾間（本技藝之«人員理應理解，術語 源極和汲極”，在運作期間係可相互改變）。有—非平面 1C區域可使兩源極區域52(a，b)相連接，而使此通，首 區域具有三部分：―第—部分、第二部分、和第三部分^ 此通道區域之第1分，係沿其—溝道34之—側壁，以及 15 1336923 係與其第一源極區域52a相鄰。其通道區域之第二部分，係 沿另一溝道34之一側壁，以及係與其第二源極區域52b相 鄰。其通道區域之第三部分，係在其第一部分與第二部分 之間，以及大體上係沿其基板丨〇之頂部表面。有一介電質 5層在其通道區域上方。該介電體在其通道區域之第一部分 上方，為其薄層36a。該介電體在其通道區域之第二部分上 方，為其薄層36b。該介電體在其通道區域之第三部分上 方，為其薄層30。其一第一浮動閘極4〇a，係在其薄層3如 上面，以及係在其通道區域之第一部分上方，其係與其第 1〇 一源極區域52a相鄰。其一第二浮動閘極4〇b，係在其薄層 36b上面，以及係在其通道區域之第二部分上方其係與其 第二源極區域52b相鄰。其一由多層薄層62所形成之閘電極 62，係在其介電質層3〇上方，以及係在其通道區域之第三 邛分上方。有一第一控制閘極54a，係使與其第一源極區域 ，5 52a相連接，以及係以電容方式耗合至其第一浮動閘極 40a。其一第一控制閘極54b，係使與其第二源極區域52b相 連接，以及係以電容方式使耦合至其第二浮動閘極4〇b。此 外，每一浮動閘極4〇3和4%，大體上係與其閘電極62和其 基板10之表面相垂直。最後，每一源極區域，例如，第一 20源極區域52a，和其相聯結之控制閘極，例如，其第一控制 閘極5 4 a，係共享其同一主動區域2 2内之一相鄰的記憶體晶 胞15。 其浮動閘極40(a，b)，係佈置在其溝道34内，而使每一 浮動閘極，面對且相與絕緣之一部份通道區域。此外，每 16 1336923 浮動閘極40(a，b) ’係包括有-上部分，其係延伸在其基 板表面上方，以及係終止於—面對且相與絕緣之一閘電極 62的側緣，因而可提供—經由其氧化物層％有關之 Fowler-Nordheim穿透路徑。每一控制閘極54，係使沿其浮 5動閘極44而延伸且（藉由氧化物層50)相與絕緣，藉以提高其 間之電壓耦合。 關於多數形成一陣列之記憶體晶胞15，其配線係如 下。就同一行中之έ己憶體晶胞15而言，亦即，在同一主動 區域22内’其形成每一記憶體晶胞15有_之間電極的字組 10線62，係沿其Υ方向延伸至每一記憶體晶胞15。就同一列中 之記憶體晶胞15而言，亦即，橫跨其主動區域22與8丁1 % 兩端，其源極線路52(a，b)和/或相聯結之控制線54(a,b)， 係沿其X方向連績延伸至每—此等記憶體晶胞15。由於其源 極區域52(a，b)，係在一溝道34内，彼等可使僅在其主動區 15域22内’為其STI 26所包圍’以及因而形成一些島部。在 該事件中㈠亥等延伸在其X方向而在其基板10之表面上方的 相聯結之控制閘極54(a，b)，係形成該等在同一列中之記憶 體晶胞15間的配線。或者’如第2Κϋ中所述及所見，緊接 其源極區域52之形成前，其STI 26可使自其隔離區域移 20除。其源極區域52之形成，隨繼將會在其記憶體晶胞15之 間，形成一在其列方向中及延伸於其χ方向之連續性配線。 當然’其相聯結之控制閘極54(a，b)的後繼成形，亦將使該 等記憶體晶胞15在其列方向中相連接。最後，誠如前文可 見’彼等相鄰列中之記憶體晶胞15，係共用同—源、極區域 17 1336923 52和同一相聯結之控制閘極54a。 記憶體晶胞運作 茲將說明第2P圖中所顯示之記憶體晶胞15的運作。 抹除 5 其記憶體晶胞15，係藉由施加〇伏特至其控制閘極

54(a，b)，來加以抹除，後者係使連接至其源極區域52(3山）。 由於此同一電壓係施加至兩者源極區域52(a，b)，其通道區 域内並無電荷傳導。此外，由於其控制閘極54(a，b)，係以 極度之電谷方式耗合至其浮動閘極4〇(a，b)，其浮動閘極 10 40(a，b) ’將會經歷到一低電壓。有一8至12伏特間之電壓，

施加至其字組線62。此將會在其浮動閘極4〇(a，b)與字組線 62之間，造成一大電壓差。其浮動閘極40(a，b)上面所儲存 之任何電子，將會被其施至字組線62之正電壓拉動，以及 透過上述Fowler-Nordheim穿透之反應機構，該等電子將會 15自其浮動閘極40(a,b)移除，以及將會穿透過其透納氧化物 56，使至其字組線62上面。此有關抹除之多層至多層穿透 的反應機構，係列舉在美國專利編號第5,029,130號内，其 揭示内容係藉由參照而使全文合併進此說明書中。 規割 其記憶體晶胞15之規劃，可發生於兩反應機構中之 一：或使其第一浮動閘極40a被規劃，或使其第二浮動閘極 40b被規劃。令吾等首先討論規劃其第一浮動閘極40a之動 作，亦即，電子在其第一浮動閘極40a上面之儲存。其第一 源極區域52a和第一控制閘極54a，係使保持在1 〇至15伏特 18 1336923

間之一正電壓下。其字組線係使保持在1-2伏特之一正電壓 下。其第二控制閘極54b和第二源極區域52b，係使保持在 2-5伏特間之一正電壓下。其第二控制閘極54b和第二源極 區域52b上面之2-5伏特的正電壓，係足以啟通其通道區域 5 之第二部分，即使是其第二浮動閘極40b被規劃，亦即，在 其上面儲存有電子。其字組線62上面之1-2伏特的正電壓， 係足以啟通其通道區域之第三部分。其第一源極區域52a和 第一控制閘極54a上面之10-15伏特的正電壓，係足以啟通 其通道區域之第一部分。因此，彼等電子將會自其第二源 10 極區域54b，橫經其通道區域，而至其第一源極區域54a。 然而，在其通道區域在方向上自其平坦表面至其第一溝道 34a而大體上成90度轉彎之處的接面處，電子將會經歷到其 以電容方式耦合至第一浮動閘極40a之第一控制閘極54a上 面的正高電壓所造成電壓中之突然增加。此將會使電子以 15 熱通道注入至其第一浮動閘極40a上面。此有關規劃之熱通 道電子注入的反應機構，係列舉在美國專利編號第 5,029，130號内，其揭示内容係藉由參照而使其全文合併進 此說明書中。 為要規劃其第二浮動閘極40b，該等施加至其第一控制 20 閘極54a/第一源極區域52a之電壓，係自彼等施加至其第 二控制閘極54b/第二源極區域52b者反轉。 言買取 其記憶體晶胞15之讀取，可發生於兩種反應機構中之 一：或者其第一浮動閘極40a之狀態被讀取，或其第二浮動 19 1336923 閘極4 o b之狀態被讀取。令吾等首先討論讀取其第一浮動問 極他之狀態的動作，電子是否使儲存在其第一浮動問極 40a上面。其第一源、極區域52a和第一控制開極*，係使保 持在0至1伏特間之正電壓下。其字組線係使保持在 1.5-2.5 5伏特之正電壓下。其第二源極區域52b和第二控制閘極 54b，係使保持在2·5伏特間之正電壓下。其第二源極區域 52b和第二控制’54b上面之2_5伏特的正電壓，係足以啟 通其通道區域之第二部分，即使是其第二浮動間極她被規 sJ亦即在其上面係儲存有電子。其字組線62上面之 10 1.5-2.5伏特的正電塵，係1以啟通其通道區域之第三部 分。其第一源極區域523和第一控制閘極54a上面之〇至1伏 特間的正電壓’係唯有在其第一浮動閘極她未被規劃下， 方足以啟通其通道區域之第一部分。在該事件中，彼等電 子將會自其第一源極區域52a，橫經其通道區域，而至其第 15 —源極區域54b。然而，若其第一浮動閘極4〇a被規劃，則 其0至1伏特間之正電壓，係不足以啟通其通道區域之第一 部刀。在該事件中，其通道將依然保持非傳導性。因此， 其第二源極區域5 2 b處所感測到之電流量或電流之存在與 否，將可決定其第一浮動閘極4〇a之規劃的狀態。 20 為要項取其第二浮動閘極40b，該等施加至其第一控制 閘極54a/第一源極區域52a之電壓，係自彼等施加至其第 二控制閘極54b/第二源極區域52b者反轉。 胞陳列i軍作 蚊將說明其記憶體晶胞15之運作。第3圖中係示意顯示 20 1336923 一記憶體晶胞陣列。誠如第3圖中所示，一記憶體晶胞15之 陣列，係包括多數排列成多數行：15a(l-k)、15b(l-k)、和 15c(l-k)，和多數列：15(a-n)l、和15(a-n)2之記憶體晶胞。 其連接至一記憶體晶胞15之字組線62，亦係連接至同一行 5 中之其他記憶體晶胞15。其連接至一記憶體晶胞15之第一 和第二源極區域52和第一和第二控制閘極54，亦使連接至 此同一列之其他記憶體晶胞。 抹除 在此抹除運作中，此同一行中以其共用字組線62相連 10 接之記憶體晶胞丨5，係同時被抹除。因此，舉例而言，若 希望抹除其行15b(l-n)内之記憶體晶胞15，其字組線2係使 保持在8至12伏特之間。其未被選定之字組線1和3，係使保 持在0伏特之下。所有之源極區域線路/控制閘極線路，亦 即，線路52a、52b、和52c，亦使保持在0伏特之下。在此 15 一方式中，所有之記憶體晶胞15b(l-n)，係同時被抹除，同 時相對於其他行中之記憶體晶胞15，並無抹除擾動發生。 規劃 令吾等假定其記憶體晶胞1 5 b 1之第一浮動閘極4 0 a要 加以規劃。則基於前文之討論，其施加至各種線路之電壓 20 係如下··其線路2係處於一在1至2伏特間之正電壓下；其線 路52A係處於一在2至5伏特間之正電壓下，以及其線路52B 係處於一在10至15伏特間之正電壓下。 其施加至未被選定之字組線62和未被選定之源極區域 /控制閘極的電壓係如下：線路1和3為在0伏特之下，彼等 21 線路52c為在0伏特之下。該等未被選定之記憶體晶胞15上 面的，，擾動，，係如下： 就其未被選定之行内的記憶體晶胞15而言，其至線路！ # 3之〇伏特的施加係意言胃，此冑記憶體晶胞以㈣和 5’並無通道區域被啟通，因此，其中並無擾動。就 其在此同-選定行中但在—未被選定之列中的記憶體晶胞 15匕2而5，其至線路54(：之〇伏特的施加係意謂其記憶體 晶胞15b2之通道區域與源極區域沉相鄰的部分，將不會被 啟通。在該事件中，其連接料路52C之源極區域與其連接 10至線路52B之源極區域間的通道，將會被啟斷。因此，其記 憶體晶胞15b2，將會很少有或無擾動發生。 其記憶體晶胞15 b 1之第二浮動閘極4 〇 b的規劃，將具有 下列施加至各種線路之電壓：線路2為在1.5至2·5伏特間之 正電壓下，線路52Β為在2至5伏特間之一正電壓下；以及 15線路52Α為在1()和15伏特間之—正電壓下，所有未被選定之 字組線和未被選定之列線，係使保持在0伏特之下。 讀取 令吾等飯定其記憶體晶胞丨5Μ之第二浮動閘極4此要 被讀取。則基於前文之討論，其施加至各種線路之電壓係 20如下：線路2為在L5至2.5伏特間之一正電壓下；線路52八 為在〇至1伏特間之一正電壓下；以及線路52B為在2和5伏特 間之一正電壓下。 其施加至未被選定之字組線62和未被選定之源極區域 /控制閘極的電壓係如下：線路丨和3為在〇伏特之下，以及 22 1336923 線路52C為在0伏特之下。其未被選定之記憶體晶胞15上面 的"擾動"係如下： 就該等未被選定之行的記憶體晶胞15而言，其至線路i 和3之0伏特的施加係意謂，就彼等記憶體晶胞15c(l-k)和 5 15a(l '將無通道區域被啟通。因此，其中並無擾動。就 其在此同選定行中但在—未被選定之列中的記憶體晶胞 15匕2而σ其至線路54C之〇伏特的施加係意謂，其記憶體 晶胞15b2之通道區域與源極區域52(：相鄰的部分，將不會被 啟通在。玄事件中，其源極區域52C與源極區域52B間之通 10道將曰被啟斷。因此，其記憶體晶胞15心，將會很少有或 無擾動發生。 其記憶體晶胞丨5bl之第—浮動閘極_的讀取，將具有 下列施加至各種線路之電壓：線路2為在Μ至2.5伏特間之 正電i：下，線路52八為在2至5伏特間之一正電壓下；以及 15線路52B為在〇和丨伏特間之—正電壓下，所有未被選定之字 組線和未被敎之料，係使保持⑽伏特之下。 誠如本技*之專業人員將可理解’線路52A、52B、和 52C，係-些埋人式擴散線路，以及彼等接點在完成上勢必 要針對。在其5己憶體晶胞陣列之外側的線路。其一解決 20方案為使用-控制閉極54，使接觸其埋入式擴散線路… 其係以電氣方錢連接至其以式擴散區 ，以及至其記憶 體陣列中之控制閘極。 由月）文可I ~揭示係—獨創性高密度之非依電性記 憶體晶胞、陣列、和其製造方法。理應瞭解的是，雖然在 23 1336923 此已說明之較佳實施例中，一記憶體晶胞中之每兩浮動閘 極内，為儲存一單一位元，一在單一記憶體晶胞中之每— 浮動閘極上面儲存多重位元，亦係在本發明之精神内，藉 以進一步增加其儲存之密度。 5 【圖式簡單說明】 第1A圖係本發明用以形成隔離區域之方法的第一步驟 中所使用之半導體基板的俯視圖； 第1B圖係一沿線丨B _丨B所截成而可顯示本發明之起始 處理步驟的結構之橫截面圖； ° 1〇 第1。圖係-可顯示第糊之結構的處理中之次—步 驟的俯視圖，其中係界定有一些隔離區域； 〆 第ID圖係第1C圖中之結構沿線1〇_1〇所載成而可顯示 此結構中所形成之隔離溝道的橫截面圖； 第1 E圖係第1 D圖中之έ士禮而死姑-廿 口 T 稱而可顯不其隔離溝道中之 15材料的隔離區塊之形成的橫截面圖； 第1F圖係第1E圖中之έ士椹而司·相_ β 疋、、口構而可顯不其隔離溝道中之最 後結構的橫戴面圖； 第2Α_2Ρ圖係第1F圖中之半導體結構沿線2Α-2Α所載 20 成的橫載面圖，其可依軸^發明之軸咖記 胞的非依電性記憶體陣列之來忐φ " 平夕J之形成中的半導體結構之處理 的步驟；而 第3圖則係本發明之記憶體 晶胞陣列的示意電路圖 〇 24 1336923 【囷式之主要元件代表符號表】 1-3…線路 …半導體基板 12…第二材料層(氧化物層） 14…第二材料層（氮化物層） 15…記憶體晶胞 15(a-n)1，15(a-n)2,15(a-n)3 …列 15a(l-k)，15b(l-k),15c(l-k)…行 15b(l-n)...e 15b(l-n)·..記憶體晶胞 16…光致蝕刻材料 18…條帶 20…溝道 22…主動區域 24…隔離區域 26·.·氧化物區塊 30…絕緣層(氧化物層） 30a…氧化物層 32··.遮罩材料層（氮化物層） 34…第二溝道 35…氧化物層 36···絕緣材料層 36a-36b·..薄層 38…多晶矽厚層 40…多層區塊 40a-40f··.浮動閑極 41a._.多層區塊 42…傾斜部分 44…氮化物隔片 46…氧化物層 48…氧化物隔片 50.. .絕緣層 52…源極區域 52(a，b)···源極/沒極區域 52(a，b)…源極線路 5 2a-52d.·.埋入式擴散線路 52c-52d·.·源極區域線路 52a-52d...擴散線路 54…多層區塊 54…控制閘極 54(a，b)·.·控制線 54a...第二控制閘極 54b·.·第二控制閘極 54c，54d，52c,52d···列 54a-54d...控制閘極線路 56.. .透納氧化物層 58…氧化物層 60···光致蝕刻劑 62··.多層薄層 62…字組線 62…控制閘極

25

Claims (1)

1. u腳23

   ---- 請案申請專利一 99瓦29.— • 拾、申請專利範圍： L —種可用以儲存多數位元之非依電性記憶體晶胞，其係 包含： 一大體上屬第一傳導型之單晶半導體材料； 5 一在該材料内不同於該第一傳導型之一第二傳導 型的第一區域； 一在邊材料内而與該第一區域相分隔之該第二傳 導型的第二區域；

   具有一第一部分、第二部分、和第三部分之通道 10 區域其使4第—和該第二區域相連接，以利電荷之傳 導； 、 . 一在έ亥通道區域上面之介電體； 丨丨 一在該介電體上面而與該通道區域之該第一部分 相分隔的第-浮動閘極，該通道輯之該第—部分係與 15 該第—區域相鄰，該第-浮動閘極可用以儲存其多數位 元之至少一個；

   -在該介電體上面而與該通道區域之該第二部分 相分隔的第二浮動閘極，該通道區域之該第二部分係與 該第二區域_’該第二浮動閘極可用以健存其多數位 2〇 元之至少另一個； 一在該介電體上面而與該通道區域之該第三部分 相分隔的閘電極’該通道區域之該第三部分係在該第— 部分與該第二部分之間； 一第-閘電極’其係以電氣方式連接至該第一區 26 ⑶6923 1 域，以及係以電容方式轉合至該第一浮動閘極；和 一第二閘電極，其係以電氣方式連接至該第二區 域，以及係以電容方式耗合至該第二浮動閘極。 2.如申請專利範圍第1項之晶胞，其中大體上屬單晶之半 導體材料係一具有一平坦表面之單晶矽。 •如申凊專利範圍第2項之晶胞，其中該通道區域的該第 —部分大體上係垂直於該平坦表面。

   4·如申請專利範圍第3項之晶胞，其中該通道區域的該第 二部分大體上係垂直於該平坦表面。 1〇 5.如申請專利範圍第4項之晶胞，其中該通道區域的該第 —部分大體上係平行於該平坦表面。 6. 如申請專利範圍第5項之晶胞，其中該石夕係具有一附有 側壁和-底壁之第一溝道，其係使該通道區域之該 —部分沿著該側壁。 7. 如申請專利範圍第6項之晶胞，其中該㈣具有—附有

   _側_1和&壁之第二溝道’其係使該通道區域之該第 一部分沿著該側壁。 8. 如申請專利範圍第7項之晶胞，其中該第-浮動閘極係 2〇 ^第—溝道内而與該第一溝道之該側壁相分隔，該第 八子動閘極係具有—大體上垂直於㈣電極之尖端部 申請專利範圍第8項之晶胞，其中該第二浮動間極係 溝道内而與該第二溝道之該側壁相分隔，該第 一子動間極係具有m垂直於關電極之尖端部 27 分。 10.如申請專利範圍第9項之晶胞， ▲ κ日日肥，其中該第一區域係沿著 遠第一溝道之該底壁。 5 U·，申請專利範圍第10項之晶胞，其中該第二區域係沿著 该第二溝道之該底壁。 12.如申請專利範圍第11項之晶胞，其中該第-閘電極係在 邊第-溝道内，而與該第—浮㈣極相分隔，以及係以 電氣方式連接至該第一區域。 10 如申叫專利範圍第12項之晶胞，其巾該第二閘電極係在 遠第二溝道内，而與該第二浮動閘極相分隔，以及係以 電氣方式連接至該第二區域。 種排列成多數之列和行的非依電性記憶體晶胞陣 列，該陣列係包含： 一大體上屬第一傳導型之單晶半導體基板材料； 在6玄半導體基板材料内而排列成多數之列和行的 多數非依電性記憶體晶胞，每一晶胞用以儲存多數之位 元，以及每一晶胞係包含： 一在該材料内而不同於該第一傳導型之第二傳導 型的第一區域； 一在該材料内而與該第一區域相分隔之該第二傳 導型的第二區域； 一具有一第一部分、第二部分、和第三部分之通道 區域，其使該第一和該第二區域相連接，以利電荷之傳 導； 28 ^36923

   一在該通道區域上面之介電體； -在該介電體上面而與_㈣域之該第一部分 相分隔的第-浮動閘極，該通道區域之該第—部分係與 該第-區域相鄰’該第-浮動間極可用以儲存該多触 元之至少一個； 一在該介電體上面而與該通道區域之該第二部分 相分隔的第二浮動間極，該通道區域之該第二部分係: 該第二區域相鄰，該第二浮動閘極可用以儲存該多數位 元之至少另一個； 10 一在該介電體上面而與該通道區域之該第三部分 相分隔的閘電極，該通道區域之該第三部分係在該第— 部分與該第二部分之間； 15 一第-閘電極’其係以電氣方式連接至該第一區 域，以及係以電容方式齡至該第—軸閘極；和 -第二閘電極，其係以電氣方式連接至該第二區 域，以及係以電容方式耦合至該第二浮動閘極； 其中之同一列内的該晶胞係具有共用之閘電極； 其中之同一行内的該晶胞係具有共用之該第一區 20 域、共用之該第二區域、共用之該第一閘電極、及共用 之該第二閘電極；以及 其中之相鄰行内的晶胞係具有共同之該第一區域 和共同之該第一閘電極。 15.如申請專利範圍第14項之陣列，其中大體上屬單晶之半 導體基板材料係一具有一平坦表面之單晶矽。 29 16.如申請專職㈣丨5項之_，其切通道㈣的該第 一部分大體上係垂直於該平坦表面。 17‘如申請專利範圍第16項之陣列，其中該通道區域的該第 二部分大體上係垂直於該平坦表面。 18.如申請專利範㈣17項之陣列，其中該通道區域的該第 二部分大體上係平行於該平坦表面。 19·如申請專利範圍第18項之陣列，其中該石夕係具有一_ 一側壁和-底壁之第-溝道，其係使該通道區域之該第 一部分沿著該側壁。 20·如申請專利範圍第19項之陣列，其_該碎係具有一附有 —側壁和一底壁之第二溝道，其係使該通道區域之第二 部分沿著該側壁。 21.如申請專利制㈣項之陣列，其中該第—浮動問極係 在其第-溝道内而與該第-溝道之該側壁相分隔，該第 一浮動閘極係具有-大體上垂直於該閘電極之 分。 22·如申請專利範圍第則之陣列，其中該第二浮動問極係 在该第二溝道内而與該第二溝道之該㈣相分隔，該第 于動閘極係具有一大體上垂直於該閘電極之尖端部 分。 23·如申請專利範圍第22項之陣列，其中該第-區域係沿著 該第一溝道之該底壁。 24_如申請專利範圍第23項之陣列，其中該第二區域係沿著 戎第二溝道之該底壁。 1336923 芝月日修正替換頁 閘電極係在 以及係以電 25.如申請專利範圍第24項之陣列，其中該第一 該第一溝道内而與該第一浮動閘極相分隔， 氣方式連接至該第一區域。 26.如申4專職圍第25項之陣列，其+該第二閘電極係在 該第二溝道内而與該第二浮動_相分隔，以及係以電 氣方式連接至該第二區域。

   一種製造-大體上4第-料型之單晶半導體基板材 料内的非依電性記憶體晶胞之卩㈣的方法，其中該非依 電性記憶體晶胞之陣列係具有在該半導體基板材料内 排列成多數之列和行的多數非依電性記憶體晶胞，每一 晶胞用以儲存多數之位元，言亥方法係包含下列步驟： 在忒半導體基板上面形成一些相分隔之隔離區 域，該等隔離區域大體上係彼此平行，以及係延伸於該 行方向，有一主動區域係在每一對相鄰之隔離區域中 間’其中之半導體基板具有一表面；

   在每一主動區域内形成多數之記憶體晶胞，其中之 每一記憶體晶胞可用以儲存多數之位元，其中每一記憶 體晶胞之形成係包括下列步驟： 形成一第一和第二相分隔之溝道，使進入該基板之 表面内，每一第一和第二溝道係具有一側壁和一底壁； 分別在其第一和第二溝道之底壁内形成一第一區 域和一第二區域，該第一區域和該第二區域係屬一不同 於其第一傳導型之第二傳導型，一可使電荷傳導之通道 區域，以使其第一區域與第二區域相連接，該通道區域 31 1336923

   係具有；第-部分、第二部分、和第三部分； 在该通道區域上面形成一介電體： 在該第—溝道狀該介電體上面，形成-與該第一 溝道之側壁和㈣魏域U分㈣關第一浮 ^間極’該通道區域之該第—部分係魅第-區域相 ’ 3亥第—洋動閘極可用以儲存該多數位元之至少一 個； 在該第二溝道内之該介電體上面形成一與 溝道之側壁和該通道區域之該第二部分相分隔的第二 洋動間極’該通道區域之該第二部分，係與該第二區域 相鄰’該第二浮動開極，可用以健存該多數位元之至少 另一個； 15 在该介電體上面形成一與該通道區域之該第三部 分相分隔的閉電極，該通道區域之該第三部分，係相 第一部分與該第二部分之間； 在該第-溝道内形成一第一間電極，該第一間電 極，係以«方錢接至該第—輯，以㈣以電容方 式耦合至該第一浮動閘極；以及 20

   在該第二溝道内形成_第二閘電極，該第二問電極 係以電氣方式連接至料二區域，以及係以電容方式耗 合至其該二浮動閘極。 Μ.如申請專利第27項之方法，其中形賴[問電極 之步驟，係包括形成—在該列方向中而橫跨多數行之連 續性該第一閘電極。 32

   如申請專利範圍㈣項之方法，其中形成該第二閉電極 =第=:成一在該列方向中而橫跨多數行之連 • P專利範圍訪項之方法，其中形成該第—區域和 T第二區域之步驟，係包括形成—在該列方向中而橫跨 夕數行之it續性該第—輯和該第二區域。 h如申凊專利顧第29項之方法’其中形成該第_區域和 該第二區域之步驟，係包括形成—僅在其主動區域之行 内的該第一區域和該第二區域。 处如申請專利範圍訪項之方法，其中形成該閘電極之步 驟，係包括形成—在該行方向中而橫跨多數之記憶體晶 胞的連續性閘電極。 15 33.-種製造-大體上属第—料叙單晶半導體基板内 的非依電性記憶體晶胞之方法，其中該非依電性記憶體 晶胞’可用以儲存多數之位元，該方法係包含下列步驟： 20

   形成分隔之溝道，使以該基板之 表面内’每—第—和第二溝道係具有-側壁和-底壁； 分別在該第-和第二溝道之該底壁内，形成一第一 區域和第—區域’該第一區域和第二區域係屬一不同 於9玄第傳導型之第二傳導型，有—可使電荷傳導之通 〔區域使4第—區域與該第二區域相連接，該通道區 域係具有—第-部分、-第二部分、和-第三部分； 在该通道區域上面，形成一介電體； 在該第-溝道内之該介電體上面，形成—與該第一 33 冓道之側壁和該通道區域 、L域之邊第一部分相分隔的第一 浮動閉極，該通道區域之該第—部分係與該第—區域相 鄰，該第—浮動間極可用以健存該多數位元之至少-個； 在該第二溝道内之該介電體上面形成一與該第二 溝道之側壁和該通道區域之第二部分相分隔的第二浮 動問極’該通道區域之該第二部分，係與該第二區域相

   鄰’該第二浮動閘極用以儲存該多數位元之至少另— 個； 在°玄"電體上面形成一與該通道區域之第三部分 相分隔的閘電極’該通道區域之該第三部分，係在該第 一部分與該第二部分之間； 在該第-溝道⑽成—第_閘電極，該第—閘電極 係以電氣方式連接至該第—區域，以及係以電容方式耗 合至該第一浮動閘極；以及

   在戎第二溝道内形成一第二閘電極，該第二閘電極 係以電氣方式連接至該第二區域，以及係以電容方式輛 合至該第二浮動閘極。 从如申請專·圍第33項之方法，其中在該介親上面形 成一閘電極之步驟，係進一步包括在其閘電極與其第一 和第二浮動閘極之間，形成一絕緣材料，而使其厚度容 許電子有自該第一和第二浮動閘極至該閘電極之 F〇w丨er-Nordheim穿透效應。 35.如申凊專利範圍第34項之方法，其中形成該第一和第二 34 1336923 年月日修正替換頁 l9Q,..yT^e---' 浮動閘電極之步驟，係包括在該基板表面上方形成該第 一和第二浮動閘極。

   35