JPH05275713A - 不揮発性メモリ装置及びその製造方法 - Google Patents

不揮発性メモリ装置及びその製造方法

Info

Publication number
JPH05275713A
JPH05275713A JP4340571A JP34057192A JPH05275713A JP H05275713 A JPH05275713 A JP H05275713A JP 4340571 A JP4340571 A JP 4340571A JP 34057192 A JP34057192 A JP 34057192A JP H05275713 A JPH05275713 A JP H05275713A
Authority
JP
Japan
Prior art keywords
trench
wall
doped region
gate structure
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4340571A
Other languages
English (en)
Inventor
Manjin J Kim
ジェローム キム マンジン
Jein-Chen Young
ヤング ジェイン−チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV, Koninklijke Philips Electronics NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH05275713A publication Critical patent/JPH05275713A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【目的】 電気的プログラムが可能で消去可能な不揮発
性メモリで、チップ表面積を大幅に減少させる。さらに
金属接続を減じ信頼性の向上、製造コストの低減を図
る。 【構成】 多結晶ゲート構造の列を画成するトレンチの
側壁に方向性あるイオン・インプランテーション工程に
より、ソース及びドレイン領域を形成し、かつ接続用金
属層は１層のみとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ装
置、とくに電気的消去及びプログラム可能な読出し専用
メモリ（エレクトリカリー エレーザブル アンド プ
ログラマブル リード・オンリー メモリ----- 略称Ｅ
ＥＰＲＯＭ）に関するものである。
【０００２】
【従来の技術】一般のＥＥＰＲＯＭ装置及びその製造方
法は既知である。このＥＥＰＲＯＭ装置は典型的に、ソ
ース領域、ドレイン領域、フローティング・ゲート、制
御ゲート、及び制御ゲートをフローティング・ゲートよ
り絶縁する誘電層を有している。
【０００３】ソース及びドレイン領域は一般に横配置構
造領域として形成され、例えば次の各米国特許に開示さ
れている。 ４，６９８，７８７ ４，７９６，２２８ ４，８４９，３６９ これらに開示されている既知の構造は、表面のソース及
びドレイン領域が既知のホトリソグラフ（写真蝕刻）工
程で製造されるため、メモリ・セルの構造の水平面スペ
ースの極めて大なる部分を占める欠点があった。
【０００４】米国特許第４，９７９，００４号に開示さ
れているように、ゲート領域を設けたトレンチ構造内に
垂直ドープ領域としてソース及びドレイン領域を設ける
ことも可能である。この種装置は、ひだ付（pleated ）
ゲートを有しているが、このゲート構造は、既知の積層
多結晶ゲート構造、あるいはメサ構造のものよりも信頼
性が少い。半導体材料の故障欠陥は、ひだ付ゲート構造
を設けるトレンチの底部に集中して生ずるので、ひだ付
のゲート構造を有する装置はこの種の欠陥を生ずる欠点
を有している。
【０００５】さらに従来の装置は、各ゲート、ソース及
びドレイン領域に個別の電気接点を接続するを要すると
いう欠点がある。これは極めて多数の導電接続を必要と
し、かつそのための面積が必要となる。例えば、ワイ・
エス・ヒサムネ（Y. S. Hisamune）他によって発表され
た、１６ＭＢ ＥＰＯＭ用３．６μｍ2 メモリ セル構
造、ＩＥＤＭ ８９−５８３に示されているように、ド
レインへのこの種接点は、シリコン フィルム パッド
及び選択形成したタングステン プラグによって形成さ
れている。この種構造は、ワード線用の少くとも１つの
金属化層と、ビット線用の少くとも１つの追加の層を含
む。これらの接点の動作性を確保するため、金属化層を
多層化することが必要となる。このため、高密度メモリ
用の従来技術は極めて複雑な構造となり、かつ製造方法
も難かしいものであった。このような生産工程はコスト
高を招来する。
【０００６】以上のような従来技術の状況に鑑みて、単
に１つのみの金属化層を有し、接点を無くし、メモリ・
セル面積を減じた高密度の信頼性あるＥＥＰＲＯＭの出
現は長い間の要求であった。
【０００７】
【発明の概要】本発明の主要目的は、接点を無くし、完
全自己整合によってメモリ・セル面積を減少させた不揮
発性メモリ装置を得るにある。
【０００８】本発明の他の目的は、メモリ・セル面積を
減少させた信頼性の高いＥＥＰＲＯＭを得るにある。
【０００９】また本発明は、各ソース及びドレインへの
個別の接点を無くしたＥＥＰＲＯＭを提供するにある。
【００１０】さらに本発明は、金属層を単に１つのみと
したＥＥＰＲＯＭを提供し、これによって生産コストを
減ずることを目的とする。
【００１１】本発明による不揮発性メモリ装置は、基板
上に形成され、第１トレンチと第２トレンチの間に配置
された少くとも１つの多結晶誘電ゲート構造を設けるこ
とにより上述の目的を達成する。トレンチは、第１トレ
ンチの壁部に沿って延びる第１ドープ領域と、第２トレ
ンチの壁部に沿って延びる第２ドープ領域とを有してい
る。これらの第１ドープ領域及び第２ドープ領域はその
幅より大きな高さを有する。これらの高さはトレンチ壁
部に平行に測定され、幅はこれに直角に測定される。
【００１２】多結晶ゲート構造はメサとも称される。か
かるメサの行及び列の配列（アレイ）中には、メサとト
レンチの列の交互構造が存していて、メサの各列は、そ
の２つの対向する側面がトレンチの列で画成されてい
る。トレンチの配列は、列方向の配列とし、２つのトレ
ンチ列の間に各メサ列が位置するようにしても良く、ま
たトレンチを行方向の配列とし２つのトレンチ行の間に
メサの行が位置するようにしても良い。本発明はトレン
チがメサ列に平行に延びる場合について述べる。このよ
うな交互構造の両端部にトレンチの列が位置する。
【００１３】すなわち２つのメサ間の各トレンチは、底
部領域によって第１壁部より分離された第２壁部を有す
る。このトレンチの第２壁部もこれに沿って延びている
ドープ領域を有している。このような各トレンチの壁部
はメサ列と共通となっている。トレンチの両壁部のドー
プ領域は、メサのソース及びドレイン領域を形成する。
各トレンチの底部に沿って延びる領域にドープすること
によってチャンネル・ストッパを形成することができ
る。
【００１４】ビット線用またはメサ列の各ドープ領域に
対する電気接点は、各列またはトレンチ壁の端部におけ
る１つの電気接点で形成できる。これは各トレンチ壁部
がメサ列と共通になっているからである。トレンチ壁の
端縁部の接点と、メサのゲート接点とによって何れのゲ
ートに書込みを行い、読出しあるいは消去を行うかを明
瞭に規定できる。
【００１５】トレンチの壁部に沿って設けられたドープ
領域の導電度を改善するため、トレンチ壁を横切る領域
内のドープ領域に導電性がある珪化物を形成することが
できる。
【００１６】本発明の１実施例においては、トレンチ壁
部および底部に対し傾斜角をもったインプランテーショ
ン方法でドープ領域を形成することができる。この方法
によると、互に電気的に絶縁されたソース、ドレイン及
びチャンネル・ストッパ領域を選択的に形成することが
できる。各トレンチ壁部は、インプランテーション角度
を適切に選択することによって１回のインプランテーシ
ョン工程でドープすることができる。メサ列の全体に亘
って設けたドープ領域は、列全体のソース及びドレイン
領域を形成する。１つのトレンチの底部も１回の垂直イ
ンプランテーション工程でドープすることができ、トレ
ンチの２つのドープ壁部に対するチャンネル・ストッパ
を形成する。
【００１７】
【発明の効果】本発明の利点は、多結晶ゲート構造及び
トレンチ壁部によってメサ構造が形成され、ドレイン領
域がメサの側壁上に形成されることである。すなわちソ
ース及びドレイン領域は基板内に埋入されていて、これ
は所要のメモリ・セルの面積を大幅に減少させる効果を
有する。このため小面積内により多くのメモリ・セルを
組込むことが可能となる。
【００１８】本発明の他の利点は、基板の上側表面上に
ただ１つの金属層しか設ける必要のないことである。ソ
ース及びドレイン接点は、トレンチ壁の端部に簡単に形
成できる。従ってソース及びドレインの領域は埋設され
ている。これはドレインまたはソースの接点数を大幅に
減少させ、生産コストを減少させる。
【００１９】本発明は、接点のない、完全自己整合型式
で製造でき、信頼性高くかつ高密度の小形メモリ装置を
提供する。
【００２０】
【実施例】本発明の基本的構造はまず先に図１３の製造
の中間段階図を参照するともっとも良く理解でき、次に
図１−１２の順次の製造工程を説明する。
【００２１】図１３は、本発明によって、基板１０の平
滑表面上に積層多結晶ゲート セル２０を形成し、かつ
充填（図示せず）、平滑化（図示せず）及び多結晶ゲー
ト絶縁を行った後であるが、金属化工程を加える前の状
況を示す。図１３には充填（フィリング）及び平滑化
（プラナリゼーション）は、図面の簡単化のため及び個
別の積層多結晶ゲート セル２０をより明瞭に示すため
図示を省略してある。積層多結晶ゲート セル２０は、
２つのトレンチ４２，３０間に形成され、これを場合に
よりメサとも称する。
【００２２】メサは一般に従来の半導体の製造方法によ
って形成できる活性領域を具えている。かかる製造方法
自体は既知である。初め珪素の局部（ローカル）酸化法
（ＬＯＣＯＳ法）によって基板上に選択的に酸化条片１
１を形成する。次で基板上に薄膜の積層（スタック）を
生長させる。薄膜の積層をエッチして図１に１２で示す
如くの積層多結晶ゲート構造の列を形成する。この薄膜
の積層は次のものを含む。すなわち電荷転送用のゲート
酸化物１３、フローティング・ゲート１４用の第１多結
晶層、フローティング・ゲート絶縁用の中間多結晶絶縁
層あるいは酸化物・窒化物・酸化物（ＯＮＯ）層１８、
ワード線あるいは制御ゲート１６用の第２多結晶層、第
２多結晶層の制御ゲート１６の保護用パッド酸化物１５
及び選択酸化及び自己整合接点用の窒化物層１９であ
る。さらにトレンチのエッチング中のマスクを行うため
の肉厚低温酸化物（ＬＴＯ）層１７を堆積させる。
【００２３】ホトリソグラフ及び化学的反応イオン エ
ッチング（ＲＩＥ）方法によって積層多結晶ゲート構造
１２の列を形成する。積層薄膜を非等方性にエッチして
図１に示す如く積層多結晶ゲート構造１２の平行列を形
成する積層多結晶ゲート構造１２の列は、各薄膜条片の
生長前にＬＯＣＯＳ法で形成されている選択酸化物条片
１１に直角に配設する。酸化物条片の部分図を図１３に
示してある。酸化物条片１１の方向と、積層多結晶ゲー
ト構造１２の間の方向性は以下に説明する如く重要であ
る。これは酸化物条片１１は、積層多結晶ゲート構造１
２の列が以下に述べる次の工程でエッチングを加えられ
るときエッチング・ストッパとして働き多結晶絶縁ゲー
ト２０を形成するからである。
【００２４】積層多結晶ゲート構造１２の列は、第１側
面２２及び第２側面２４を有する。これらの第１及び第
２側面２２，２４は互にほぼ平行である。図２及び図３
はこれを示す。
【００２５】積層多結晶ゲート構造１２の列の側面上に
酸化物スペーサ２６，２８を形成するため、他の非等方
性エッチングに続いて第２ＬＴＯ（低温酸化）蒸着を積
層多結晶ゲート構造１２の列の側面に加えこれらの側面
を絶縁する。第１スペーサ２６を列１２の第１側面２２
上に設け、第２スペーサ２８を第２側面２４上に設け
る。これらのスペーサの寸法は第２ＬＴＯ蒸着の厚さに
よって制御する。
【００２６】第１ＬＴＯ層をエッチング・マスクとして
使用し、上述の選択化学的エッチングに続いて連続して
ＲＩＥ（反応イオン・エッチング）法を加えることによ
って、トレンチ３０，４２を形成する。エッチングの化
学的性質あるいは第１ＬＴＯ層の厚さは、図４に示す如
くのトレンチのエッチングの完成時における窒化層１９
の露出によって制御することができる。
【００２７】トレンチ３０，４２はそれぞれ、２つの壁
部３２，３４，４４，４６及び底部３６，４８を有して
いる。トレンチ壁部３２，３４，４４，４６は積層多結
晶ゲート構造１２の第１側面２２及び第２側面２４にほ
ぼ平行に示されている。各トレンチ壁部３２，３４はス
ペーサ２８，２６の端部と同じに位置迄延びており、ス
ペーサ２８，２６の端部がトレンチ壁部３２，３４の実
質的延長部を形成する。
【００２８】各積層多結晶ゲート構造１２の列は２つの
トレンチ壁部４６，３２の間にあり、これらの各壁部は
異なるトレンチ、すなわちトレンチ４２及び３０に属し
ている。例えば図４に示す如く、第１トレンチ３０の第
１壁部３２は、積層多結晶ゲート構造１２の列の第１ス
ペーサ２８の下側に位置し、一方第２トレンチ４２の第
１壁部４６は同じ列（１２）の第２スペーサ２６の下側
に存する。第１トレンチ３０の第２壁部３４は別のゲー
ト構造（１２）のスペーサ２６の下側に位置する。簡単
に述べると、２つの壁部を有するトレンチが積層多結晶
ゲート構造１２の列を区切っており、１つの壁部のみを
有する端部のトレンチが一番端の積層多結晶ゲート構造
１２の列を区切っている。
【００２９】図５に示すようにドープ領域３８，５２は
少くとも一部がトレンチ壁３２，４６に沿って形成さ
れ、かつ多結晶ゲート構造１２の両側面を区画するスペ
ーサ２８，２６の下側に少くとも一部が位置する。これ
らのドープ領域５２，３８は積層多結晶ゲート構造１２
の列のソース及びドレイン領域を形成する。これらのド
ープ領域は、図６に示すように、トレンチ壁に平行に測
定した高さ（ｈ）７０と、トレンチ壁に垂直に測定した
幅（ｗ）８０とを有する。ドープ領域の高さ７０は、そ
の幅８０より大とする。すなわちソース及びドレイン領
域は、スペーサの下側でトレンチ壁に沿って延びてい
る。このような積層多結晶ゲート構造は僅か約０．４ミ
クロンのスペースを占めるのみである。一方従来の水平
方向のソース及びドレイン領域は少くとも数ミクロンの
寸法である。
【００３０】トレンチ壁部及び底部に沿って設けられて
いる上述の如きドープ領域はイオン・インプランテーシ
ョン方法で形成することができる。図５は、方向を設け
て示した矢印によってイオン・インプランテーション角
度を制御することにより各トレンチ壁部及びトレンチ底
部に対し選択的にイオン・インプランテーションを行う
状況を示している。イオン・インプランテーションは真
空環境内でイオン源あるいはイオンを放出し得る原子に
よって行い得る。Ｎ＋ドーピングに対する典型的なイオ
ン源は燐（Ｐ）又は砒素（Ａｓ）である。砒素はこの場
合より好都合である。その理由は砒素は燐に比較して側
方への拡散が少ないからである。電界及び磁界の影響に
よってイオンは加速され珪素基板上を衝撃する。トレン
チの両側壁はインプランテーション ビームの方向を変
化させることによりインプランテーションを行うことが
できる。ドープ領域の高さはインプランテーション ビ
ームの角度を変化させることにより調整することができ
る。ゲート オーバーラップ容量を最小にするため側方
拡散の制御は容易にこれを行うことができる。埋設され
たソース及びドレイン領域の導電度はインプランテーシ
ョン角度を減少させ、かつ同時にトレンチの深度を増加
させることにより改良することができる。
【００３１】トレンチの底部はチャンネルストッパーが
必要な場合Ｐ型ドーパントによってドープすればよい。
このＰ型ドーパントは硼素を垂直方向にインプランテー
ションを行い、トレンチの底部にＰ＋ドープ領域が形成
されるようになる。
【００３２】トレンチ幅がｔの際、トレンチ壁部にイン
プランテーションを行うインプランテーション角度θ
は、 tan-1（ｔ／ｈ） であり、トレンチ底部へのインプランテーション角度は
９０°である。有用なドーズ率は１０15〜８×１０15ア
トム／cm2 であり、１００ｋｅＶを超えるイオンエネル
ギーで許容範囲の時間長でインプランテーションを行う
ことができる。イートン(Eaton) 社によって製造されて
いる従来のイオン インプランテーション装置を使用す
ることができる。
【００３３】ソース及びドレインのインプランテーショ
ンが完成した後、これらのトレンチには酸化物を充填し
かつ窒化物層１９が露出するまで平滑化を行う。初期の
ＬＯＣＯＳ酸化物条片１１をエッチング ストッパとし
て使用することにより、積層多結晶ゲート構造１２の列
にエッチングを加え、個別に独立した積層多結晶ゲート
セル２０を図１３に示す如く製造する。エッチングによ
って積層多結晶ゲートセル２０の側面２７が露出され
る。これらの露出された側面２７は熱酸化方法によって
活性化させ露出側面に保護酸化物を形成し、この間酸化
窒素層１９はセル２０の多結晶表面を酸化しないように
保護する。
【００３４】図６は酸化窒素層１９を選択エッチング除
去し、かつ金属化工程が終わった状況を示す。酸化窒素
層１９はこれを選択エッチングによって除去し、薄膜パ
ッド酸化物１５によって被覆されている第２多結晶ゲー
ト１６の頂部を露出する。次いでこのパッド酸化物１５
を洗浄除去する。第２多結晶ゲート１６の自己整合接点
のため、金属層９０を蒸着し、これをパターン化してワ
ード線を形成し、かつ各独立しているセル２０を接続す
るようにする。
【００３５】高度に導電性を有するソース及びドレイン
領域には他の方法で埋設珪化物として製造することがで
きる。この方法はガス又はドープした酸化物源より拡散
によってトレンチ壁部に形成するものである。このよう
な拡散方法は従来既知である。図１に示す如く多結晶ゲ
ート構造１２を形成した後、薄いスクリーン用酸化物を
成長させ、オプション的に表面のソース及びドレイン
インプランテーション６６を形成することができる（図
７参照）。次いで第２ＬＰＯ層を蒸着し、これに続いて
非等方性エッチングを加え、酸化物スペーサ２６，２８
を形成する。
【００３６】第１ＬＴＯ層をエッチング用マスクとして
使用し、従来のエッチング方法でトレンチを形成するこ
とができる。トレンチを製造した後、トレンチ壁部上に
垂直なソース及びドレイン領域３８ａ及び５２ａを従来
の拡散方法で形成することができる。これについては図
８参照。埋設珪化物方法においてはトレンチ壁部に沿っ
たドープ領域３８ａ，５２ａがセル又はメサの列に対す
るソース及びドレインベースを形成し、これらは以下に
述べる工程で準備される。
【００３７】このような装置においてトレンチ壁部に沿
ったドープ領域の抵抗性を減少させるため、導電性の金
属珪化物１００を図９に示す如くドープ領域３８ａ，５
２ａ内のトレンチ壁部上に形成する。特にこの金属珪化
物１００はドープ領域３８ａ，５２ａ内で少なくとも一
部がトレンチ壁部に沿っている部分に形成する。
【００３８】金属珪化物１００は真空装置内で蒸着で形
成する。この珪化物１００は任意の型としてよいが、例
えばコバルト又はチタン珪化物の如く高度の導電性を有
する珪化物とするのが好都合である。導電性のある金
属、例えばコバルト（Ｃｏ）又はチタン（Ｔｉ）を基板
表面に蒸着させる。次いで珪化物（ＣｏＳｉ2 又はＴｉ
Ｓｉ2)を形成するためこれに焼結工程を加える。金属は
酸化物とは反応しないためこれらの珪化物は湿式化学的
方法によって選択的に除去することができ、図９に示す
如く露出した所望領域上に珪化物１００を残置させる。
トレンチ壁部上の珪化物の高さはトレンチの深度を大と
することにより増加させることができ、これにより埋設
ソース及びドレイン領域の導電度を金属線と同じ程度に
向上させることができる。
【００３９】各ゲート構造に対しソース又はドレインの
分離が必要でない場合には図９に示す如くトレンチの全
表面を被覆する珪化物を使用することができる。しか
し、ソース又はドレインの絶縁が必要な場合には第１Ｌ
ＴＯの厚さはこれを増加させ、次いで第２トレンチにエ
ッチングを行って図１０に示す如くソース及びドレイン
の分離を行う。
【００４０】チャンネル ストッパーが必要な場合には
Ｐ型ドーパントを垂直方向にインプランテーションを行
い、これによって絶縁されたＰ＋領域６０ａが図１１に
示す如くトレンチの底部に形成されるようにする。
【００４１】平滑化のために、ＬＴＯ又はガラスを、表
面保護用酸化物を設けた後に、トレンチ内に充填する。
このトレンチは酸化窒素層１９のレベルまで平滑化す
る。
【００４２】この点において積層多結晶ゲート構造１２
の列をエッチングして各個別の多結晶ゲート又はセル２
０を図１３に示す如く製造する。選択的熱酸化を加えて
ＲＩＥエッチングによって露出された多結晶ゲートの側
面２７上に保護酸化層を形成する。
【００４３】自己整合接点のため酸化窒素層１９を湿式
化学方法で選択的にエッチして第２多結晶ゲートの頂部
を露出させる。図１２は埋設ビット線及びソース線を含
む金属化工程の完成後の最終構造を示す。
【００４４】ドレイン及びソース領域はメサの側面の基
板内に埋設される。ビット線に対するドレイン領域の接
点７５はトレンチ壁部の端部において製造することがで
きる（これについては図１３参照）。すなわちビット線
形成のために別個の金属化層を必要としない。
【００４５】図１３はビット線又はドレイン電圧用に各
トレンチの端部に接点７６を設けた不揮発性メモリセル
又はメサ２０の配列を示す。埋設ソース及びドレイン領
域を有する装置によって節約されるスペースの大きさは
１．０ミクロン設計ルールに対し１２５％の大きさであ
る。本発明を上述の実施例について説明したが本発明は
多くの変形が可能である。
【図面の簡単な説明】
【図１】本発明により基板上に形成した積層多結晶ゲー
ト構造の２つの列を示す断面図、
【図２】図１の装置の他の状態を示す図、
【図３】図２の平面図、
【図４】本発明によるＥＥＰＲＯＭ装置の製造工程を順
次示す断面図、
【図５】本発明によるＥＥＰＲＯＭ装置の製造工程を順
次示す断面図、
【図６】本発明によるＥＥＰＲＯＭ装置の製造工程を順
次示す断面図、
【図７】本発明実施例による埋設珪化物を有する製造順
序を示す断面図、
【図８】本発明実施例による埋設珪化物を有する製造順
序を示す断面図、
【図９】本発明実施例による埋設珪化物を有する製造順
序を示す断面図、
【図１０】本発明実施例による埋設珪化物を有する製造
順序を示す断面図、
【図１１】本発明実施例による埋設珪化物を有する製造
順序を示す断面図、
【図１２】本発明実施例による埋設珪化物を有する製造
順序を示す断面図、
【図１３】本発明によるＥＥＰＲＯＭ装置の製造の中間
段階を示す斜視図である。
【符号の説明】
１０ 基板 １１ 酸化物条片 １２ 積層多結晶ゲート構造 １３ 電化転送用ゲート酸化物 １４ フローティング・ゲート １５ 保護用パッド酸化物 １６ 制御ゲート １７ 肉厚低温酸化物（ＬＴＯ）層 １８ 酸化物・窒化物・酸化物（ＯＮＯ）層 １９ 選択酸化及び自己整合接点用酸化窒素層 ２０ 多結晶絶縁ゲート ２２，２４ 側面 ２６，２８ 酸化物スペーサ ３０，４２ トレンチ ３２，３４，４４，４６ トレンチ壁部 ３６，４８ トレンチ底部 ３８，５２ ドープ領域 ３８ａ，５２ａ ドープ領域（蒸着による） ６０ａ Ｐ＋領域 ７０ 高さ（ｈ） ７５，７６ 接点 ８０ 幅（ｗ） ９０ 金属層 １００ 金属珪化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 ジェイン−チェン ヤング アメリカ合衆国 カリフォルニア州 95129 サン ジョセ サラゴタ アベニ ュー 8045 アパートメント ビー 119

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 次の各構成を具えてなる不揮発性メモリ
    装置：基板；一部分がこの基板を通じて延びている複数
    個の平行なトレンチ；各トレンチは、トレンチの１つの
    壁部を横切るように設けられた少なくとも第１ドープ領
    域を有する；基板上に形成された積重ね多結晶ゲート構
    造の行及び列のアレイで、各列は上記トレンチの２つを
    分離するように設けられたアレイ構造；上記ドープ領域
    は幅より大きな高さを有し、その高さ方向はトレンチの
    壁部と平行であり、幅方向はトレンチ壁部に直角であ
    る；を特徴とする不揮発性メモリ装置。
  2. 【請求項２】 各トレンチの第２壁部に沿って延びてい
    る第２ドープ領域を具え、 この第２ドープ領域は幅より大きな高さを有し、その高
    さはトレンチの壁部に平行であり、幅はこれに直角であ
    る請求項１記載の装置。
  3. 【請求項３】 トレンチ壁部を横切る領域内のドープ領
    域内に形成された導電性の珪化物を有する請求項１記載
    の装置。
  4. 【請求項４】 各トレンチの底部を横切る第３ドープ領
    域を有し、第３ドープ領域は他のドープ領域とは異なる
    導電型とする請求項２記載の装置。
  5. 【請求項５】 基板の上側表面を横切って延びている単
    一の金属層を有している請求項１記載の装置。
  6. 【請求項６】 １つのトレンチ壁部に沿って延びている
    ドープ領域は、積層多結晶ゲート構造の列に共通である
    請求項１記載の装置。
  7. 【請求項７】 基板上に行及び列の配列として構成する
    複数個の積層多結晶ゲート構造を形成する工程と、 前記積層多結晶ゲート構造の列にほぼ平行に位置する複
    数個のトレンチをエッチングによって形成し、各積層多
    結晶ゲート構造は、２つの対向する側面によって画成さ
    れる如くし、各トレンチは少くとも第１壁部を有する如
    くする工程と、 各トレンチの前記第１壁部に沿ってドープ領域を形成
    し、これによってこのドープ領域は一部が積層多結晶ゲ
    ート構造の側面の下側に位置して延長され、各ドープ領
    域の高さ及び幅は、高さが幅よりも大となるようにする
    工程とを具えてなることを特徴とする不揮発性メモリ装
    置の製造方法。
  8. 【請求項８】 ドープ領域を形成する工程は、各トレン
    チの第１壁部に傾斜角をもってイオン・インプランテー
    ションを行ってドープ領域をインプランテーション形成
    する請求項７記載の方法。
  9. 【請求項９】 各トレンチは第２壁部を有し、この第２
    壁部に対し斜の角度で、イオン・プランテーションを行
    って各トレンチの第２壁部に第２ドープ領域を形成する
    工程を含んでなる請求項７記載の方法。
  10. 【請求項１０】 各トレンチの底部にほぼ直角方向にイ
    オン・インプランテーションを行って第３ドープ領域を
    形成する工程を含んでなる請求項９記載の方法。
  11. 【請求項１１】 各積層多結晶構造は、トレンチに面す
    る第１及び第２側面を有し、該第１側面には第１スペー
    サを設け、第２側面には第２スペーサを設けてなる請求
    項６記載の装置。
JP4340571A 1991-12-19 1992-12-21 不揮発性メモリ装置及びその製造方法 Pending JPH05275713A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/810,250 US5278438A (en) 1991-12-19 1991-12-19 Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
US07/810250 1991-12-19

Publications (1)

Publication Number Publication Date
JPH05275713A true JPH05275713A (ja) 1993-10-22

Family

ID=25203389

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4340571A Pending JPH05275713A (ja) 1991-12-19 1992-12-21 不揮発性メモリ装置及びその製造方法

Country Status (5)

Country Link
US (1) US5278438A (ja)
EP (1) EP0547711B1 (ja)
JP (1) JPH05275713A (ja)
DE (1) DE69224716T2 (ja)
TW (1) TW230832B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543637B1 (ko) * 1998-12-29 2006-03-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2007520876A (ja) * 2003-12-10 2007-07-26 サンディスク コーポレイション ピラー構造セルのフラッシュメモリ技術
JP2007528609A (ja) * 2004-03-11 2007-10-11 マイクロン テクノロジー，インコーポレイテッド 半導体構成及び半導体構造の形成方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6081449A (en) * 1987-05-12 2000-06-27 Altera Corporation High-density nonvolatile memory cell
US5391506A (en) * 1992-01-31 1995-02-21 Kawasaki Steel Corporation Manufacturing method for semiconductor devices with source/drain formed in substrate projection.
US5467305A (en) * 1992-03-12 1995-11-14 International Business Machines Corporation Three-dimensional direct-write EEPROM arrays and fabrication methods
US5297082A (en) * 1992-11-12 1994-03-22 Micron Semiconductor, Inc. Shallow trench source eprom cell
JP3431198B2 (ja) * 1993-02-26 2003-07-28 株式会社東芝 半導体記憶装置およびその製造方法
TW299475B (ja) * 1993-03-30 1997-03-01 Siemens Ag
US5430673A (en) * 1993-07-14 1995-07-04 United Microelectronics Corp. Buried bit line ROM with low bit line resistance
US5387534A (en) * 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
US5740105A (en) * 1994-05-27 1998-04-14 Texas Instruments Incorporated Memory cell array with LOCOS free isolation
US5554568A (en) * 1994-12-27 1996-09-10 United Microelectronics Corporation Polysilicon trench and buried polysilicon wall device structures
KR0179807B1 (ko) * 1995-12-30 1999-03-20 문정환 반도체 기억소자 제조방법
JPH09275196A (ja) * 1996-04-03 1997-10-21 Sony Corp 半導体装置及びその製造方法
US5849621A (en) 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
US6060358A (en) * 1997-10-21 2000-05-09 International Business Machines Corporation Damascene NVRAM cell and method of manufacture
SE513471C2 (sv) 1997-11-17 2000-09-18 Ericsson Telefon Ab L M Halvledarkomponent och tillverkningsförfarande för halvledarkomponent
US5981341A (en) * 1997-12-05 1999-11-09 Advanced Micro Devices Sidewall spacer for protecting tunnel oxide during isolation trench formation in self-aligned flash memory core
US5960284A (en) * 1997-12-05 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming vertical channel flash memory cell and device manufactured thereby
US6555867B1 (en) * 1997-12-16 2003-04-29 Advanced Micro Devices, Inc. Flash memory gate coupling using HSG polysilicon
US6803273B1 (en) * 1997-12-23 2004-10-12 Texas Instruments Incorporated Method to salicide source-line in flash memory with STI
WO1999049517A1 (de) * 1998-03-24 1999-09-30 Siemens Aktiengesellschaft Speicherzellenanordnung und verfahren zu ihrer herstellung
WO1999049516A1 (de) * 1998-03-24 1999-09-30 Infineon Technologies Ag Speicherzellenanordnung und verfahren zu ihrer herstellung
US6225659B1 (en) * 1998-03-30 2001-05-01 Advanced Micro Devices, Inc. Trenched gate semiconductor device and method for low power applications
US6242302B1 (en) * 1998-09-03 2001-06-05 Micron Technology, Inc. Semiconductor processing methods of forming contact openings, methods of forming electrical connections and interconnections, and integrated circuitry
US6423596B1 (en) 1998-09-29 2002-07-23 Texas Instruments Incorporated Method for two-sided fabrication of a memory array
US6330181B1 (en) * 1998-09-29 2001-12-11 Texas Instruments Incorporated Method of forming a gate device with raised channel
JP3147108B2 (ja) * 1999-01-20 2001-03-19 日本電気株式会社 半導体記憶装置の製造方法
US6316806B1 (en) * 1999-03-31 2001-11-13 Fairfield Semiconductor Corporation Trench transistor with a self-aligned source
TW427018B (en) * 1999-04-07 2001-03-21 United Microelectronics Corp Manufacturing method of flash memory cell
US6177317B1 (en) * 1999-04-14 2001-01-23 Macronix International Co., Ltd. Method of making nonvolatile memory devices having reduced resistance diffusion regions
US6300179B1 (en) * 1999-09-24 2001-10-09 Texas Instruments Incorporated Gate device with access channel formed in discrete post and method
JP2001189439A (ja) * 2000-01-05 2001-07-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置
DE10131705B4 (de) 2001-06-29 2010-03-18 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131706B4 (de) 2001-06-29 2005-10-06 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors
DE10131707B4 (de) 2001-06-29 2009-12-03 Atmel Automotive Gmbh Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung
DE10131704A1 (de) * 2001-06-29 2003-01-16 Atmel Germany Gmbh Verfahren zur Dotierung eines Halbleiterkörpers
US6566200B2 (en) * 2001-07-03 2003-05-20 Texas Instruments Incorporated Flash memory array structure and method of forming
JP2003174106A (ja) * 2001-12-07 2003-06-20 Fujitsu Ltd 半導体装置及びその製造方法
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
DE10200678B4 (de) * 2002-01-10 2006-05-11 Infineon Technologies Ag Verfahren zum Bearbeiten eines Substrats zum Ausbilden einer Struktur
US6830975B2 (en) * 2002-01-31 2004-12-14 Micron Technology, Inc. Method of forming field effect transistor comprising at least one of a conductive metal or metal compound in electrical connection with transistor gate semiconductor material
KR100462175B1 (ko) * 2002-02-08 2004-12-16 삼성전자주식회사 부유게이트를 갖는 비휘발성 메모리 소자의 셀 및 그제조방법
DE10214126A1 (de) * 2002-03-28 2003-10-23 Infineon Technologies Ag Herstellungsverfahren für eine Mehrzahl von ungefähr gleich hohen und gleich beabstandeten Gatestapeln auf einem Halbleitersubstrat
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
DE10226964A1 (de) * 2002-06-17 2004-01-08 Infineon Technologies Ag Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
US7019353B2 (en) * 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
US6756303B1 (en) * 2002-07-31 2004-06-29 Advanced Micro Devices, Inc. Diffusion barrier and method for its production
CN1745473B (zh) * 2003-01-30 2010-04-14 因芬尼昂技术股份公司 统一信道程序闪存位线制造方法
US7078349B2 (en) * 2003-07-31 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form self-aligned floating gate to diffusion structures in flash
DE10345347A1 (de) 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US8236646B2 (en) * 2003-11-06 2012-08-07 Globalfoundries Singapore Pte. Ltd. Non-volatile memory manufacturing method using STI trench implantation
JP4928947B2 (ja) * 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
US7256112B2 (en) * 2005-01-20 2007-08-14 Chartered Semiconductor Manufacturing, Ltd Laser activation of implanted contact plug for memory bitline fabrication
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8012830B2 (en) 2007-08-08 2011-09-06 Spansion Llc ORO and ORPRO with bit line trench to suppress transport program disturb
FR3012672B1 (fr) 2013-10-31 2017-04-14 Stmicroelectronics Rousset Cellule memoire comprenant des grilles de controle horizontale et verticale non auto-alignees
FR3017746B1 (fr) * 2014-02-18 2016-05-27 Stmicroelectronics Rousset Cellule memoire verticale ayant un implant drain-source flottant non auto-aligne
EP4297548A1 (fr) * 2022-06-16 2023-12-27 STMicroelectronics Crolles 2 SAS Procede de fabrication de dispositifs electroniques

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63213970A (ja) * 1987-03-03 1988-09-06 Nec Corp 不揮発性半導体記憶素子
JPH02360A (ja) * 1987-11-11 1990-01-05 Nec Corp 不揮発生半導体装置の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5630768A (en) * 1979-08-20 1981-03-27 Matsushita Electric Ind Co Ltd Manufacture of mnos type semiconductor device
US5043787A (en) * 1980-12-29 1991-08-27 Rockwell International Corporation Extremely small area npn lateral transistor
JPS6398124A (ja) * 1986-10-15 1988-04-28 Hitachi Ltd 半導体装置の製造方法
US4797718A (en) * 1986-12-08 1989-01-10 Delco Electronics Corporation Self-aligned silicon MOS device
US4912535A (en) * 1987-08-08 1990-03-27 Mitsubishi Denki Kabushiki Kaisha Trench type semiconductor memory device having side wall contact
JPH027475A (ja) * 1988-06-25 1990-01-11 Matsushita Electron Corp 電界効果トランジスタ
US5084418A (en) * 1988-12-27 1992-01-28 Texas Instruments Incorporated Method of making an array device with buried interconnects
US5218221A (en) * 1989-10-20 1993-06-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
US5053839A (en) * 1990-01-23 1991-10-01 Texas Instruments Incorporated Floating gate memory cell and device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63213970A (ja) * 1987-03-03 1988-09-06 Nec Corp 不揮発性半導体記憶素子
JPH02360A (ja) * 1987-11-11 1990-01-05 Nec Corp 不揮発生半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100543637B1 (ko) * 1998-12-29 2006-03-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2007520876A (ja) * 2003-12-10 2007-07-26 サンディスク コーポレイション ピラー構造セルのフラッシュメモリ技術
JP2007528609A (ja) * 2004-03-11 2007-10-11 マイクロン テクノロジー，インコーポレイテッド 半導体構成及び半導体構造の形成方法

Also Published As

Publication number Publication date
EP0547711B1 (en) 1998-03-11
DE69224716T2 (de) 1998-09-17
US5278438A (en) 1994-01-11
EP0547711A2 (en) 1993-06-23
EP0547711A3 (en) 1993-11-10
DE69224716D1 (de) 1998-04-16
TW230832B (ja) 1994-09-21

Similar Documents

Publication Publication Date Title
JPH05275713A (ja) 不揮発性メモリ装置及びその製造方法
US6028336A (en) Triple polysilicon flash EEPROM arrays having a separate erase gate for each row of floating gates, and methods of manufacturing such arrays
US5747359A (en) Method of patterning polysilicon layers on substrate
JP3072565B2 (ja) 無接点フローティングゲートメモリアレイを製造する方法
US5756385A (en) Dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
KR100525256B1 (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
US11107829B2 (en) Method of manufacturing a three-dimensional non-volatile memory device
US20020038897A1 (en) Nonvolatile memory structures and fabrication methods
US20040253787A1 (en) Buried bit line non-volatile floating gate memory cell with independent controllable control gate in a trench, and array thereof, and method of formation
JPH07123143B2 (ja) 不揮発性メモリの製法
KR930014989A (ko) 셀 사이즈가 감소된 플래시 이-피롬 제조공정
US7151021B2 (en) Bi-directional read/program non-volatile floating gate memory cell and array thereof, and method of formation
JPH07302854A (ja) デュアル・チャネルを有するｓｏｉ上のトレンチｅｅｐｒｏｍ構造およびその製造方法
US6211012B1 (en) Method of fabricating an ETOX flash memory
US6855599B2 (en) Fabrication method of a flash memory device
KR100931815B1 (ko) 제어 게이트들 돌출부들을 갖는 플로팅 게이트 메모리셀들의 반도체 메모리 어레이를 형성하는 자기-정렬 방법및 그것에 의해 제조된 메모리 어레이
US5894162A (en) High density EPROM cell and process for fabricating same
US8193059B2 (en) Bit line structure and method for the production thereof
JP4741737B2 (ja) 不揮発性メモリ素子並びにその製造方法
JP3075192B2 (ja) 半導体装置の製造方法
JP3447179B2 (ja) 不揮発性半導体メモリ装置とその製造方法
US6221718B1 (en) Method of fabricating a flash memory
EP1405340B1 (en) Manufacturing method of a non-volatile memory transistor with a select gate adjacent to the control gate/floating-gate stack
US7358559B2 (en) Bi-directional read/program non-volatile floating gate memory array, and method of formation
JPH11307744A (ja) 半導体装置及びその製造方法