JPH02360A - 不揮発生半導体装置の製造方法 - Google Patents
不揮発生半導体装置の製造方法Info
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- JPH02360A JPH02360A JP63265391A JP26539188A JPH02360A JP H02360 A JPH02360 A JP H02360A JP 63265391 A JP63265391 A JP 63265391A JP 26539188 A JP26539188 A JP 26539188A JP H02360 A JPH02360 A JP H02360A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 239000004020 conductor Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 17
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 17
- 230000010354 integration Effects 0.000 abstract description 5
- 238000003491 array Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 230000000873 masking effect Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- -1 that is Chemical compound 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体装置の製造方法に係り、特にＭ
ＯＳ型のＵＶ ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏ
−ｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒ
ｙ）のメモリセルアレイの製造方法に関する。
ＯＳ型のＵＶ ＥＰＲＯＭ（ＥｒａｓａｂｌｅＰｒｏ
−ｇｒａｍａｂｌｅ Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒ
ｙ）のメモリセルアレイの製造方法に関する。
従来、この種のメモリとして多くフローティング・ゲー
ト型メモリーデバイスを用いており、このメモリーデバ
イスは通常アバランシュ注入ないしはチャネル注入によ
り書き込まれ、また紫外線照射により消去される。
ト型メモリーデバイスを用いており、このメモリーデバ
イスは通常アバランシュ注入ないしはチャネル注入によ
り書き込まれ、また紫外線照射により消去される。
これらのメモリーデバイスのセル・アレイの外表的なレ
イアウトでは、セルは対をなして配置されており、そし
て各セルの対は一個のコンタクト３１を介して、フロー
ティング・ゲート３４上を横断する上層の金属配線３２
に接続している（第３図）。従って、セル当り１／２コ
ンタクトを要するものとなっている。これらのコンタク
ト３１は、半導体基板における比較的大きな平面積を占
有し、これはセルの集積化に対する一つの障害となって
いる。そこで、この欠点を除去するため、これらコンタ
クト３１が少なくてすむようにした（例えば１６個のセ
ル当り一個のコンタクト）メモリーセルアレイの製造方
法が知られている。
イアウトでは、セルは対をなして配置されており、そし
て各セルの対は一個のコンタクト３１を介して、フロー
ティング・ゲート３４上を横断する上層の金属配線３２
に接続している（第３図）。従って、セル当り１／２コ
ンタクトを要するものとなっている。これらのコンタク
ト３１は、半導体基板における比較的大きな平面積を占
有し、これはセルの集積化に対する一つの障害となって
いる。そこで、この欠点を除去するため、これらコンタ
クト３１が少なくてすむようにした（例えば１６個のセ
ル当り一個のコンタクト）メモリーセルアレイの製造方
法が知られている。
この方法について、以下に述べる。
この方法を理解するため、先ず電気的構造で表わした完
成アレイについて説明する。第５図（ａ）に示すように
、４個のフローティング・ゲート型メモリーセル４１，
４２，４３．４４が配置されていて、これらのうち例え
ばセル４１の読み出し、若しくは書込みを行う時には、
適当な信号を第１のワードライン４５、及び第２のビッ
トライン４８に供給し、第１のビットライン４７は接地
して、残りの第３のビットラインをオープンとする。
成アレイについて説明する。第５図（ａ）に示すように
、４個のフローティング・ゲート型メモリーセル４１，
４２，４３．４４が配置されていて、これらのうち例え
ばセル４１の読み出し、若しくは書込みを行う時には、
適当な信号を第１のワードライン４５、及び第２のビッ
トライン４８に供給し、第１のビットライン４７は接地
して、残りの第３のビットラインをオープンとする。
また、残りの第２のワードラインは接地する。
このようにして、一般的に行われているように複数のセ
ルを読出したり、書込んだりすることができる。
ルを読出したり、書込んだりすることができる。
第５図（ｂ）、第５図（ｃ）に示すように、前述した各
々のメモリーセルは、他のセルと共有する、半導体基板
５３上に設けられた一対の隔離したドープ領域５０（ビ
ットライン）を有している。全セルのフローティング・
ゲート５１は、ビットラインに並列な第一の多結晶シリ
コン・ラインから形成され、チャネル領域５２上で、ド
ープ領域５０間に設けられる。第１．第２のワードライ
ン４５．４６は、第二多結晶シリコン層で形成され、ド
ープ領域５０上とチャネル領域５２上とを横断している
。
々のメモリーセルは、他のセルと共有する、半導体基板
５３上に設けられた一対の隔離したドープ領域５０（ビ
ットライン）を有している。全セルのフローティング・
ゲート５１は、ビットラインに並列な第一の多結晶シリ
コン・ラインから形成され、チャネル領域５２上で、ド
ープ領域５０間に設けられる。第１．第２のワードライ
ン４５．４６は、第二多結晶シリコン層で形成され、ド
ープ領域５０上とチャネル領域５２上とを横断している
。
次に、前述した従来の製造方法を述べる。
第６図（ａ）乃至第６図（ｈ）は従来の製造方法を工程
順に示した断面図または平面図である。まず、第６図（
ａ）、第６図（ｂ）に示すように、セル・アレイ部１０
１において、Ｐ型の半導体基板１０２の主表面上に酸化
膜１０３を成長し、次いでその上に第一の多結晶シリコ
ン層１０４を形成し、続いてさらにその上に窒化シリコ
ン膜１０５を形成する。次に、マスキング及びエツチン
グ工程により、相互に平行で相互に離れた複数のライン
１０６を形成する。第６図（ａ）にも示すように、各ラ
イン１０６は、酸化膜１０３第一の多結晶シリコン層１
０４、窒化シリコン膜１０５より成る。続いて、リンま
たはヒ素を導入して、細長いドーピング領域１０７を、
ライン１０６間の基板上に形成する。
順に示した断面図または平面図である。まず、第６図（
ａ）、第６図（ｂ）に示すように、セル・アレイ部１０
１において、Ｐ型の半導体基板１０２の主表面上に酸化
膜１０３を成長し、次いでその上に第一の多結晶シリコ
ン層１０４を形成し、続いてさらにその上に窒化シリコ
ン膜１０５を形成する。次に、マスキング及びエツチン
グ工程により、相互に平行で相互に離れた複数のライン
１０６を形成する。第６図（ａ）にも示すように、各ラ
イン１０６は、酸化膜１０３第一の多結晶シリコン層１
０４、窒化シリコン膜１０５より成る。続いて、リンま
たはヒ素を導入して、細長いドーピング領域１０７を、
ライン１０６間の基板上に形成する。
この領域１０７が後にセル・アレイの下層のビットライ
ンとなる。次に、第６図（Ｃ）に示すように酸化膜１０
８を熱酸化法によりアレイ上に成長させる。この時、酸
化膜１０８は窒化シリコン膜１０５上ではほとんど成長
せず、ドープ領域１０７上と第一の多結晶シリコンライ
ン１０４の両側面とに成長する。次いで、窒化シリコン
１０５のラインを除去した後、第６図（ｄ）に示すよう
に新たに絶縁膜１０９を形成し直し、その上に第二の多
結晶シリコン層１１０をつけ、第６図（ｅ）に示すよう
に、マスキング及びエツチング工程により、相互に平行
で相互に離れた複数の多結晶シリコンライン１１１を形
成する。これらライン１１１は、ライン１０６と直交し
、かつドープ領域１０７上とライン１０６上とを横断し
ている。
ンとなる。次に、第６図（Ｃ）に示すように酸化膜１０
８を熱酸化法によりアレイ上に成長させる。この時、酸
化膜１０８は窒化シリコン膜１０５上ではほとんど成長
せず、ドープ領域１０７上と第一の多結晶シリコンライ
ン１０４の両側面とに成長する。次いで、窒化シリコン
１０５のラインを除去した後、第６図（ｄ）に示すよう
に新たに絶縁膜１０９を形成し直し、その上に第二の多
結晶シリコン層１１０をつけ、第６図（ｅ）に示すよう
に、マスキング及びエツチング工程により、相互に平行
で相互に離れた複数の多結晶シリコンライン１１１を形
成する。これらライン１１１は、ライン１０６と直交し
、かつドープ領域１０７上とライン１０６上とを横断し
ている。
次に、第６図（ｆ）に示すように、ライン１０６をカバ
ーしている絶縁膜と、その下の第一の多結晶シリコン層
１０４を、前述した第二の多結晶ライン１１０に自己整
合的にエツチング除去する。
ーしている絶縁膜と、その下の第一の多結晶シリコン層
１０４を、前述した第二の多結晶ライン１１０に自己整
合的にエツチング除去する。
すなわち第５図（ｇ）に示すように、セグメント１１３
等が除去される。次に第６図（ｈ）に示すように、アレ
イ上に絶縁膜を形成した後、金属ライン１１４をドープ
領域１０７上に形成する。この金属ライン１１４が上層
のビットラインとなる。
等が除去される。次に第６図（ｈ）に示すように、アレ
イ上に絶縁膜を形成した後、金属ライン１１４をドープ
領域１０７上に形成する。この金属ライン１１４が上層
のビットラインとなる。
あらかじめ、ライン１０７に沿って、周期的にコンタク
ト１１５を形成していて、ライン１０７と下層のドープ
領域１０７とが接続される。
ト１１５を形成していて、ライン１０７と下層のドープ
領域１０７とが接続される。
しかし、前述した従来の製造方法では、下層のビット・
ライン（金属ライン１１４）がｎ＋拡散層で形成されて
いるので、セルのドレイン及びソースに比較的大きな抵
抗が付き、セルの読出しスピード並びに書込みスピード
が遅くなるという欠点がある。この抵抗を下げる一つの
方法として、上層の金属ビットラインと下層のビット・
ラインとの接続点を増やせばよいが、セルアレイの集積
度が下がることになる。また、ｎ＋拡散層を深く形成し
て低抵抗化を計ると、ｎ＋拡散層は横方向にも広がり、
チャンネル長が短くなって、パンチ・スルー等の悪影響
が生じる。
ライン（金属ライン１１４）がｎ＋拡散層で形成されて
いるので、セルのドレイン及びソースに比較的大きな抵
抗が付き、セルの読出しスピード並びに書込みスピード
が遅くなるという欠点がある。この抵抗を下げる一つの
方法として、上層の金属ビットラインと下層のビット・
ラインとの接続点を増やせばよいが、セルアレイの集積
度が下がることになる。また、ｎ＋拡散層を深く形成し
て低抵抗化を計ると、ｎ＋拡散層は横方向にも広がり、
チャンネル長が短くなって、パンチ・スルー等の悪影響
が生じる。
このように従来の方法では、セル・アレイの集積度を損
なうことなく、ビットライン（ソース。
なうことなく、ビットライン（ソース。
ドレイン）の低抵抗化を計ることは困難である。
さらに、前述した方法では、ドープ領域上に熱酸化膜を
形成する際に生じるバーズ・ピークとドープ領域のエツ
ジとが重なるため、ソース・ドレイン拡散層の接合リー
ク特性が悪化するという欠点もある。
形成する際に生じるバーズ・ピークとドープ領域のエツ
ジとが重なるため、ソース・ドレイン拡散層の接合リー
ク特性が悪化するという欠点もある。
本発明の目的は、前記欠点を解決し、セル・アレイの集
積密度が高く、セルの読出し、書込みスピードが比較的
早く、パッチ・スルーが発生せず、接合リーク特性を良
好にする不揮発性半導体装置の製造方法を提供すること
にある。
積密度が高く、セルの読出し、書込みスピードが比較的
早く、パッチ・スルーが発生せず、接合リーク特性を良
好にする不揮発性半導体装置の製造方法を提供すること
にある。
本発明の不揮発性半導体装置の製造方法の構成は、−導
電型の半導体基板上に、第１の絶縁膜、第１の多結晶シ
リコン層、第２の絶縁膜の少なくとも三層からなる第１
のラインを相互に離間して複数形成する工程と、この表
面に第３の絶縁膜を形成する工程と、異方性のエツチン
グに依り前記第３の絶縁膜のうち少なくとも前記第１の
ラインの側壁を残して除去する工程と、前記第１のライ
ン間の基板に溝を形成する工程と、前記溝に逆導電型の
不純物を導入して、表面に逆導電型のドープ領域を形成
する工程と、前記溝を導体材で埋め込み、前記ドープ領
域と接続する工程と、前記第１のライン、前記溝表面の
ドープ領域、前記導体材から絶縁され、かつ相互に離間
した複数の第２の多結晶リシコンラインを、前記第１の
ラインを横断し、前記第１のライン上と前記ドープ領域
上、前記導体材上に横たわるように形成する工程と、前
記第１のラインを前記第２のラインに対して自己整合的
にエツチングして、前記第１のラインから複数のフロー
ティング・ゲートを形成する工程とを備えたことを特徴
とする。
電型の半導体基板上に、第１の絶縁膜、第１の多結晶シ
リコン層、第２の絶縁膜の少なくとも三層からなる第１
のラインを相互に離間して複数形成する工程と、この表
面に第３の絶縁膜を形成する工程と、異方性のエツチン
グに依り前記第３の絶縁膜のうち少なくとも前記第１の
ラインの側壁を残して除去する工程と、前記第１のライ
ン間の基板に溝を形成する工程と、前記溝に逆導電型の
不純物を導入して、表面に逆導電型のドープ領域を形成
する工程と、前記溝を導体材で埋め込み、前記ドープ領
域と接続する工程と、前記第１のライン、前記溝表面の
ドープ領域、前記導体材から絶縁され、かつ相互に離間
した複数の第２の多結晶リシコンラインを、前記第１の
ラインを横断し、前記第１のライン上と前記ドープ領域
上、前記導体材上に横たわるように形成する工程と、前
記第１のラインを前記第２のラインに対して自己整合的
にエツチングして、前記第１のラインから複数のフロー
ティング・ゲートを形成する工程とを備えたことを特徴
とする。
第１図（ａ）乃至第１図（ｊ）は本発明の第１の実施例
の不揮発性半導体装置の製造方法を工程順に示した断面
図または平面工程図である。
の不揮発性半導体装置の製造方法を工程順に示した断面
図または平面工程図である。
まず、第１図（ａ）、第１図（ｂ）に示すように、セル
・アレイ部９０において、Ｐ型の半導体基板１の主表面
上に、酸化膜２を設け、次いでその上に第一の多結晶シ
リコン層３を形成し、続いてその上に比較的厚い窒化シ
リコン膜４を形成する。次に、マスキング及びエツチン
グ工程により、相互に平行で相互に離れている複数のラ
イン５を形成する。各ライン５は、酸化膜２．多結晶シ
リコン層３．窒化シリコン膜から成る。次に、全表面に
比較的薄い窒化シリコン膜６を全面に形成する（第１図
（Ｃ））。
・アレイ部９０において、Ｐ型の半導体基板１の主表面
上に、酸化膜２を設け、次いでその上に第一の多結晶シ
リコン層３を形成し、続いてその上に比較的厚い窒化シ
リコン膜４を形成する。次に、マスキング及びエツチン
グ工程により、相互に平行で相互に離れている複数のラ
イン５を形成する。各ライン５は、酸化膜２．多結晶シ
リコン層３．窒化シリコン膜から成る。次に、全表面に
比較的薄い窒化シリコン膜６を全面に形成する（第１図
（Ｃ））。
次に、適度な時間異方性エツチングを行い、ライン５間
の半導体基板７上の窒化シリコン膜を除去すると同時に
、ライン５の側壁に窒化シリコン膜６を残す（第１図（
ｄ））。次に第１図（ｅ）に示すように、ライン間の基
板７をエツチングして、溝を形成する。この時、窒化シ
リコン膜４及び６は、マスク材として働く。続いて、ｎ
型の不純物を基板に導入して（例えば、斜めイオン注入
）、溝の表面にｎ型ドープ領域８を形成する。次に第１
図（「）に示すように、溝を導体材９で埋め込む。この
方法の例として、ＣＶＤタングステンの選択成長、すな
わちシリコン基板が露出した溝表面にのみタングステン
を形成して、このタングステンで溝を埋めることや、あ
るいは気相成長法により全面にｎ型不純物を導入した多
結晶シリコン層を成長した後にエッチ・バックを行うこ
とによって、多結晶シリコンで溝を埋める方法を提案す
る。この時、ライン５の側壁の窒化シリコン膜６は、導
体材９と多結晶シリコン層の短絡を防ぐ働きをする。次
に、酸化膜１０を熱酸化法によりアレイ上に成長させる
が、窒化シリコン膜４及び６が耐酸化性を持つため、導
体材の上にのみ酸化膜１０が成長し、ライン５間が埋ま
る。この時、窒化シリコン膜６は、バーズ・ピークの多
結晶シリコン層３下への侵入を防ぐ役割をする（第１図
（ｆ））。
の半導体基板７上の窒化シリコン膜を除去すると同時に
、ライン５の側壁に窒化シリコン膜６を残す（第１図（
ｄ））。次に第１図（ｅ）に示すように、ライン間の基
板７をエツチングして、溝を形成する。この時、窒化シ
リコン膜４及び６は、マスク材として働く。続いて、ｎ
型の不純物を基板に導入して（例えば、斜めイオン注入
）、溝の表面にｎ型ドープ領域８を形成する。次に第１
図（「）に示すように、溝を導体材９で埋め込む。この
方法の例として、ＣＶＤタングステンの選択成長、すな
わちシリコン基板が露出した溝表面にのみタングステン
を形成して、このタングステンで溝を埋めることや、あ
るいは気相成長法により全面にｎ型不純物を導入した多
結晶シリコン層を成長した後にエッチ・バックを行うこ
とによって、多結晶シリコンで溝を埋める方法を提案す
る。この時、ライン５の側壁の窒化シリコン膜６は、導
体材９と多結晶シリコン層の短絡を防ぐ働きをする。次
に、酸化膜１０を熱酸化法によりアレイ上に成長させる
が、窒化シリコン膜４及び６が耐酸化性を持つため、導
体材の上にのみ酸化膜１０が成長し、ライン５間が埋ま
る。この時、窒化シリコン膜６は、バーズ・ピークの多
結晶シリコン層３下への侵入を防ぐ役割をする（第１図
（ｆ））。
次に第１図（ｇ）に示すように、窒化シリコン膜６及び
４を除去した後、新たに主表面に酸化膜１１を熱酸化法
により形成し、その上に第二の多結晶シリコン層１２を
つけ、第１図（ｈ）に示すようにマスキング及びエツチ
ング工程により、相互に平行で相互に離れた複数本の多
結晶シリコンライン１３を形成する。これらライン１３
は、ライン５と直交し、かつ導体材領域１４上及びライ
ン５上を酸化膜を介して、横断している。ここで、第二
多結晶シリコン層１２のパターニング用のマスク材は、
残しておく。
４を除去した後、新たに主表面に酸化膜１１を熱酸化法
により形成し、その上に第二の多結晶シリコン層１２を
つけ、第１図（ｈ）に示すようにマスキング及びエツチ
ング工程により、相互に平行で相互に離れた複数本の多
結晶シリコンライン１３を形成する。これらライン１３
は、ライン５と直交し、かつ導体材領域１４上及びライ
ン５上を酸化膜を介して、横断している。ここで、第二
多結晶シリコン層１２のパターニング用のマスク材は、
残しておく。
なお、第１図（ｈ）、第１図（ｉ）、第１図（ｊ）では
、わかりやすく説明するために、この酸化膜を透かして
、下の層が見えるようにしである。
、わかりやすく説明するために、この酸化膜を透かして
、下の層が見えるようにしである。
次に、ライン５をカバーしている酸化膜を、ライン１３
に自己整合的に除去し、その部分の第一多結晶シリコン
層３を露出する（第１図（ｉ））。次に露出した第一多
結晶シリコン層３をライン１３に自己整合的に除去する
ことにより、複数のフローティング・ゲートを形成する
。例えば、セグメント１６の部分が除去される。その後
第１図（ｊ）に示すように、マスク材１５を除去する（
第１図（ｈ）） Ｌ、下の多結晶シリコン１３等を露出
し、その後は従来方法と同じように、ＥＰＲＯＭセル・
アレイを完成する。
に自己整合的に除去し、その部分の第一多結晶シリコン
層３を露出する（第１図（ｉ））。次に露出した第一多
結晶シリコン層３をライン１３に自己整合的に除去する
ことにより、複数のフローティング・ゲートを形成する
。例えば、セグメント１６の部分が除去される。その後
第１図（ｊ）に示すように、マスク材１５を除去する（
第１図（ｈ）） Ｌ、下の多結晶シリコン１３等を露出
し、その後は従来方法と同じように、ＥＰＲＯＭセル・
アレイを完成する。
第２図（ａ）乃至第２図（ｃ）は、本発明の第２の実施
例の不揮発性半導体装置の製造方法を工程順に示した断
面図である。
例の不揮発性半導体装置の製造方法を工程順に示した断
面図である。
本実施例の製造方法は、前記第１の実施例で示した第１
図（ｅ）の工程まで、すなわちライン５間に溝をほって
、この溝の表面にｎ型ドープ領域を形成する所までと同
じである。本実施例では、これらの溝を導体材で埋めた
後、セル・アレイ表面に厚い酸化膜２０を気相成長法に
より形成した後、ドライエッチにおけるエツチングレー
トが酸化膜２０のそれにほぼ等しいような塗布膜２１を
塗って、表面を平坦化する（第２図（ａ乃。次に、第１
の多結晶シリコン層２２０表面が露出するもで全面にド
ライ・エツチングを行う（第２図（ｂ））。次に第１多
結晶シリコン層２２上に酸化膜２３をつけ直した後、第
２の多結晶シリコン層２４を形成する（第２図（Ｃ乃。
図（ｅ）の工程まで、すなわちライン５間に溝をほって
、この溝の表面にｎ型ドープ領域を形成する所までと同
じである。本実施例では、これらの溝を導体材で埋めた
後、セル・アレイ表面に厚い酸化膜２０を気相成長法に
より形成した後、ドライエッチにおけるエツチングレー
トが酸化膜２０のそれにほぼ等しいような塗布膜２１を
塗って、表面を平坦化する（第２図（ａ乃。次に、第１
の多結晶シリコン層２２０表面が露出するもで全面にド
ライ・エツチングを行う（第２図（ｂ））。次に第１多
結晶シリコン層２２上に酸化膜２３をつけ直した後、第
２の多結晶シリコン層２４を形成する（第２図（Ｃ乃。
本実施例では、このように第２の多結晶シリコン・ライ
ンが段差のない平坦な下地の上に形成されるので、第１
の実施例と比較してワード線の抵抗の上昇を押さえるこ
とができるという利点がある。
ンが段差のない平坦な下地の上に形成されるので、第１
の実施例と比較してワード線の抵抗の上昇を押さえるこ
とができるという利点がある。
第３図（ａ）乃至第３図（ｄ）は、本発明の第３の実施
例の不揮発性半導体装置の製造方法の一部を工程順に示
した断面図である。
例の不揮発性半導体装置の製造方法の一部を工程順に示
した断面図である。
本発明の製造方法は、前記第１の実施例で示した第１図
（ｄ）の工程まで、すなわち、Ｐ型の半導体基板１の主
平面上に複数のライン５を形成し、それらラインの側壁
に窒化シリコン膜６を形成するところまで同じである。
（ｄ）の工程まで、すなわち、Ｐ型の半導体基板１の主
平面上に複数のライン５を形成し、それらラインの側壁
に窒化シリコン膜６を形成するところまで同じである。
本実施例では、まず、第３図（ａ）に示すように、これ
らライン間の基板をエツチングして溝を形成した後、セ
ル・アレイ表面に多結晶シリコン層２５を形成する。次
に、第３図（ｂ）に示すように、ｎ型の不純物を熱拡散
法により基板に導入して（例えばリン拡散）溝の表面に
ｎ型ドープ領域８を形成する。次に、第３図（ｃ）に示
すように、全表面に比較的厚い導体材２６を形成し、溝
を完全に埋め込む。次に、第３図（ｄ）に示すように、
適度な時間、エツチングを行い、溝の中のみ、多結晶シ
リコン層及び導体材を残すようにする。以降は、第１図
（ｆ）以下、或いは第２図（ａ）以下と同様である。
らライン間の基板をエツチングして溝を形成した後、セ
ル・アレイ表面に多結晶シリコン層２５を形成する。次
に、第３図（ｂ）に示すように、ｎ型の不純物を熱拡散
法により基板に導入して（例えばリン拡散）溝の表面に
ｎ型ドープ領域８を形成する。次に、第３図（ｃ）に示
すように、全表面に比較的厚い導体材２６を形成し、溝
を完全に埋め込む。次に、第３図（ｄ）に示すように、
適度な時間、エツチングを行い、溝の中のみ、多結晶シ
リコン層及び導体材を残すようにする。以降は、第１図
（ｆ）以下、或いは第２図（ａ）以下と同様である。
本実施例では、このように溝表面のｎ型ドープ領域を、
多結晶シリコン層を介してのｎ型不純物の拡散によって
形成するので、第一の実施例と比較して（イオン注入に
よる）ダメージがなく、また、より均一な深さのｎ型領
域が形成可能である。
多結晶シリコン層を介してのｎ型不純物の拡散によって
形成するので、第一の実施例と比較して（イオン注入に
よる）ダメージがなく、また、より均一な深さのｎ型領
域が形成可能である。
以上本発明は、第１の多結晶シリコン・ライン間に、あ
らかじめ溝を掘り、その表面をドープした後、この溝を
導体材料で埋めることにより、下層のビットライン（ソ
ース及びドレイン）を形成するという特徴を有する。
らかじめ溝を掘り、その表面をドープした後、この溝を
導体材料で埋めることにより、下層のビットライン（ソ
ース及びドレイン）を形成するという特徴を有する。
以上説明したように、本発明は、セル・アレイ部の第１
多結晶シリコン・ライン間に溝を掘り、その表面をドー
プした後、この溝を導体材で埋め込み、これをビットラ
イン（ソース及びドレイン）とすることにより、下層ビ
ットラインの有効な低抵抗化を計りながら、チャンネル
長の制御性にもすぐれたＥＰＲＯＭセル・アレイの製造
が可能となり、この結果、上層の金属ラインと下層のビ
ット・ラインとの接続は少なくてすむので、より高集積
なＥＰＲＯＭセル・アレイの製造が可能となる効果があ
る。
多結晶シリコン・ライン間に溝を掘り、その表面をドー
プした後、この溝を導体材で埋め込み、これをビットラ
イン（ソース及びドレイン）とすることにより、下層ビ
ットラインの有効な低抵抗化を計りながら、チャンネル
長の制御性にもすぐれたＥＰＲＯＭセル・アレイの製造
が可能となり、この結果、上層の金属ラインと下層のビ
ット・ラインとの接続は少なくてすむので、より高集積
なＥＰＲＯＭセル・アレイの製造が可能となる効果があ
る。
第１図（ａ）は発明の第１の実施例の不揮発性半導体装
置の製造方法の一工程を示す断面図、第１図（ｂ）は第
１図（ａ）の平面図、第１図（ｃ）乃至第１図（ｇ）は
第１図（ａ）の後工程を工程順に示す断面図、第１図（
ｈ）は第１図（ｇ）の平面図、第１図（ｉ）。 第１図（Ｄは第１図（ｈ）の後工程を工程順に示す平面
図、第２図（ａ）乃至第２図（ｃ）は本発明の第２の実
施例の不揮発性半導体装置の製造方法の一部を工程順に
示す断面図、第３図（ａ）乃至第３図（ｄ）は、本発明
の第３の実施例の不揮発性半導体装置の製造方法の一部
を工程順に示す断面図、第４図は従来の不揮発性半導体
装置の製造方法を示す平面図、第５図（ａ）は第３図の
等価回路を示す回路図、第５図（ｂ）は第５図（ａ）を
構造を示す平面図、第５図（ｃ）は第５図（ｂ）の断面
図、第６図（ａ）は従来の不揮発性半導体装置の製造方
法の一工程を示す断面図、第６図（ｂ）は第６図（ａ）
の平面図、第６図（Ｃ）、第６図（ｄ）は第６図（ａ）
の後工程を工程順に示す断面図、第６図（ｅ）乃至第６
図（ｈ）は第６図（ｄ）の後工程を工程順に示す平面図
である。 １．１０２・・・・・・Ｐ型の半導体基板、２，１０゜
１１．２０，２３，１０８・・・・・・酸化膜、３，２
２゜１０４・・・・・・第１の多結晶シリコン層、４，
６゜１０５・・・・・・窒化シリコン膜、５，１０６・
・・・・・第１の多結晶シリコン・ライン、７・・・・
・・ライン間の基板、８，１０７・・・・・・ｎ型ドー
プ領域、９，２６・・・・・・導体材、１２．“−２４
，１１０・・・・・・第２の多結晶シリコン層、１３，
１１１・・・・・・第２の多結晶シリコン・ライン、１
４・・・・・・導体材料領域、１５゜１１２・・・・・
・マスク材、１６，１１３・・・・・・セグメント、２
１・・・・・・塗布膜、２５・・・・・・多結晶シリコ
ン、３１．１１５・・・・・・コンタクト、３２，１１
４・・・・・・金属配線、３３・・・・・・フィールド
酸化膜、３４゜５１・・・・・・フローティング・ゲー
ト、４１，４２゜４３．４４・・・・・・メモリ・セル
、４７，４８．４９・・・・・・ビットライン、４５．
４６・・・・・・ワードライン。 代理人 弁理士 内 原 晋 第１図（の ３５１図（１７） 箔１図（Ｃ） 箭１図（め 筋１国ｔ’ｊ−） 、コ１ｔテ１ 図（ｉン δ−７２型ドー７〃幻戎 第１面（ｅ３） 」Ｐｌ １ 凹 （ｆ） 第１図ｔｉ、） 第１図（Ｊ） 第２図（の 第３ 図 第３ 閉（ｄン 第 づ 図 （π） 第３ 図 （ム） １５４凹 筋５固ｒａ） 第５図（し Ｍ Ａ 回ｔａ、、ノ ／ｌ）ｌライシ 箭乙図（ｉ＝） 、筋４図（εう 」γテ乙 しゴＣＪ） 月Ｚ閏ｃｄ） 月Ｚ図（シ
置の製造方法の一工程を示す断面図、第１図（ｂ）は第
１図（ａ）の平面図、第１図（ｃ）乃至第１図（ｇ）は
第１図（ａ）の後工程を工程順に示す断面図、第１図（
ｈ）は第１図（ｇ）の平面図、第１図（ｉ）。 第１図（Ｄは第１図（ｈ）の後工程を工程順に示す平面
図、第２図（ａ）乃至第２図（ｃ）は本発明の第２の実
施例の不揮発性半導体装置の製造方法の一部を工程順に
示す断面図、第３図（ａ）乃至第３図（ｄ）は、本発明
の第３の実施例の不揮発性半導体装置の製造方法の一部
を工程順に示す断面図、第４図は従来の不揮発性半導体
装置の製造方法を示す平面図、第５図（ａ）は第３図の
等価回路を示す回路図、第５図（ｂ）は第５図（ａ）を
構造を示す平面図、第５図（ｃ）は第５図（ｂ）の断面
図、第６図（ａ）は従来の不揮発性半導体装置の製造方
法の一工程を示す断面図、第６図（ｂ）は第６図（ａ）
の平面図、第６図（Ｃ）、第６図（ｄ）は第６図（ａ）
の後工程を工程順に示す断面図、第６図（ｅ）乃至第６
図（ｈ）は第６図（ｄ）の後工程を工程順に示す平面図
である。 １．１０２・・・・・・Ｐ型の半導体基板、２，１０゜
１１．２０，２３，１０８・・・・・・酸化膜、３，２
２゜１０４・・・・・・第１の多結晶シリコン層、４，
６゜１０５・・・・・・窒化シリコン膜、５，１０６・
・・・・・第１の多結晶シリコン・ライン、７・・・・
・・ライン間の基板、８，１０７・・・・・・ｎ型ドー
プ領域、９，２６・・・・・・導体材、１２．“−２４
，１１０・・・・・・第２の多結晶シリコン層、１３，
１１１・・・・・・第２の多結晶シリコン・ライン、１
４・・・・・・導体材料領域、１５゜１１２・・・・・
・マスク材、１６，１１３・・・・・・セグメント、２
１・・・・・・塗布膜、２５・・・・・・多結晶シリコ
ン、３１．１１５・・・・・・コンタクト、３２，１１
４・・・・・・金属配線、３３・・・・・・フィールド
酸化膜、３４゜５１・・・・・・フローティング・ゲー
ト、４１，４２゜４３．４４・・・・・・メモリ・セル
、４７，４８．４９・・・・・・ビットライン、４５．
４６・・・・・・ワードライン。 代理人 弁理士 内 原 晋 第１図（の ３５１図（１７） 箔１図（Ｃ） 箭１図（め 筋１国ｔ’ｊ−） 、コ１ｔテ１ 図（ｉン δ−７２型ドー７〃幻戎 第１面（ｅ３） 」Ｐｌ １ 凹 （ｆ） 第１図ｔｉ、） 第１図（Ｊ） 第２図（の 第３ 図 第３ 閉（ｄン 第 づ 図 （π） 第３ 図 （ム） １５４凹 筋５固ｒａ） 第５図（し Ｍ Ａ 回ｔａ、、ノ ／ｌ）ｌライシ 箭乙図（ｉ＝） 、筋４図（εう 」γテ乙 しゴＣＪ） 月Ｚ閏ｃｄ） 月Ｚ図（シ
Claims (1)
- 一導電型の半導体基板上に第１の絶縁膜、第１の多結
晶シリコン層、第２の絶縁膜の少なくとも三層からなる
第１のラインを相互に離間して複数形成する工程と、こ
の表面に第３の絶縁膜を形成する工程と、異方性のエッ
チングに依り前記第３の絶縁膜のうち少なくとも前記第
１のラインの側壁を残して除去する工程と、前記第１の
ライン間の基板に溝を形成する工程と、前記溝に逆導電
型の不純物を導入して、表面に逆導電型のドープ領域を
形成する工程と、前記溝を導体材で埋め込み、前記ドー
プ領域と接続する工程と、前記第１のライン、前記溝表
面のドープ領域、前記導体材から絶縁され、かつ相互に
離間した複数の第２の多結晶シリコンラインを、前記第
１のラインを横断し、前記第１のライン上と前記ドープ
領域上、前記導体材上に横たわるように形成する工程と
、前記第１のラインを前記第２のラインに対して自己整
合的にエッチングして、前記第１のラインから複数のフ
ローティング・ゲートを形成する工程とを備えたことを
特徴とする不揮発性半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265391A JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-286111 | 1987-11-11 | ||
| JP28611187 | 1987-11-11 | ||
| JP63265391A JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02360A true JPH02360A (ja) | 1990-01-05 |
| JPH0752767B2 JPH0752767B2 (ja) | 1995-06-05 |
Family
ID=26546952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265391A Expired - Fee Related JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752767B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05267250A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH05275713A (ja) * | 1991-12-19 | 1993-10-22 | Philips Gloeilampenfab:Nv | 不揮発性メモリ装置及びその製造方法 |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5380672A (en) * | 1990-12-18 | 1995-01-10 | Sundisk Corporation | Dense vertical programmable read only memory cell structures and processes for making them |
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| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US6664587B2 (en) | 1996-02-28 | 2003-12-16 | Sandisk Corporation | EEPROM cell array structure with specific floating gate shape |
| WO2006035503A1 (ja) * | 2004-09-29 | 2006-04-06 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
| JP2012227542A (ja) * | 2012-07-05 | 2012-11-15 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
-
1988
- 1988-10-20 JP JP63265391A patent/JPH0752767B2/ja not_active Expired - Fee Related
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5910915A (en) * | 1992-01-14 | 1999-06-08 | Sandisk Corporation | EEPROM with split gate source side injection |
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| US6954381B2 (en) | 1992-01-14 | 2005-10-11 | Sandisk Corporation | EEPROM with split gate source side injection with sidewall spacers |
| US6275419B1 (en) | 1992-01-14 | 2001-08-14 | Sandisk Corporation | Multi-state memory |
| US5776810A (en) * | 1992-01-14 | 1998-07-07 | Sandisk Corporation | Method for forming EEPROM with split gate source side injection |
| US6317363B1 (en) | 1992-01-14 | 2001-11-13 | Sandisk Corporation | Multi-state memory |
| US6856546B2 (en) | 1992-01-14 | 2005-02-15 | Sandisk Corporation | Multi-state memory |
| JPH05267250A (ja) * | 1992-03-18 | 1993-10-15 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6704222B2 (en) | 1996-02-28 | 2004-03-09 | Sandisk Corporation | Multi-state operation of dual floating gate array |
| US6664587B2 (en) | 1996-02-28 | 2003-12-16 | Sandisk Corporation | EEPROM cell array structure with specific floating gate shape |
| US6861700B2 (en) | 1996-02-28 | 2005-03-01 | Sandisk Corporation | Eeprom with split gate source side injection |
| US6862218B2 (en) | 1997-08-07 | 2005-03-01 | Sandisk Corporation | Multi-state memory |
| WO2006035503A1 (ja) * | 2004-09-29 | 2006-04-06 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
| JPWO2006035503A1 (ja) * | 2004-09-29 | 2008-05-15 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
| US7479427B2 (en) | 2004-09-29 | 2009-01-20 | Spansion Llc | Semiconductor device and method of fabrication |
| US8952536B2 (en) | 2004-09-29 | 2015-02-10 | Spansion Llc | Semiconductor device and method of fabrication |
| JP2012227542A (ja) * | 2012-07-05 | 2012-11-15 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0752767B2 (ja) | 1995-06-05 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |