JPH0752767B2 - 不揮発生半導体装置の製造方法 - Google Patents
不揮発生半導体装置の製造方法Info
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- JPH0752767B2 JPH0752767B2 JP63265391A JP26539188A JPH0752767B2 JP H0752767 B2 JPH0752767 B2 JP H0752767B2 JP 63265391 A JP63265391 A JP 63265391A JP 26539188 A JP26539188 A JP 26539188A JP H0752767 B2 JPH0752767 B2 JP H0752767B2
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- polycrystalline silicon
- groove
- doped region
- lines
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体装置の製造方法に係り、特にMO
S型のUV EPROM（Erasable Programable Read Only Memo
ry）のメモリセルアレイの製造方法に関する。
S型のUV EPROM（Erasable Programable Read Only Memo
ry）のメモリセルアレイの製造方法に関する。
従来、この種のメモリとして多くフローティング・ゲー
ト型メモリーデバイスを用いており、このメモリーデバ
イスは通常アバランシュ注入ないしはチャネル注入によ
り書き込まれ、また紫外線照射により消去される。
ト型メモリーデバイスを用いており、このメモリーデバ
イスは通常アバランシュ注入ないしはチャネル注入によ
り書き込まれ、また紫外線照射により消去される。
これらのメモリーデバイスのセル・アレイの外表的なレ
イアウトでは、セルは対をなして配置されており、そし
て各セルの対は一個のコンタクト31を介して、フローテ
ィング・ゲート34上を横断する上層の金属配線32に接続
している（第３図）。従って、セル当り1/2コンタクト
を要するものとなっている。これらのコンタクト31は、
半導体基板における比較的大きな平面積を占有し、これ
はセルの集積化に対する一つの障害となっている。そこ
で、この欠点を除去するため、これらコンタクト31が少
なくてすむようにした（例えば16個のセル当り一個のコ
ンタクト）メモリーセルアレイの製造方法が知られてい
る。
イアウトでは、セルは対をなして配置されており、そし
て各セルの対は一個のコンタクト31を介して、フローテ
ィング・ゲート34上を横断する上層の金属配線32に接続
している（第３図）。従って、セル当り1/2コンタクト
を要するものとなっている。これらのコンタクト31は、
半導体基板における比較的大きな平面積を占有し、これ
はセルの集積化に対する一つの障害となっている。そこ
で、この欠点を除去するため、これらコンタクト31が少
なくてすむようにした（例えば16個のセル当り一個のコ
ンタクト）メモリーセルアレイの製造方法が知られてい
る。
この方法について、以下に述べる。
この方法を理解するため、先ず電気的構造で表わした完
成アレイについて説明する。第５図（ａ）に示すよう
に、４個のフローティング・ゲート型メモリーセル41,4
2,43,44が配置されていて、これらのうち例えばセル41
の読み出し、若しくは書込みを行う時には、適当な信号
を第１のワードライン45、及び第２のビットライン48に
供給し、第１のビットライン47は接地して、残りの第３
のビットラインをオープンとする。
成アレイについて説明する。第５図（ａ）に示すよう
に、４個のフローティング・ゲート型メモリーセル41,4
2,43,44が配置されていて、これらのうち例えばセル41
の読み出し、若しくは書込みを行う時には、適当な信号
を第１のワードライン45、及び第２のビットライン48に
供給し、第１のビットライン47は接地して、残りの第３
のビットラインをオープンとする。
また、残りの第２のワードラインは接地する。このよう
にして、一般的に行われているように複数のセルを読出
したり、書込んだりすることができる。
にして、一般的に行われているように複数のセルを読出
したり、書込んだりすることができる。
第５図（ｂ）、第５図（ｃ）に示すように、前述した各
々のメモリーセルは、他のセルと共有する、半導体基板
53上に設けられた一対の隔離したドープ領域50（ビット
ライン）を有している。全セルのフローティング・ゲー
ト51は、ビットラインに並列な第一の多結晶シリコン・
ラインから形成され、チャネル領域52上で、ドープ領域
50間に設けられる。第1,第２のワードライン45,46は、
第二多結晶シリコン層で形成され、ドープ領域50上とチ
ャネル領域52上とを横断している。
々のメモリーセルは、他のセルと共有する、半導体基板
53上に設けられた一対の隔離したドープ領域50（ビット
ライン）を有している。全セルのフローティング・ゲー
ト51は、ビットラインに並列な第一の多結晶シリコン・
ラインから形成され、チャネル領域52上で、ドープ領域
50間に設けられる。第1,第２のワードライン45,46は、
第二多結晶シリコン層で形成され、ドープ領域50上とチ
ャネル領域52上とを横断している。
次に、前述した従来の製造方法を述べる。
第６図（ａ）乃至第６図（ｈ）は従来の製造方法を工程
順に示した断面図または平面図である。まず、第６図
（ａ）、第６図（ｂ）に示すように、セル・アレイ部10
1において、Ｐ型の半導体基板102の主表面上に酸化膜10
3を成長し、次いでその上に第一の多結晶シリコン層104
を形成し、続いてさらにその上に窒化シリコン膜105を
形成する。次に、マスキング及びエッチング工程によ
り、相互に平行で相互に離れた複数のライン106を形成
する。第６図（ａ）にも示すように、各ライン106は、
酸化膜103第一の多結晶シリコン層104、窒化シリコン膜
105より成る。続いて、リンまたはヒ素を導入して、細
長いドーピング領域107を、ライン106間の基板上に形成
する。この領域107が後にセル・アレイの下層のビット
ラインとなる。次に、第６図（ｃ）に示すように酸化膜
108を熱酸化法によりアレイ上に成長させる。この時、
酸化膜108は窒化シリコン膜105上ではほとんど成長せ
ず、ドープ領域107上と第一の多結晶シリコンライン104
の両側面とに成長する。次いで、窒化シリコン105のラ
インを除去した後、第６図（ｄ）に示すように新たに絶
縁膜109を形成し直し、その上に第二の多結晶シリコン
層110をつけ、第６図（ｅ）に示すように、マスキング
及びエッチング工程により、相互に平行で相互に離れた
複数の多結晶シリコンライン111を形成する。これらラ
イン111は、ライン106と直交し、かつドープ領域107上
とライン106上とを横断している。
順に示した断面図または平面図である。まず、第６図
（ａ）、第６図（ｂ）に示すように、セル・アレイ部10
1において、Ｐ型の半導体基板102の主表面上に酸化膜10
3を成長し、次いでその上に第一の多結晶シリコン層104
を形成し、続いてさらにその上に窒化シリコン膜105を
形成する。次に、マスキング及びエッチング工程によ
り、相互に平行で相互に離れた複数のライン106を形成
する。第６図（ａ）にも示すように、各ライン106は、
酸化膜103第一の多結晶シリコン層104、窒化シリコン膜
105より成る。続いて、リンまたはヒ素を導入して、細
長いドーピング領域107を、ライン106間の基板上に形成
する。この領域107が後にセル・アレイの下層のビット
ラインとなる。次に、第６図（ｃ）に示すように酸化膜
108を熱酸化法によりアレイ上に成長させる。この時、
酸化膜108は窒化シリコン膜105上ではほとんど成長せ
ず、ドープ領域107上と第一の多結晶シリコンライン104
の両側面とに成長する。次いで、窒化シリコン105のラ
インを除去した後、第６図（ｄ）に示すように新たに絶
縁膜109を形成し直し、その上に第二の多結晶シリコン
層110をつけ、第６図（ｅ）に示すように、マスキング
及びエッチング工程により、相互に平行で相互に離れた
複数の多結晶シリコンライン111を形成する。これらラ
イン111は、ライン106と直交し、かつドープ領域107上
とライン106上とを横断している。
次に、第６図（ｆ）に示すように、ライン106をカバー
している絶縁膜と、その下の第一の多結晶シリコン層10
4を、前述した第二の多結晶ライン110に自己整合的にエ
ッチング除去する。すなわち第５図（ｇ）に示すよう
に、セグメント113等が除去される。次に第６図（ｈ）
に示すように、アレイ上に絶縁膜を形成した後、金属ラ
イン114をドープ領域107上に形成する。この金属ライン
114が上層のビットラインとなる。あらかじめ、ライン1
07に沿って、周期的にコンタクト115を形成していて、
ライン107と下層のドープ領域107とが接続される。
している絶縁膜と、その下の第一の多結晶シリコン層10
4を、前述した第二の多結晶ライン110に自己整合的にエ
ッチング除去する。すなわち第５図（ｇ）に示すよう
に、セグメント113等が除去される。次に第６図（ｈ）
に示すように、アレイ上に絶縁膜を形成した後、金属ラ
イン114をドープ領域107上に形成する。この金属ライン
114が上層のビットラインとなる。あらかじめ、ライン1
07に沿って、周期的にコンタクト115を形成していて、
ライン107と下層のドープ領域107とが接続される。
しかし、前述した従来の製造方法では、下層のビット・
ライン（金属ライン114）がn+拡散層で形成されている
ので、セルのドレイン及びソースに比較的大きな抵抗が
付き、セルの読出しスピード並びに書込みスピードが遅
くなるという欠点がある。この抵抗を下げる一つの方法
として、上層の金属ビットラインと下層のビット・ライ
ンとの接続点を増やせばよいが、セルアレイの集積度が
下がることになる。また、n+拡散層を深く形成して低抵
抗化を計ると、n+拡散層は横方向にも広がり、チャンネ
ル長が短くなって、パンチ・スルー等の悪影響が生じ
る。
ライン（金属ライン114）がn+拡散層で形成されている
ので、セルのドレイン及びソースに比較的大きな抵抗が
付き、セルの読出しスピード並びに書込みスピードが遅
くなるという欠点がある。この抵抗を下げる一つの方法
として、上層の金属ビットラインと下層のビット・ライ
ンとの接続点を増やせばよいが、セルアレイの集積度が
下がることになる。また、n+拡散層を深く形成して低抵
抗化を計ると、n+拡散層は横方向にも広がり、チャンネ
ル長が短くなって、パンチ・スルー等の悪影響が生じ
る。
このように従来の方法では、セル・アレイの集積度を損
なうことなく、ビットライン（ソース，ドレイン）の低
抵抗化を計ることは困難である。さらに、前述した方法
では、ドープ領域上に熱酸化膜を形成する際に生じるバ
ーズ・ビークとドープ領域のエッジとが重なるためソー
ス・ドレイン拡散層の接合リーク特性が悪化するという
欠点もある。
なうことなく、ビットライン（ソース，ドレイン）の低
抵抗化を計ることは困難である。さらに、前述した方法
では、ドープ領域上に熱酸化膜を形成する際に生じるバ
ーズ・ビークとドープ領域のエッジとが重なるためソー
ス・ドレイン拡散層の接合リーク特性が悪化するという
欠点もある。
本発明の目的は、前記欠点を解決し、セル・アレイの集
積密度が高く、セルの読出し、書込みスピードが比較的
早く、パッチ・スルーが発生せず、接合リーク特性を良
好にする不揮発性半導体装置の製造方法を提供すること
にある。
積密度が高く、セルの読出し、書込みスピードが比較的
早く、パッチ・スルーが発生せず、接合リーク特性を良
好にする不揮発性半導体装置の製造方法を提供すること
にある。
本発明の不揮発性半導体装置の製造方法の構成は、一導
電型の半導体板上に、第１の絶縁膜、第１の多結晶シリ
コン層、第２の絶縁膜の少なくとも三層からなる第１の
ラインを相互に離間して複数形成する工程と、この表面
に第３の絶縁膜を形成する工程と、異方性のエッチング
に依り前記第３の絶縁膜のうち少なくとも前記第１のラ
インの側壁を残して除去する工程と、前記第１のライン
間の基板に溝を形成する工程と、前記溝に逆導電型の不
純物を導入して、表面に逆導電型のドープ領域を形成す
る工程と、前記溝を導体材で埋め込み、前記ドープ領域
と接続する工程と、前記第１のライン、前記溝表面のド
ープ領域、前記導体材から絶縁され、かつ相互に離間し
た複数の第２の多結晶リシコンラインを、前記第１のラ
インを横断し、前記第１のライン上と前記ドープ領域
上、前記導体材上に横たわるように形成する工程と、前
記第１のラインを前記第２のラインに対して自己整合的
にエッチングして、前記第１のラインから複数のフロー
ティング・ゲートを形成する工程とを備えたことを特徴
とする。
電型の半導体板上に、第１の絶縁膜、第１の多結晶シリ
コン層、第２の絶縁膜の少なくとも三層からなる第１の
ラインを相互に離間して複数形成する工程と、この表面
に第３の絶縁膜を形成する工程と、異方性のエッチング
に依り前記第３の絶縁膜のうち少なくとも前記第１のラ
インの側壁を残して除去する工程と、前記第１のライン
間の基板に溝を形成する工程と、前記溝に逆導電型の不
純物を導入して、表面に逆導電型のドープ領域を形成す
る工程と、前記溝を導体材で埋め込み、前記ドープ領域
と接続する工程と、前記第１のライン、前記溝表面のド
ープ領域、前記導体材から絶縁され、かつ相互に離間し
た複数の第２の多結晶リシコンラインを、前記第１のラ
インを横断し、前記第１のライン上と前記ドープ領域
上、前記導体材上に横たわるように形成する工程と、前
記第１のラインを前記第２のラインに対して自己整合的
にエッチングして、前記第１のラインから複数のフロー
ティング・ゲートを形成する工程とを備えたことを特徴
とする。
第１図（ａ）乃至第１図（ｊ）は本発明の第１の実施例
の不揮発性半導体装置の製造方法を工程順に示した断面
図または平面工程図である。
の不揮発性半導体装置の製造方法を工程順に示した断面
図または平面工程図である。
まず、第１図（ａ）、第１図（ｂ）に示すように、セル
・アレイ部90において、Ｐ型の半導体基板１の主表面上
に、酸化膜２を設け、次いでその上に第一の多結晶シリ
コン層３を形成し、続いてその上に比較的厚い窒化シリ
コン膜４を形成する。次に、マスキング及びエッチング
工程により、相互に平行で相互に離れている複数のライ
ン５を形成する。各ライン５は、酸化膜２、多結晶シリ
コン層3,窒化シリコン膜から成る。次に、全表面に比較
的薄い窒化シリコン膜６を全面に形成する（第１図
（ｃ））。
・アレイ部90において、Ｐ型の半導体基板１の主表面上
に、酸化膜２を設け、次いでその上に第一の多結晶シリ
コン層３を形成し、続いてその上に比較的厚い窒化シリ
コン膜４を形成する。次に、マスキング及びエッチング
工程により、相互に平行で相互に離れている複数のライ
ン５を形成する。各ライン５は、酸化膜２、多結晶シリ
コン層3,窒化シリコン膜から成る。次に、全表面に比較
的薄い窒化シリコン膜６を全面に形成する（第１図
（ｃ））。
次に、適度な時間異方性エッチングを行い、ライン５間
の半導体基板７上の窒化シリコン膜を除去すると同時
に、ライン５の側壁に窒化シリコン膜６を残す（第１図
（ｄ））。次に第１図（ｅ）に示すように、ライン間の
基板７をエッチングして、溝を形成する。この時、窒化
シリコン膜４及び６は、マスク材として働く。続いて、
ｎ型の不純物を基板に導入して（例えば、斜めイオン注
入）、溝の表面にｎ型ドープ領域８を形成する。次に第
１図（ｆ）に示すように、溝を導体材９で埋め込む。こ
の方法の例として、CVDタングステンの選択成長、すな
わちシリコン基板が露出した溝表面にのみタングステン
を形成して、このタングステンで溝を埋めることや、あ
るいは気相成長法により全面にｎ型不純物を導入した多
結晶シリコン層を成長した後にエッチ・バックを行うこ
とによって、多結晶シリコンで溝を埋める方法を提案す
る。この時、ライン５の側壁の窒化シリコン膜６は、導
体材９と多結晶シリコン層の短絡を防ぐ働きをする。次
に、酸化膜10を熱酸化法によりアレイ上に成長させる
が、窒化シリコン膜４及び６が耐酸化性を持つため、導
体材の上にのみ酸化膜10が成長し、ライン５間が埋ま
る。この時、窒化シリコン膜６は、バーズ・ビークの多
結晶シリコン層３下への侵入を防ぐ役割をする（第１図
（ｆ））。
の半導体基板７上の窒化シリコン膜を除去すると同時
に、ライン５の側壁に窒化シリコン膜６を残す（第１図
（ｄ））。次に第１図（ｅ）に示すように、ライン間の
基板７をエッチングして、溝を形成する。この時、窒化
シリコン膜４及び６は、マスク材として働く。続いて、
ｎ型の不純物を基板に導入して（例えば、斜めイオン注
入）、溝の表面にｎ型ドープ領域８を形成する。次に第
１図（ｆ）に示すように、溝を導体材９で埋め込む。こ
の方法の例として、CVDタングステンの選択成長、すな
わちシリコン基板が露出した溝表面にのみタングステン
を形成して、このタングステンで溝を埋めることや、あ
るいは気相成長法により全面にｎ型不純物を導入した多
結晶シリコン層を成長した後にエッチ・バックを行うこ
とによって、多結晶シリコンで溝を埋める方法を提案す
る。この時、ライン５の側壁の窒化シリコン膜６は、導
体材９と多結晶シリコン層の短絡を防ぐ働きをする。次
に、酸化膜10を熱酸化法によりアレイ上に成長させる
が、窒化シリコン膜４及び６が耐酸化性を持つため、導
体材の上にのみ酸化膜10が成長し、ライン５間が埋ま
る。この時、窒化シリコン膜６は、バーズ・ビークの多
結晶シリコン層３下への侵入を防ぐ役割をする（第１図
（ｆ））。
次に第１図（ｇ）に示すように、窒化シリコン膜６及び
４を除去した後、新たに主表面に酸化膜11を熱酸化法に
より形成し、その上に第二の多結晶シリコン層12をつ
け、第１図（ｈ）に示すようにマスキング及びエッチン
グ工程により、相互に平行で相互に離れた複数本の多結
晶シリコンライン13を形成する。これらライン13は、ラ
イン５と直交し、かつ導体材領域14上及びライン５上を
酸化膜を介して、横断している。ここで、第二多結晶シ
リコン層12のパターニング用のマスク材は、残してお
く。
４を除去した後、新たに主表面に酸化膜11を熱酸化法に
より形成し、その上に第二の多結晶シリコン層12をつ
け、第１図（ｈ）に示すようにマスキング及びエッチン
グ工程により、相互に平行で相互に離れた複数本の多結
晶シリコンライン13を形成する。これらライン13は、ラ
イン５と直交し、かつ導体材領域14上及びライン５上を
酸化膜を介して、横断している。ここで、第二多結晶シ
リコン層12のパターニング用のマスク材は、残してお
く。
なお、第１図（ｈ）、第１図（ｉ）、第１図（ｊ）で
は、わかりやすく説明するために、この酸化膜を透かし
て、下の層が見えるようにしてある。
は、わかりやすく説明するために、この酸化膜を透かし
て、下の層が見えるようにしてある。
次に、ライン５をカバーしている酸化膜を、ライン13に
自己整合的に除去し、その部分の第一多結晶シリコン層
３を露出する（第１図（ｉ））。次に露出した第一多結
晶シリコン層３をライン13に自己整合的に除去すること
により、複数のフローティング・ゲートを形成する。例
えば、セグメント16の部分が除去される。その後第１図
（ｊ）に示すように、マスク材15を除去する（第１図
（ｈ））し、下の多結晶シリコン13等を露出し、その後
は従来方法と同じように、EPROMセル・アレイを完成す
る。
自己整合的に除去し、その部分の第一多結晶シリコン層
３を露出する（第１図（ｉ））。次に露出した第一多結
晶シリコン層３をライン13に自己整合的に除去すること
により、複数のフローティング・ゲートを形成する。例
えば、セグメント16の部分が除去される。その後第１図
（ｊ）に示すように、マスク材15を除去する（第１図
（ｈ））し、下の多結晶シリコン13等を露出し、その後
は従来方法と同じように、EPROMセル・アレイを完成す
る。
第２図（ａ）乃至第２図（ｃ）は、本発明の第２の実施
例の不揮発性半導体装置の製造方法を工程順に示した断
面図である。
例の不揮発性半導体装置の製造方法を工程順に示した断
面図である。
本実施例の製造方法は、前記第１の実施例で示した第１
図（ｅ）の行程まで、すなわちライン５間に溝をほっ
て、この溝の表面にｎ型ドープ領域を形成する所までと
同じである。本実施例では、これらの溝を導体材で埋め
た後、セル・アレイ表面に厚い酸化膜20を気相成長法に
より形成した後、ドライエッチにおけるエッチングレー
トが酸化膜20のそれにほぼ等しいような塗布膜21を塗っ
て、表面を平坦化する（第２図（ａ））。次に、第１の
多結晶シリコン層22の表面が露出するもので全面にドラ
イ・エッチングを行う（第２図（ｂ））。次に第１多結
晶シリコン層22上に酸化膜23をつけ直した後、第２の多
結晶シリコン層24を形成する（第２図（ｃ））。
図（ｅ）の行程まで、すなわちライン５間に溝をほっ
て、この溝の表面にｎ型ドープ領域を形成する所までと
同じである。本実施例では、これらの溝を導体材で埋め
た後、セル・アレイ表面に厚い酸化膜20を気相成長法に
より形成した後、ドライエッチにおけるエッチングレー
トが酸化膜20のそれにほぼ等しいような塗布膜21を塗っ
て、表面を平坦化する（第２図（ａ））。次に、第１の
多結晶シリコン層22の表面が露出するもので全面にドラ
イ・エッチングを行う（第２図（ｂ））。次に第１多結
晶シリコン層22上に酸化膜23をつけ直した後、第２の多
結晶シリコン層24を形成する（第２図（ｃ））。
本実施例では、このように第２の多結晶シリコン・ライ
ンが段差のない平坦な下地の上に形成されるので、第１
の実施例と比較してワード線の抵抗の上昇を押さえるこ
とができるという利点がある。
ンが段差のない平坦な下地の上に形成されるので、第１
の実施例と比較してワード線の抵抗の上昇を押さえるこ
とができるという利点がある。
第３図（ａ）乃至第３図（ｄ）は、本発明の第３の実施
例の不揮発性半導体装置の製造方法の一部を工程順に示
した断面図である。
例の不揮発性半導体装置の製造方法の一部を工程順に示
した断面図である。
本発明の製造方法は、前記第１の実施例で示した第１図
（ｄ）の工程まで、すなわち、Ｐ型の半導体基板１の主
平面上に複数のライン５を形成し、それらラインの側壁
に窒化シリコン膜６を形成するところまで同じである。
本実施例では、まず、第３図（ａ）に示すように、これ
らライン間の基板をエッチングして溝を形成した後、セ
ル・アレイ表面に多結晶シリコン層25を形成する。次
に、第３図（ｂ）に示すように、ｎ型の不純物を熱拡散
法により基板に導入して（例えばリン拡散）溝の表面に
ｎ型ドープ領域８を形成する。次に、第３図（ｃ）に示
すように、全表面に比較的厚い導体材26を形成し、溝を
完全に埋め込む。次に、第３図（ｄ）に示すように、適
度な時間、エッチングを行い、溝の中のみ、多結晶シリ
コン層及び導体材を残すようにする。以降は、第１図
（ｆ）以下、或いは第２図（ａ）以下と同様である。
（ｄ）の工程まで、すなわち、Ｐ型の半導体基板１の主
平面上に複数のライン５を形成し、それらラインの側壁
に窒化シリコン膜６を形成するところまで同じである。
本実施例では、まず、第３図（ａ）に示すように、これ
らライン間の基板をエッチングして溝を形成した後、セ
ル・アレイ表面に多結晶シリコン層25を形成する。次
に、第３図（ｂ）に示すように、ｎ型の不純物を熱拡散
法により基板に導入して（例えばリン拡散）溝の表面に
ｎ型ドープ領域８を形成する。次に、第３図（ｃ）に示
すように、全表面に比較的厚い導体材26を形成し、溝を
完全に埋め込む。次に、第３図（ｄ）に示すように、適
度な時間、エッチングを行い、溝の中のみ、多結晶シリ
コン層及び導体材を残すようにする。以降は、第１図
（ｆ）以下、或いは第２図（ａ）以下と同様である。
本実施例では、このように溝表面のｎ型ドープ領域を、
多結晶シリコン層を介してのｎ型不純物の拡散によって
形成するので、第一の実施例と比較して（イオン注入に
よる）ダメージがなく、また、より均一な深さのｎ型領
域が形成可能である。
多結晶シリコン層を介してのｎ型不純物の拡散によって
形成するので、第一の実施例と比較して（イオン注入に
よる）ダメージがなく、また、より均一な深さのｎ型領
域が形成可能である。
以上本発明は、第１の多結晶シリコン・ライン間に、あ
らかじめ溝を掘り、その表面をドープした後、この溝を
導体材料で埋めることにより、下層のビットライン（ソ
ース及びドレイン）を形成するという特徴を有する。
らかじめ溝を掘り、その表面をドープした後、この溝を
導体材料で埋めることにより、下層のビットライン（ソ
ース及びドレイン）を形成するという特徴を有する。
以上説明したように、本発明は、セル・アレイ部の第１
多結晶シリコン・ライン間に溝を掘り、その表面をドー
プした後、この溝を導体材で埋め込み、これをビットラ
イン（ソース及びドレイン）とすることにより、下層の
ビットラインの有効な低抵抗化を計りながら、チャンネ
ル長の制御性にもすぐれたEPROMセル・アレイの製造が
可能となり、この結果、上層の金属ラインと下層のビッ
ト・ラインとの接続は少なくてすむので、より高集積な
EPROMセル・アレイの製造が可能となる効果がある。
多結晶シリコン・ライン間に溝を掘り、その表面をドー
プした後、この溝を導体材で埋め込み、これをビットラ
イン（ソース及びドレイン）とすることにより、下層の
ビットラインの有効な低抵抗化を計りながら、チャンネ
ル長の制御性にもすぐれたEPROMセル・アレイの製造が
可能となり、この結果、上層の金属ラインと下層のビッ
ト・ラインとの接続は少なくてすむので、より高集積な
EPROMセル・アレイの製造が可能となる効果がある。
第１図（ａ）は発明の第１の実施例の不揮発性半導体装
置の製造方法の一工程を示す断面図、第１図（ｂ）は第
１図（ａ）の平面図、第１図（ｃ）乃至第１図（ｇ）は
第１図（ａ）の後工程を工程順に示す断面図、第１図
（ｈ）は第１図（ｇ）の平面図、第１図（ｉ），第１図
（ｊ）は第１図（ｈ）の後工程を工程順に示す平面図、
第２図（ａ）乃至第２図（ｃ）は本発明の第２の実施例
の不揮発性半導体装置の製造方法の一部を工程順に示す
断面図、第３図（ａ）乃至第３図（ｄ）は、本発明の第
３の実施例の不揮発性半導体装置の製造方法の一部を工
程順に示す断面図、第４図は従来の不揮発性半導体装置
の製造方法を示す平面図、第５図（ａ）は第３図の等価
回路を示す回路図、第５図（ｂ）は第５図（ａ）を構造
を示す平面図、第５図（ｃ）は第５図（ｂ）の断面図、
第６図（ａ）は従来の不揮発性半導体装置の製造方法の
一工程を示す断面図、第６図（ｂ）は第６図（ａ）の平
面図、第６図（ｃ），第６図（ｄ）は第６図（ａ）の後
工程を工程順に示す断面図、第６図（ｅ）乃至第６図
（ｈ）は第６図（ｄ）の後工程を工程順に示す平面図で
ある。 1,102……Ｐ型の半導体基板、2,10,11,20,23,108……酸
化膜、3,22,104……第１の多結晶シリコン層、4,6,105
……窒化シリコン膜、5,106……第１の多結晶シリコン
・ライン、７……ライン間の基板、8,107……ｎ型ドー
プ領域、9,26……導体材、12,24,110……第２の多結晶
シリコン層、13,111……第２の多結晶シリコン・ライ
ン、14……導体材料領域、15,112……マスク材、16,113
……セグメント、21……塗布膜、25……多結晶シリコ
ン、31,115……コンタクト、32,114……金属配線、33…
…フィールド酸化膜、34,51……フローティング・ゲー
ト、41,42,43,44……メモリ・セル、47,48,49……ビッ
トライン、45,46……ワードライン。
置の製造方法の一工程を示す断面図、第１図（ｂ）は第
１図（ａ）の平面図、第１図（ｃ）乃至第１図（ｇ）は
第１図（ａ）の後工程を工程順に示す断面図、第１図
（ｈ）は第１図（ｇ）の平面図、第１図（ｉ），第１図
（ｊ）は第１図（ｈ）の後工程を工程順に示す平面図、
第２図（ａ）乃至第２図（ｃ）は本発明の第２の実施例
の不揮発性半導体装置の製造方法の一部を工程順に示す
断面図、第３図（ａ）乃至第３図（ｄ）は、本発明の第
３の実施例の不揮発性半導体装置の製造方法の一部を工
程順に示す断面図、第４図は従来の不揮発性半導体装置
の製造方法を示す平面図、第５図（ａ）は第３図の等価
回路を示す回路図、第５図（ｂ）は第５図（ａ）を構造
を示す平面図、第５図（ｃ）は第５図（ｂ）の断面図、
第６図（ａ）は従来の不揮発性半導体装置の製造方法の
一工程を示す断面図、第６図（ｂ）は第６図（ａ）の平
面図、第６図（ｃ），第６図（ｄ）は第６図（ａ）の後
工程を工程順に示す断面図、第６図（ｅ）乃至第６図
（ｈ）は第６図（ｄ）の後工程を工程順に示す平面図で
ある。 1,102……Ｐ型の半導体基板、2,10,11,20,23,108……酸
化膜、3,22,104……第１の多結晶シリコン層、4,6,105
……窒化シリコン膜、5,106……第１の多結晶シリコン
・ライン、７……ライン間の基板、8,107……ｎ型ドー
プ領域、9,26……導体材、12,24,110……第２の多結晶
シリコン層、13,111……第２の多結晶シリコン・ライ
ン、14……導体材料領域、15,112……マスク材、16,113
……セグメント、21……塗布膜、25……多結晶シリコ
ン、31,115……コンタクト、32,114……金属配線、33…
…フィールド酸化膜、34,51……フローティング・ゲー
ト、41,42,43,44……メモリ・セル、47,48,49……ビッ
トライン、45,46……ワードライン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】一導電型の半導体基板上に第１の絶縁膜、
第１の多結晶シリコン層、第２の絶縁膜の少なくとも三
層からなる第１のラインを相互に離間して複数形成する
工程と、この表面に第３の絶縁膜を形成する工程と、異
方性のエッチングに依り前記第３の絶縁膜のうち少なく
とも前記第１のラインの側壁を残して除去する工程と、
前記第１のライン間の基板に溝を形成する工程と、前記
溝に逆導電型の不純物を導入して、表面に逆導電型のド
ープ領域を形成する工程と、前記溝を導体材で埋め込
み、前記ドープ領域と接続する工程と、前記第１のライ
ン、前記溝表面のドープ領域、前記導体材から絶縁さ
れ、かつ相互に離間した複数の第２の多結晶シリコンラ
インを、前記第１のラインを横断し、前記第１のライン
上と前記ドープ領域上、前記導体材上に横たわるように
形成する工程と、前記第１のラインを前記第２のライン
に対して自己整合的にエッチングして、前記第１のライ
ンから複数のフローティング・ゲートを形成する工程と
を備えたことを特徴とする不揮発性半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265391A JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-286111 | 1987-11-11 | ||
| JP28611187 | 1987-11-11 | ||
| JP63265391A JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02360A JPH02360A (ja) | 1990-01-05 |
| JPH0752767B2 true JPH0752767B2 (ja) | 1995-06-05 |
Family
ID=26546952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265391A Expired - Fee Related JPH0752767B2 (ja) | 1987-11-11 | 1988-10-20 | 不揮発生半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752767B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5278438A (en) * | 1991-12-19 | 1994-01-11 | North American Philips Corporation | Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure |
| US6222762B1 (en) | 1992-01-14 | 2001-04-24 | Sandisk Corporation | Multi-state memory |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US5313421A (en) * | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| JP3065164B2 (ja) * | 1992-03-18 | 2000-07-12 | 富士通株式会社 | 半導体装置及びその製造方法 |
| WO2006035503A1 (ja) | 2004-09-29 | 2006-04-06 | Spansion Llc | 半導体装置および半導体装置の製造方法 |
| JP5529216B2 (ja) * | 2012-07-05 | 2014-06-25 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
-
1988
- 1988-10-20 JP JP63265391A patent/JPH0752767B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02360A (ja) | 1990-01-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |