JPS62271474A - 電気的にプログラム可能な読出し専用メモリ装置 - Google Patents

電気的にプログラム可能な読出し専用メモリ装置

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JPS62271474A
JPS62271474A JP62034379A JP3437987A JPS62271474A JP S62271474 A JPS62271474 A JP S62271474A JP 62034379 A JP62034379 A JP 62034379A JP 3437987 A JP3437987 A JP 3437987A JP S62271474 A JPS62271474 A JP S62271474A
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layer
channel
region
oxide
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JP62034379A
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ジョン　エフ　シュレック
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Texas Instruments Inc
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    • H01L21/76—Making of isolation regions between components
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    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H—ELECTRICITY
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明は、半導体チップ上に形成され、アレイに組み込
まれるタイプの電気的にプログラム可能な読出し専用半
導体メモリセルに関する。
（従来の技術） 不揮発性メモリ装置は、揮発性メモリ装置に対して、記
憶されている情報が、電源を切っても失われないという
顕著な利点を有す。不揮発性メモリセルの一例としては
、ＲＯＭと一般に呼ばれている続出し専用メモリセルが
ある。情報は、製造中に、米国特許第３，５４１．５４
３号に記載されているようなゲートレベルマスクまたは
モートマスクを用いて、ＲＯＭに書込まれる。かかるＲ
ＯＭは、製造中にプログラムされるために、マスクを必
要とする。ＲＯＭの代りに電気的プログラム可能ＲＯＭ
すなわちＥＰＲＯＭを用いることにより、製造中にＲＯ
Ｍをプログラムしなければならないということを避ける
ことができる。種々のＥＰＲＯＭが開発されている。即
ち、例えば、米国特許第３．９８４，８２２号に示され
ているＲＯＭは、二重レベル多結晶シリコンＭ　ＯＳ型
ＲＯＭ内にフローティングゲートを用いている。このフ
ローティングゲートは、チャネルからの電子の注入によ
って帯電させられ、そして、数年間にわたって帯電した
ままになっている。
電気的可変ＲＯＭが開発されており、これは、米国特許
第３，８８１，１８０号及び第３，８８２，４６９号並
びに１９７５年１２月２９日出願の米国特許出願筒６４
４．９８２号（いずれも、ダブリュー・エム・ゴスネイ
（Ｗ、Ｍ、Ｇｏｓｎｅｙ）にかかり、テキサス・インス
トルメンツ社に譲渡されたもの）に記載されている。
上記ゴスネイの装置は、ゲートを帯電させまたは放電さ
せることのできるように二重注入（正孔及び電子）がな
されるフローティングゲートセルである。他の電気的プ
ログラム可能及び電気的可変ＲＯＭが米国特許第４．４
９３，０５７号に開示されており、このＲＯＭは、トラ
ンジスタのソースとその上に横たわる列線路との間の容
量性結合を減らすために、トランジスタのソース領域と
してフィールド酸化物の下に埋設Ｎ゛゛拡散領域を用い
ている。米国特許第４，２４６，５９２号及び第４．２
５８，４６６号には、ソース／ドレインチャネルを完全
に横切って延びるフローティングゲートを有する埋設拡
散型のソース領域及びドレイン領域が開示されている。
これら特許の装置は、フローティングゲート対制御ゲー
トの面積比が比較的小さいので、フローティングゲート
及び制御ゲートのために用いられる多結晶シリコンの第
２及び第１のレベル間の結合が小さく、得ることのでき
る速度が制限される。フローティングゲートの縁を、チ
ャネルの両側の酸化物絶縁領域の頂部の上へ延長すると
、フローティングゲートと制御ゲートとの間の結合が改
善される。
第１図に、従来のＥＦＲＯＭセルの対を示す。
上記セルは、熱的に成長した厚い酸化物ストリップ１２
と、各ストリップの下に埋設されている強くドープされ
た拡散Ｎ゛型領領域４との複数の間隔平行ストリップか
ら成っている。相隣る各酸化物絶縁ストリップ１２相互
間のチャネル領域の上にはフローティングゲート１６が
延び、その縁は酸化物ストリップ１２の縁と一直線状に
なっている。フローティングゲート１６の上には、多結
晶シリコンの第２のレベルの制？ｌＩＩゲート層２ｏが
横たわっている。フローティングゲート１６は、サブス
トレート１０から、及び上記制御ゲートから、酸化シリ
コン１８によって離隔されている。
制御ゲート２０とフローティングゲート１６との間の結
合は、上記フローティングゲート上に現われる電圧の、
上記制御ゲートに印加される電圧に対する比によって与
えられる。Ａ２を、フローティングゲート１６と制御ゲ
ー）２０との間の共通面積、Ａ、を、サブストレート１
ｏとフローティングゲート１６との間の共通面積、ｄ、
を、上記サブストレートチャネル領域と上記フローティ
ングゲートとの間の間隔、ｄ２を、フローティングゲー
ト１６と制御ゲート２ｏとの間の間隔とすると、結合率
Ｒの近似値は次式によって与えられる。
Ａｚ　　＋　　（ｄ　ｚ　　／　ｄ　＋）　　Ａｓ上式
から解るように、結合率Ｒを最大にするためには、ｄ、
及びｄ２は一般に他の考慮事項によって定まるから、Ａ
　Ｚ　＞　Ａ　Ｓとならしめることが必要である。ｄ、
が４００オングストロームであり、ｄ２が８００オング
ストロームであるとすると、第１図の構造に対しては、
Ａ　２　＝　Ａ　ｓであるので、結合率Ｒは１／３とな
る。
第２図について説明すると、図示の構造は、多結晶シリ
コンの第２のレベル（制御ゲート２４）ト多結晶シリコ
ンの第１のレベル（フローティングゲート２２）との間
の結合を改善したものであり、フローティングゲート２
２の端部を延長して、セルの両側で、酸化物ストリップ
１２の上に走らせである。約４００オングストロームの
酸化シリコン層１３が、フローティングゲート２２をサ
ブストレート１０から離隔させ、厚さ約８００オングス
トロームの酸化物層１５が、制御ゲート層２４をフロー
ティングゲート２２から離隔させている。Ａ２が５０％
増加したとすると、第２図の構造に対しては、結合率Ｒ
は、約３／７で与えられ第１図の結合率よりも約０．１
７増加する。しかし、この増加は、フローティングゲー
ト２２の大きさ、を可能な限り最小の大きさにすること
のように、最小の大きさに保持することを犠牲にして得
られたものである。
（発明が解決しようとする問題点） 従って、本発明の目的は改良された電気的プログラム可
能読出し専用メモリ装置を提供することにある。本発明
の他の目的は、フローティングゲートと制御ゲートとの
間の結合を改良したＥＰＲＯＭを提供することにある。
本発明の更に他の目的は、ＥＰＲＯＭセルの稠密なアレ
イ内のかかるセルの一つを構成することのできるＥＰＲ
ＯＭセルを提供することにある。
（問題点を解決するだめの手段） 本発明にかかる電気的プログラム可能読出し専用メモリ
装置は、第１の導電型の半導体サブストレートの面内に
形成されるものであり、相互間に該サブストレートの長
く伸びたチャネルを形成する１対の厚い間隔酸化物絶縁
領域を有す。導電性材料のフローティングゲートが一方
の絶縁領域の一部分の上に横たわり、上記長く伸びたチ
ャネルの第１の部分は、絶縁物層によって上記酸化物絶
縁領域及びチャネル領域から離隔されている。導電性材
料の制御層が、上記チャネル及びフローティングゲート
の上に延び、絶縁物層によってこれらから離隔されてい
る。埋設拡散領域が各酸化物絶縁領域の下に配置されて
いる。
好ましくは、上記制御層は、２つの側面が、上記長く伸
びたチャネルを横切る上記フローティングゲートと自己
整列している。
本発明の新規な特徴を、発明の詳細な説明に開示しであ
るが、本発明並びに本発明の他の特徴及び利点は、図面
を参照して行なう本発明の実施例についての以下の詳細
な説明からよく理解できる。
（実施例） 第３図について説明すると、図示の構造は、第１図及び
第２図の構造に類似するオフセットフローティングゲー
ト構造であって、多結晶シリコンフローティングゲート
２７を用いている。該ゲートは、相隣る酸化物絶縁スト
リップ１２間のチャネル領域上に途中まで延びていて、
及び、チャネル部分２６に隣接する付随のストリップの
上にほぼ半ばまで延びている。そして該フローティング
ゲート２７はこのチャネル部分２６上に延びている。上
に横たわる多結晶シリコン層２８が、酸化物ストリップ
１２相互間の全領域を覆っているが、第４図の平面図に
示すように、エツチングされて複数の平行バンドとなり
、各バンドは一行のセルと接触している。各バンドの縁
は、下に横たわっているフローティングゲートと自己整
列している。
上に横たわる層２８は、領域即ちチャネル部分２６に隣
接連続している上記チャネルの部分２５に至近する領域
まで下へ延びている。厚さ約４００オングストロームの
酸化物層２３がフローティングゲート２７をサブストレ
ート１０から離隔させ、厚さ約８００オングストローム
の層１７が多結晶シリコン層２８をフローティングゲー
ト多結晶シリコン層２７から離隔させている。
破線で示す上記構造の等価回路は、電界効果トランジス
タ３１と直列のフローティングゲートトランジスタ３０
から成る。この構造に対する結合は、第１図及び第２図
と同じ平板面間隔をとる場合には、フローティングゲー
ト２７と制御層即ち多結晶シリコン層２８との重なり部
分の共通面積がフローティングゲート２７及び酸化物ス
トリップ１２相互間のチャネル領域の面積の３倍である
と仮定すると、３１５となる。この結合率は、第２図の
装置の結合率よりも０．１０高く、第１図の装置の結合
率よりも０．２７高い。
第１図及び第２図の構造に対する第３図の構造の改良さ
れた電気特性は、多結晶シリコン層２８によってのみ覆
われている領域即ち部分２５によって作りだされた追加
のトランジスタから生じたものである。この後者のトラ
ンジスタ３１は、フローティングゲート装置よりも多く
の電流を４通させ、より良い遮断特性を有す。フローテ
ィングゲートトランジスタ３０のチャネル長は、チャネ
ル領域２６及び２５とのフローティングゲート２７の整
列によって定まる。この整列が、極めて短いチャネルの
トランジスタ３０を作るようなものであったとしても、
このトランジスタ３０は、プログラムされると、そのド
レイン電圧が低く保持されているならば、プログラム状
態において要求されている通りに電流を制限することが
できる。
第４図に示すように、第２のレベルの各多結晶シリコン
制御層２８は、複数の平行間隔バンドのうちの一つを形
成するものとなっている。制御層２８と同時にフローテ
ィングゲート２７をエツチングすることにより、バンド
２８の長さを平行な各々の相対向する２つの縁は互いに
整列する。各バンド２８は一連の行のうちの一行を形成
し、各酸化物絶縁ストリップの下に埋設されたソース／
ドレインは列線を形成し、これに対する接点が各列の一
端に作られる。この接点の形成は、例えば、付随の埋設
拡散Ｎ゛型領領域４に隣接連続するサブストレー１−１
０の面内に他のＮ゛型領領域拡散させ、バンド２Ｂの重
ね合せの領域の外側で領域１４に対して通例の接点を形
成するというような適当な手段によってなされる。
次に第５図ないし第１０図について説明する。
第３図及び第４図の装置の製作方法を説明すると、成長
に際して硼素をドープして約６〜８Ω／ｃｍの抵抗率と
したｐ導電型の単結晶シリコンの、例えば直径７６．２
Ｎ（３インチ）、厚さ０．７６２　＋ｕ（３０ミル）の
スライス（図示せず）を＜１００＞面上で切り取る。図
において、ウェーハまたは本体１１は、代表的な断面見
本として選定した上記スライスの極めて小さな一部を示
すものである。
適切な清浄化を行なった後、上記スライスを約１０００
℃の高温炉内で十分な長時間にわたって酸素にさらすこ
とによって該スライスを酸化させ、第５図に示すように
酸化物層３６を約１０００オングストロームの厚さに成
長させる。次に、上記スライスを、無線周波数リアクト
ル内でシラン及びアンモニアの雰囲気にさらすことによ
り、窒化シリコンの層３０を形成する。この窒化物層３
０を約１０００オングストロームの厚さに成長させる。
最後、にホトレジストの層３２を、窒化シリコン層３０
の上に付着させ、そして、窒化物をエツチング除去すべ
き開放面積の長く伸びたストリップを残すようにパター
ンづけする。次いで、上記スライスをエツチング処理し
、第６図に示すように、ホトレジストで覆われてない窒
化物層３０の部分、及び開放領域３４内で下に横たわっ
ている酸化物層３６の酸化物を除去する。砒素を開放領
域３４内に注入し、シリコンサブストレート内に領域３
５を作る。次に、上記スライスを、約９００°Ｃで１０
時間程度、水蒸気または酸化性雰囲気にさらすことによ
り、フィールド酸化物１２を成長させる。上記注入され
た砒素は酸化の前面よりも前に拡散し、第７図に示すよ
うに、酸化物絶縁ストリップ１２の下に横たわる拡散ソ
ース／ドレイン領域１４を生じさせる。
次に、窒化物を腐蝕するがシリコンまたは二酸化シリコ
ンを腐蝕しないエツチング剤によって窒化物層３０を除
去する。次に、上記スライスを約９００℃で水茎気また
は酸化性雰囲気に再びさらし、第８図に示すように、酸
化物層２３を約４００オングストロームの厚さに成長さ
せる。例えば、約９３０“Ｃで水素中でシランを分解さ
せるというような通例の方法を用い、リアクトル内で上
記スライス全体上に単結晶シリコンの層を約２ミクロン
の厚さに付着させる。上記多結晶シリコンの層に対して
燐を付着及び拡散させて該層を開度に導電性ならしめる
。この拡散はサブストレート１０には侵入しない。
ホトレジストの層（図示せず）を、上記の面上に付着さ
せ、パターンづけ及びエンチングして、第９図に示すよ
うに、フローティングゲート多結晶シリコン２７及び二
酸化シリコン２３を残す。
次いで、中間レベル酸化物の層２１を、約９００°Ｃの
高温で、酸素中で、約２時間にわたって、多結晶シリコ
ン２７及びシリコン基体１０の頂面及び側面上に成長さ
せる。他の多結晶シリコンの層２８を、上述のようにし
て、上記スライス全体の上に付着させてドープさせる。
最後に、ホトレジストの層（図示せず）を付着させ、領
域３７上に開放ストリップ状区域を残すようにパターン
づけする。多結晶シリコン層２７及び２８並びに酸化物
層２１をエツチングし、セルの行相互間に開放ストリッ
プ３７を残す。
フィールド酸化物１２は、埋設拡散ソース／ドレイン領
域１４と行線路２８との間のキャパシタンスを最小化す
る作用をなす。
以上、本発明を例示の実施例について説明したが、本発
明はこれに限定されるものではない。以上の説明から当
業者には解るように、例示の実施例について種々の変形
が可能である。また本発明について他の実施例も可能で
ある。これらは、特許請求の範囲に記載の如き本発明の
範囲内にあると考えられる。
以上の記載に関連して、以下の各項を開示する。
１、　第１の導電型の半導体サブストレートの面内に形
成された電気的にプログラム可能な読出し専用メモリ装
置において、該装置は、相互間に上記サブストレートの
長く伸びたチャネルを形成する１対の離隔された厚い酸
化物絶縁領域と、上記絶縁領域の一方の一部分及び上記
長く伸びたチャネルの第１の部分の上に横たわり、絶縁
物層によって上記チャネルから離隔されている導電性材
料のフローティングゲートと、上記フローティングゲー
トを有する上記チャネルの上に延び、絶縁物層によって
上記フローティングゲート及び上記チャネルから離隔さ
れている導電材料からなる制御層と、上記絶縁領域の下
に形成された第２の導電型の埋設拡散領域とを備えてい
る。
２、第１項記載の装置において、制御層は、その２つの
側面が、長く伸びたチャネルを横切るフローティングゲ
ートと自己整列している。
３、第１項記載の装置において、サブストレートはｐ型
導電材料であり、埋設拡散領域は４度が高（ドープされ
たＮ°型導電材料である。
４、第３項記載の装置において、フローティングゲート
の層及び制御層は多結晶シリコンである。
５、第３項記載の装置において、酸化物絶縁領域は、平
行ストリップ状に熱的に成長させられた二酸化シリコン
である。
６、第５項記載の装置において、に４度が高くドープさ
れたＮ゛型の埋設拡散領域は、絶縁領域を成長させるべ
き区域内の面に砒素を注入し、次いで、上記拡散領域が
上記絶縁領域よりも前に形成されるように上記絶縁領域
を成長させることによって形成される。
７、第１の導電型の半導体サブストレートの面内に電気
的にプログラム可能な読出し専用メモリ装置を形成する
方法において、上記面内に、第２の導電型の拡散領域が
下に横たわっている１対の離隔された酸化物絶縁領域を
形成する工程と、上記酸化物絶縁領域相互間の領域によ
って形成されたチャネル領域の上に部分的にのみ横たわ
り、絶縁物層によって上記チャネル領域から離隔されて
いる導電性材料のフローティングゲート層を付着しそし
てパターン化する工程と、上記フローティングゲート層
及び上記フローティングゲート層によって覆われていな
い上記チャネルの残部の上にあって、絶縁物層によって
これら両者から離隔されている制御層を付着させる工程
とを行なう。
８、第７項記載の方法において、制御層及びフローティ
ングゲート層を同時にチャネルと横にパターン化し、も
ってこれらを上記チャネルと横の側面において自己整列
させる。
９、第７項記載の方法において、サブストレートはｐ型
であり、拡散領域は濃度が高くドープされたＮ゛型であ
る。
１０、第９項記載の方法において、形成する工程は、酸
化物絶縁領域を成長させるべき面の区域内に砒素を注入
し、次いで、拡散Ｎ゛型領領域上記酸化物絶縁領域より
も前に形成されるように上記酸化物絶縁領域を熱的に成
長させる工程を含んでいる。
１１、第８項記載の方法において、フローティングゲー
ト及び制御層は、燐をドープされた多結晶シリコンであ
る。
【図面の簡単な説明】
第１図は、従来のＥ　Ｐ　ＲＯＭアレイの同構造の２つ
のセルの機械的設計を示す半導体チップの一小部分の縦
断面図、第２図は、第１図のＥＰＲＯＭに対して若干改
善された従来のＥＰＲＯＭ設計を示す第１図と同様の縦
断面図、第３図は、本発明実施例のＥＦＲＯＭアレイの
同構造の２つのセルの機械的設計を示す半導体チップの
一小部分の縦断面図、第４図は第３Ｍに示すアレイの２
つのセルの平面図、第５図ないし第１０図は、第４図の
Ａ−Ａ線に沿って裁断して装置の製造における種々の工
程を示す第３図と同様の縦断面図、第１１図は第４図の
Ｂ−Ｂ線に沿う縦断面図である。 １２・・・酸化物絶縁ストリップ、 １４・・・埋設拡散領域、 ２７・・・フローティングゲート、 ２８・・・制御層。 特許庁長官　　黒　１）明　雄　　殿 １．事件の表示　　　昭和６２年特許願第３４３７９号
３、補正をする者 事件との関係　　出願人 ４、代理人 ５、適正命令の日付　　昭和６２年４月２８日６、補正
の対象　　　　図　面

Claims (1)

  1. 【特許請求の範囲】 第１の導電型の半導体サブストレートの面内に形成され
    た電気的にプログラム可能な読出し専用メモリ装置にお
    いて、 相互間に上記基体の長く伸びたチャネルを形成する１対
    の離隔された厚い酸化物絶縁領域と、上記絶縁領域の一
    方の一部分及び上記長く延びたチャネルの第１の部分の
    上に横たわり、絶縁物層によって上記チャネルから離隔
    されている導電性材料のフローティングゲートと、 上記フローティングゲートを有する上記チャネルの上に
    延び、絶縁物層によって上記フローティングゲート及び
    上記チャネルから離隔されている導電材料からなる制御
    層と、 上記絶縁領域の下に形成された第２の導電型の埋設拡散
    領域と、 を備えることを特徴とする装置。
JP62034379A 1986-02-18 1987-02-17 電気的にプログラム可能な読出し専用メモリ装置 Pending JPS62271474A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/830,160 US4750024A (en) 1986-02-18 1986-02-18 Offset floating gate EPROM memory cell
US830160 1986-02-18

Publications (1)

Publication Number Publication Date
JPS62271474A true JPS62271474A (ja) 1987-11-25

Family

ID=25256435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62034379A Pending JPS62271474A (ja) 1986-02-18 1987-02-17 電気的にプログラム可能な読出し専用メモリ装置

Country Status (2)

Country Link
US (1) US4750024A (ja)
JP (1) JPS62271474A (ja)

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