JP3096401B2 - 二重制御ゲートを有するsoi上の半導体ランダム・アクセス・メモリ・セルおよびその製造方法 - Google Patents
二重制御ゲートを有するsoi上の半導体ランダム・アクセス・メモリ・セルおよびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【0001】
【産業上の利用分野】本発明は、全般的には半導体ラン
ダム・アクセス・メモリ・セル構造とその製造方法に関
し、具体的には、二重制御ゲートを有し、SOI(sili
con-on-insulator)構造上に製造される不揮発性ランダ
ム・アクセス・メモリ・セルに関する。
ダム・アクセス・メモリ・セル構造とその製造方法に関
し、具体的には、二重制御ゲートを有し、SOI(sili
con-on-insulator)構造上に製造される不揮発性ランダ
ム・アクセス・メモリ・セルに関する。
【0002】
【従来の技術】半導体メモリ・セルは、プログラム機能
と消去機能に関してファウラー−ノルトハイムのトンネ
リングを用いて製造され、これらは、消去可能なプログ
ラム可能ランダム・アクセス・メモリ(EPROM)・
セル、電気的に消去可能なプログラム可能メモリ(EE
PROM)・セルおよびフラッシュ・メモリとして使用
される。
と消去機能に関してファウラー−ノルトハイムのトンネ
リングを用いて製造され、これらは、消去可能なプログ
ラム可能ランダム・アクセス・メモリ(EPROM)・
セル、電気的に消去可能なプログラム可能メモリ(EE
PROM)・セルおよびフラッシュ・メモリとして使用
される。
【0003】米国特許第5055898号明細書には、
基板と、少なくとも部分的に基板内に形成され、誘電的
に基板から絶縁されている複数のトレンチ・コンデンサ
とを含む半導体メモリ・セルとその製造方法が開示され
ている。SOI領域には、絶縁体の上に横たわるシリコ
ン層が含まれる。このシリコン層は、複数の能動デバイ
ス領域に区別され、そのそれぞれが、導電領域のうちの
1つの上に配置される。能動デバイス領域のそれぞれ
は、アクセス・トランジスタのゲート・ノードを形成す
るために上に横たわる第1電極またはワード線に結合さ
れ、アクセス・トランジスタのソース・ノードを形成す
るために第2電極またはビット線に結合され、アクセス
・トランジスタのドレイン・ノードを形成するために下
に横たわるトレンチ・コンデンサに結合される。ワード
線には、1対の対向する電気的に絶縁された垂直側壁が
含まれ、アクセス・トランジスタのそれぞれのソース・
ノードとドレイン・ノードは、それぞれが、垂直側壁の
うちの1つの上に配置された電気導体からなる。メモリ
・セルのアレイには、さらに、能動デバイス領域を基板
に結合して、浮遊基板効果を減少または除去するための
構造が含まれる。
基板と、少なくとも部分的に基板内に形成され、誘電的
に基板から絶縁されている複数のトレンチ・コンデンサ
とを含む半導体メモリ・セルとその製造方法が開示され
ている。SOI領域には、絶縁体の上に横たわるシリコ
ン層が含まれる。このシリコン層は、複数の能動デバイ
ス領域に区別され、そのそれぞれが、導電領域のうちの
1つの上に配置される。能動デバイス領域のそれぞれ
は、アクセス・トランジスタのゲート・ノードを形成す
るために上に横たわる第1電極またはワード線に結合さ
れ、アクセス・トランジスタのソース・ノードを形成す
るために第2電極またはビット線に結合され、アクセス
・トランジスタのドレイン・ノードを形成するために下
に横たわるトレンチ・コンデンサに結合される。ワード
線には、1対の対向する電気的に絶縁された垂直側壁が
含まれ、アクセス・トランジスタのそれぞれのソース・
ノードとドレイン・ノードは、それぞれが、垂直側壁の
うちの1つの上に配置された電気導体からなる。メモリ
・セルのアレイには、さらに、能動デバイス領域を基板
に結合して、浮遊基板効果を減少または除去するための
構造が含まれる。
【0004】米国特許第4999313号明細書には、
同一の絶縁体基板上に、ある電気伝導型の半導体単結晶
領域と、反対の電気伝導型の半導体単結晶領域とを含む
複数の半導体単結晶領域を有する半導体物品が、それを
製造するための工程と共に開示されている。少なくとも
一方の電気伝導型の半導体単結晶領域は、半導体材料の
単一の核だけが成長でき、その後、半導体材料が中心と
して形成された単一の核の周囲に成長できる範囲で、絶
縁体基板の材料より核形成密度が十分に大きく、十分に
微細である異なる材料を形成することによってもたらさ
れる。
同一の絶縁体基板上に、ある電気伝導型の半導体単結晶
領域と、反対の電気伝導型の半導体単結晶領域とを含む
複数の半導体単結晶領域を有する半導体物品が、それを
製造するための工程と共に開示されている。少なくとも
一方の電気伝導型の半導体単結晶領域は、半導体材料の
単一の核だけが成長でき、その後、半導体材料が中心と
して形成された単一の核の周囲に成長できる範囲で、絶
縁体基板の材料より核形成密度が十分に大きく、十分に
微細である異なる材料を形成することによってもたらさ
れる。
【0005】米国特許第4334347号明細書には、
浮遊ゲートへの電荷(電子または正孔)の注入に関する
バリヤ高が減らされている、改良された電荷保持特性お
よび持続時間特性を有する、改良されたゲート注入式浮
遊ゲート・メモリ・デバイスが開示されている。これ
は、制御電極と浮遊ゲートの絶縁層の間の半絶縁性の多
結晶シリコンの層を利用することによって達成される。
浮遊ゲートへの電荷(電子または正孔)の注入に関する
バリヤ高が減らされている、改良された電荷保持特性お
よび持続時間特性を有する、改良されたゲート注入式浮
遊ゲート・メモリ・デバイスが開示されている。これ
は、制御電極と浮遊ゲートの絶縁層の間の半絶縁性の多
結晶シリコンの層を利用することによって達成される。
【0006】アコビック(Acovic)他著、IBM Technica
l Disclosure Bulletin Vol. 34, No. 6 November 199
1、ページ238-241、表題VACUUM-SEALED SILICON-RICH-O
XIDEEEPROM CELLには、制御ゲートと浮遊ゲートのシリ
コンに富む酸化物インジェクタの間の真空内での電子伝
達を使用するEEPROMセルが記載されている。Si
O2の代わりに真空を使用するので、セルの耐久性と保
持が非常に高く、真の不揮発性RAMセルの候補となっ
ている。SROインジェクタと真空を使用することによ
って、プログラミング電圧を下げることができる。
l Disclosure Bulletin Vol. 34, No. 6 November 199
1、ページ238-241、表題VACUUM-SEALED SILICON-RICH-O
XIDEEEPROM CELLには、制御ゲートと浮遊ゲートのシリ
コンに富む酸化物インジェクタの間の真空内での電子伝
達を使用するEEPROMセルが記載されている。Si
O2の代わりに真空を使用するので、セルの耐久性と保
持が非常に高く、真の不揮発性RAMセルの候補となっ
ている。SROインジェクタと真空を使用することによ
って、プログラミング電圧を下げることができる。
【0007】
【発明が解決しようとする課題】本発明の目的は、二重
制御ゲートを有する改良された不揮発性ランダム・アク
セス半導体メモリ・セルを提供することである。
制御ゲートを有する改良された不揮発性ランダム・アク
セス半導体メモリ・セルを提供することである。
【0008】本発明のもう1つの目的は、SOI基板上
に製造された二重ゲート不揮発性ランダム・アクセス半
導体メモリ・セルを提供することである。
に製造された二重ゲート不揮発性ランダム・アクセス半
導体メモリ・セルを提供することである。
【0009】本発明のもう1つの目的は、プログラムと
消去にファウラー−ノルトハイム・トンネリングを使用
するか、チャネル・ホット・キャリヤ・プログラミング
も使用できる、不揮発性ランダム・アクセス・メモリ・
セルを提供することである。
消去にファウラー−ノルトハイム・トンネリングを使用
するか、チャネル・ホット・キャリヤ・プログラミング
も使用できる、不揮発性ランダム・アクセス・メモリ・
セルを提供することである。
【0010】本発明のもう1つの目的は、隣接セルを妨
害しないより低い電圧のトンネル動作を可能にするため
第1および第2の制御ゲートを含む、ファウラー−ノル
トハイム・トンネリングを用いるランダム・アクセス・
メモリ・セルを提供することである。
害しないより低い電圧のトンネル動作を可能にするため
第1および第2の制御ゲートを含む、ファウラー−ノル
トハイム・トンネリングを用いるランダム・アクセス・
メモリ・セルを提供することである。
【0011】
【実施例】図1を参照すると、消去機能を強化し、特に
ファウラー−ノルトハイム・トンネリングを使用する時
のプログラム・モード中と消去モード中の妨害を防ぐた
め、二重制御ゲートをSOI(silicon-on-insulator)
基板上に製造された、不揮発性ランダム・アクセス・メ
モリ(NVRAM)・セルの断面図が示されている。
ファウラー−ノルトハイム・トンネリングを使用する時
のプログラム・モード中と消去モード中の妨害を防ぐた
め、二重制御ゲートをSOI(silicon-on-insulator)
基板上に製造された、不揮発性ランダム・アクセス・メ
モリ(NVRAM)・セルの断面図が示されている。
【0012】NVRAMセルのプログラミング機構とし
てチャネル・ホット・キャリヤ注入の代わりにファウラ
ー−ノルトハイム・トンネリング(以下ではFNトンネ
リングと呼称する)を使用すると、電力消費を減らし、
性能を高めることができる。しかし、スタックド・ゲー
トNVRAMのアレイ内でFNトンネリングを使用し
て、1つのセルをプログラムすると、通常は、他のセル
へ連続して延びるワード線(制御ゲート)上に必要な高
電圧のために、隣接セルが妨害を受ける。その結果、選
択されたワード線の下のすべてのセルがプログラムされ
るか、選択されたセルとソースまたはドレインを共用す
るセルがプログラムされるかのいずれかになる。この欠
点を「妨害(disturb)」と称する。
てチャネル・ホット・キャリヤ注入の代わりにファウラ
ー−ノルトハイム・トンネリング(以下ではFNトンネ
リングと呼称する)を使用すると、電力消費を減らし、
性能を高めることができる。しかし、スタックド・ゲー
トNVRAMのアレイ内でFNトンネリングを使用し
て、1つのセルをプログラムすると、通常は、他のセル
へ連続して延びるワード線(制御ゲート)上に必要な高
電圧のために、隣接セルが妨害を受ける。その結果、選
択されたワード線の下のすべてのセルがプログラムされ
るか、選択されたセルとソースまたはドレインを共用す
るセルがプログラムされるかのいずれかになる。この欠
点を「妨害(disturb)」と称する。
【0013】消去機構としてFNトンネリングを使用す
ると、同一の妨害問題が生じる。ただし、ブロック消去
は、現在のNVRAM応用例では許容される。ソリッド
・ステート・ディスクの応用分野では、NVRAMが選
択的消去能力を有することが望ましい。
ると、同一の妨害問題が生じる。ただし、ブロック消去
は、現在のNVRAM応用例では許容される。ソリッド
・ステート・ディスクの応用分野では、NVRAMが選
択的消去能力を有することが望ましい。
【0014】図1に示された本発明の実施例では、前述
のFNトンネリングを使用するプログラム中および消去
中の妨害問題が、セルの導電チャネルの下に埋められた
第2制御ゲート14を有するSOI(シリコン層10、
酸化物層12)構造上に作られた本発明のスタックド・
ゲートNVRAMセルによって克服される。
のFNトンネリングを使用するプログラム中および消去
中の妨害問題が、セルの導電チャネルの下に埋められた
第2制御ゲート14を有するSOI(シリコン層10、
酸化物層12)構造上に作られた本発明のスタックド・
ゲートNVRAMセルによって克服される。
【0015】第2制御ゲート14の電圧を変更すると、
浮遊チャネルの電位が変調され、これによって、隣接セ
ルを妨害せずに浮遊ゲート40とチャネルを介するFN
トンネリングによって特定のセルを選択でき、プログラ
ムまたは消去できるようになる。浮遊ゲート40に記憶
された情報を読み取っている間にも、第2制御ゲート1
4を使用して妨害を防ぐことができる。
浮遊チャネルの電位が変調され、これによって、隣接セ
ルを妨害せずに浮遊ゲート40とチャネルを介するFN
トンネリングによって特定のセルを選択でき、プログラ
ムまたは消去できるようになる。浮遊ゲート40に記憶
された情報を読み取っている間にも、第2制御ゲート1
4を使用して妨害を防ぐことができる。
【0016】その代わりに、p型シリコン層を酸化物層
12の代わりに使用することも可能である。
12の代わりに使用することも可能である。
【0017】第2制御ゲート14は、ビット線(ソース
34−1またはドレイン34−2)と平行であり、第1
制御ゲート44(ワード線でもある)に対して垂直であ
る。浮遊ゲートとセルは、第2制御ゲート14と第1制
御ゲート44の交点に置かれる。したがって、第2制御
ゲート14と第1制御ゲート44の電圧だけを変更する
ことによって、FNトンネリングを介してセルをプログ
ラムし、消去することができる。
34−1またはドレイン34−2)と平行であり、第1
制御ゲート44(ワード線でもある)に対して垂直であ
る。浮遊ゲートとセルは、第2制御ゲート14と第1制
御ゲート44の交点に置かれる。したがって、第2制御
ゲート14と第1制御ゲート44の電圧だけを変更する
ことによって、FNトンネリングを介してセルをプログ
ラムし、消去することができる。
【0018】具体的に言うと、図1の不揮発性ランダム
・アクセス・メモリ・アレイの断面図は、図2に示され
たアレイの平面図の切断線AA'に沿った断面図であ
る。図1の構造には、基板であるシリコン層10が含ま
れる。2000Åの厚さとすることができる酸化物層1
2と、1000Åの厚さとすることができる埋め込まれ
た第2制御ゲート14は、薄い酸化物層26の下で、
0.5μの厚さとすることのできる導電チャネル34の
下に置かれる。導電チャネル34は、ソース34−1と
ドレイン34−2の間に配置される。
・アクセス・メモリ・アレイの断面図は、図2に示され
たアレイの平面図の切断線AA'に沿った断面図であ
る。図1の構造には、基板であるシリコン層10が含ま
れる。2000Åの厚さとすることができる酸化物層1
2と、1000Åの厚さとすることができる埋め込まれ
た第2制御ゲート14は、薄い酸化物層26の下で、
0.5μの厚さとすることのできる導電チャネル34の
下に置かれる。導電チャネル34は、ソース34−1と
ドレイン34−2の間に配置される。
【0019】たとえば7nm厚のゲート酸化物層38
を、ソース、ドレインおよびチャネルの上に成膜させ
る。浮遊ゲート40は、ゲート酸化物層38の上に置か
れ、たとえば5nm厚のSiO2、5nm厚のSi3N4
および5nm厚のSiO2を有する酸化物/窒化物/酸
化物(ONO)42の層によって覆われる。たとえば1
000Åないし2000Åの厚さのドーピングされたポ
リシリコンの層である第1制御ゲート44が、ワード線
制御ゲートをもたらす。このワード線を第1制御ゲート
44と称し、埋め込まれたゲートを第2制御ゲート14
と称する。
を、ソース、ドレインおよびチャネルの上に成膜させ
る。浮遊ゲート40は、ゲート酸化物層38の上に置か
れ、たとえば5nm厚のSiO2、5nm厚のSi3N4
および5nm厚のSiO2を有する酸化物/窒化物/酸
化物(ONO)42の層によって覆われる。たとえば1
000Åないし2000Åの厚さのドーピングされたポ
リシリコンの層である第1制御ゲート44が、ワード線
制御ゲートをもたらす。このワード線を第1制御ゲート
44と称し、埋め込まれたゲートを第2制御ゲート14
と称する。
【0020】図2を参照すると、図1の構造の平面図が
示され、図1の第2制御ゲート14、第1制御ゲート4
4およびビット線である導電チャネル34が示されてい
る。
示され、図1の第2制御ゲート14、第1制御ゲート4
4およびビット線である導電チャネル34が示されてい
る。
【0021】図3ないし図10を参照すると、NVRA
Mの製造工程のさまざまな段階の横断面図が示されてい
る。図3では、シリコン層10が設けられ、その上に二
酸化珪素の酸化物層12が成膜されている。SLO(si
licon lateral overgrow)として当技術分野で既知の処
理を使用して、第2制御ゲート14となるシリコンの層
を、酸化物層12の上で成長させる。このSLO処理
で、酸化物層12に孔16をあけ、適当な温度と圧力の
条件を用いて、第2制御ゲート14のシリコンの層を、
孔16を介してシリコン層10を種として使用して酸化
物層12の上に(たとえばエピタキシャルに)成長させ
る。孔16は、デバイスが製造される区域から離れた位
置にあけられる。前に述べたように、酸化物層12の代
わりにp型シリコンを使用する場合、このSLO処理は
不要である。
Mの製造工程のさまざまな段階の横断面図が示されてい
る。図3では、シリコン層10が設けられ、その上に二
酸化珪素の酸化物層12が成膜されている。SLO(si
licon lateral overgrow)として当技術分野で既知の処
理を使用して、第2制御ゲート14となるシリコンの層
を、酸化物層12の上で成長させる。このSLO処理
で、酸化物層12に孔16をあけ、適当な温度と圧力の
条件を用いて、第2制御ゲート14のシリコンの層を、
孔16を介してシリコン層10を種として使用して酸化
物層12の上に(たとえばエピタキシャルに)成長させ
る。孔16は、デバイスが製造される区域から離れた位
置にあけられる。前に述べたように、酸化物層12の代
わりにp型シリコンを使用する場合、このSLO処理は
不要である。
【0022】代替案として、図3の構造を、酸化物層
(たとえば12)とシリコン層(たとえば14)からな
るSOI構造に置き換え、必要なところにn+ドーパン
トを高エネルギ注入することができる。
(たとえば12)とシリコン層(たとえば14)からな
るSOI構造に置き換え、必要なところにn+ドーパン
トを高エネルギ注入することができる。
【0023】もう1つの代替案は、酸素を注入して埋め
込まれた酸化物を形成した後に、1300℃で20時間
焼きなますSIMOX処理を使用することである。
込まれた酸化物を形成した後に、1300℃で20時間
焼きなますSIMOX処理を使用することである。
【0024】図3の構造を使用する場合、たとえば20
nm厚の、酸化物層18と窒化物層20を、図4に示さ
れるようにシリコン層である第2制御ゲート14上に成
膜する。上側の窒化物層20に、エッチング・マスクと
して働くフォトレジスト22でパターンを形成して、図
5に示されるように、そこから窒化物層20および酸化
物層18を貫通して、第2制御ゲート14になるシリコ
ン層まで孔をエッチングする。
nm厚の、酸化物層18と窒化物層20を、図4に示さ
れるようにシリコン層である第2制御ゲート14上に成
膜する。上側の窒化物層20に、エッチング・マスクと
して働くフォトレジスト22でパターンを形成して、図
5に示されるように、そこから窒化物層20および酸化
物層18を貫通して、第2制御ゲート14になるシリコ
ン層まで孔をエッチングする。
【0025】フォトレジストを取り除き、エッチングさ
れた孔を酸化物24で満たし、この構造を、標準的な化
学機械的研摩を使用して研摩して、窒化物層20と酸化
物層18を除去すると、図6に示された構造が残る。
れた孔を酸化物24で満たし、この構造を、標準的な化
学機械的研摩を使用して研摩して、窒化物層20と酸化
物層18を除去すると、図6に示された構造が残る。
【0026】たとえば10nm厚の、薄い酸化物層26
を、図7に示されるようにこの構造の上に成膜または成
長させる。窒化物28と厚い酸化物30の局所層を、図
7に示されるように酸化物層26の上に形成して、研摩
止めとして働かせる。孔32を酸化物層26にあけ、S
LO処理を繰り返して、第2制御ゲート14になるシリ
コン層を種として用いて酸化物層26の上に導電チャネ
ル34になるシリコン層を形成する。
を、図7に示されるようにこの構造の上に成膜または成
長させる。窒化物28と厚い酸化物30の局所層を、図
7に示されるように酸化物層26の上に形成して、研摩
止めとして働かせる。孔32を酸化物層26にあけ、S
LO処理を繰り返して、第2制御ゲート14になるシリ
コン層を種として用いて酸化物層26の上に導電チャネ
ル34になるシリコン層を形成する。
【0027】窒化物28と酸化物30を研摩止めとして
使用して、導電チャネル34になるシリコン層を、酸化
物30の水準まで研摩する。次のステップは、図8に示
されるチャネル・ドーピングとしてのp型ドーパント
(5x1016)のイオン注入である。
使用して、導電チャネル34になるシリコン層を、酸化
物30の水準まで研摩する。次のステップは、図8に示
されるチャネル・ドーピングとしてのp型ドーパント
(5x1016)のイオン注入である。
【0028】たとえば7nm厚の、ゲート酸化物層38
を、図9に示されるようにこの構造の上に成膜させる。
図10を参照すると、次に、ドーピングされないポリシ
リコンの層(浮遊ゲート40になる)を、図9の構造の
上に成膜させる。このポリシリコン層40を、リソグラ
フィ技法を使用してパターン形成して、チャネル領域で
ある浮遊ゲート40を形成する。このポリシリコンは、
まずx方向にパターン形成され(図11)、次に、ソー
ス、ドレインおよび浮遊ゲートに関して同時にイオン注
入される(n+ 1020)。その後、このポリシリコン
をy方向にパターン形成して、浮遊ゲート(正方形)を
形成する(図12)。その後、イオン注入(p型 5x
1019)を行って、ソースとドレインの間の絶縁を形成
する。
を、図9に示されるようにこの構造の上に成膜させる。
図10を参照すると、次に、ドーピングされないポリシ
リコンの層(浮遊ゲート40になる)を、図9の構造の
上に成膜させる。このポリシリコン層40を、リソグラ
フィ技法を使用してパターン形成して、チャネル領域で
ある浮遊ゲート40を形成する。このポリシリコンは、
まずx方向にパターン形成され(図11)、次に、ソー
ス、ドレインおよび浮遊ゲートに関して同時にイオン注
入される(n+ 1020)。その後、このポリシリコン
をy方向にパターン形成して、浮遊ゲート(正方形)を
形成する(図12)。その後、イオン注入(p型 5x
1019)を行って、ソースとドレインの間の絶縁を形成
する。
【0029】たとえば5nmのSiO2、10nmのS
i3N4および5nmのSiO2の、ONO層42を、浮
遊ゲート40の上に成膜し、第1制御ゲート44になる
ドーピングされたポリシリコン層を、ONO層42の上
に成膜して、NVRAMの第1制御ゲート44(ワード
線)をもたらす。
i3N4および5nmのSiO2の、ONO層42を、浮
遊ゲート40の上に成膜し、第1制御ゲート44になる
ドーピングされたポリシリコン層を、ONO層42の上
に成膜して、NVRAMの第1制御ゲート44(ワード
線)をもたらす。
【0030】もう一度図1を参照すると、第2制御ゲー
ト14が設けられていることがわかる。これによって、
高電圧を使用せずにプログラムと消去に望ましいFNト
ンネリングを使用できるようになる。FNトンネリング
には、シリコン領域の間の酸化物をまたいで電子を加速
するために強い電界が必要なので、過去においては、こ
の強い電界をもたらすのに高電圧が使用された。この高
電圧は、ワード線に沿ったセルのすべてが、一緒にプロ
グラムされ、消去されるという結果をもたらした。とい
うのは、ワード線が連続しており、高電圧を伝えるから
である。この状態を、「妨害」と称する。図1に示され
た本発明の実施例では、実際のチャネル領域をまたぐ高
い電圧が必要な場合に、第1制御ゲート44(ワード
線)と第2制御ゲート14の両方に電圧を印加すること
ができる。たとえば、FNトンネリングに15Vの電位
差が必要な場合、過去においては、ワード線が15Vに
され、妨害状態が発生する。本発明を使用すれば、第2
制御ゲート14にー10Vの電圧、第1制御ゲート44
(ワード線)に+5Vの電圧を印加して、妨害状態を引
き起こさずに15Vの電位差がもたらされる。
ト14が設けられていることがわかる。これによって、
高電圧を使用せずにプログラムと消去に望ましいFNト
ンネリングを使用できるようになる。FNトンネリング
には、シリコン領域の間の酸化物をまたいで電子を加速
するために強い電界が必要なので、過去においては、こ
の強い電界をもたらすのに高電圧が使用された。この高
電圧は、ワード線に沿ったセルのすべてが、一緒にプロ
グラムされ、消去されるという結果をもたらした。とい
うのは、ワード線が連続しており、高電圧を伝えるから
である。この状態を、「妨害」と称する。図1に示され
た本発明の実施例では、実際のチャネル領域をまたぐ高
い電圧が必要な場合に、第1制御ゲート44(ワード
線)と第2制御ゲート14の両方に電圧を印加すること
ができる。たとえば、FNトンネリングに15Vの電位
差が必要な場合、過去においては、ワード線が15Vに
され、妨害状態が発生する。本発明を使用すれば、第2
制御ゲート14にー10Vの電圧、第1制御ゲート44
(ワード線)に+5Vの電圧を印加して、妨害状態を引
き起こさずに15Vの電位差がもたらされる。
【0031】ここまでに述べたものは、セルの導電チャ
ネルの下に埋められた第2制御ゲートを有するSOI構
造上に製造されたスタックド・ゲートNVRAMセルで
ある。第2制御ゲートに電圧を印加し、変更することに
よって、チャネルの電位が変調され、これによって、特
定のセルを選択し、隣接セルを妨害せずに浮遊ゲートと
そのチャネルを介するFNトンネリングによってプログ
ラムまたは消去できるようになる。浮遊ゲートに記憶さ
れた情報を読み取っている間にも、第2制御ゲートを使
用して妨害を防ぐことができる。
ネルの下に埋められた第2制御ゲートを有するSOI構
造上に製造されたスタックド・ゲートNVRAMセルで
ある。第2制御ゲートに電圧を印加し、変更することに
よって、チャネルの電位が変調され、これによって、特
定のセルを選択し、隣接セルを妨害せずに浮遊ゲートと
そのチャネルを介するFNトンネリングによってプログ
ラムまたは消去できるようになる。浮遊ゲートに記憶さ
れた情報を読み取っている間にも、第2制御ゲートを使
用して妨害を防ぐことができる。
【0032】第2制御ゲートは、ビット線(ソースとド
レイン)に平行であり、第1制御ゲートであるワード線
に垂直である。浮遊ゲートとセルは、第1制御ゲートと
第2制御ゲートが交叉する交点に置かれる。したがっ
て、第1制御ゲートと第2制御ゲートの電圧だけを変更
することによって、FNトンネリングを介してセルをプ
ログラムしたり、消去することができる。しかし、本発
明は、FNトンネリング応用例に制限されるものではな
く、ホット・チャネル・キャリヤ注入にも利用できる。
レイン)に平行であり、第1制御ゲートであるワード線
に垂直である。浮遊ゲートとセルは、第1制御ゲートと
第2制御ゲートが交叉する交点に置かれる。したがっ
て、第1制御ゲートと第2制御ゲートの電圧だけを変更
することによって、FNトンネリングを介してセルをプ
ログラムしたり、消去することができる。しかし、本発
明は、FNトンネリング応用例に制限されるものではな
く、ホット・チャネル・キャリヤ注入にも利用できる。
【0033】前述の説明は、本発明の例示にすぎないこ
とを理解されたい。当業者であれば、本発明から逸脱す
ることなくさまざまな代替案や修正を考案できる。した
がって、本発明は、請求の範囲に含まれるそのような代
替案、修正および変形のすべてを含むものである。
とを理解されたい。当業者であれば、本発明から逸脱す
ることなくさまざまな代替案や修正を考案できる。した
がって、本発明は、請求の範囲に含まれるそのような代
替案、修正および変形のすべてを含むものである。
【0034】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0035】(1)電気絶縁材料の第1層と、前記第1
層の上に設けられた、能動デバイスの隣接するソース領
域、チャネル領域およびドレイン領域を含む、半導体材
料の層と、前記半導体材料の層の前記チャネル領域の上
に設けられた浮遊ゲート要素と、前記浮遊ゲート要素の
上に設けられた第1制御ゲート要素と、前記電気絶縁材
料の第1層内に配置され、第2制御ゲート要素を提供す
るために前記チャネル領域の下に設けられた半導体領域
と、を含む、メモリ・アレイ用の二重制御ゲート・ラン
ダム・アクセス・メモリ・セル。 (2)前記第1層の上に横たわる前記半導体材料の層
が、前記ソース領域、チャネル領域およびドレイン領域
をもたらすために交番する導電率の別個の領域に区別さ
れ、前記メモリ・セル構造がさらに、前記半導体材料の
層と前記上に設けられた浮遊ゲート要素との間に配置さ
れた絶縁材料の層と、前記浮遊ゲート要素と前記上に横
たわる第1制御ゲート要素との間に配置された絶縁材料
の層とを含むことを特徴とする、上記(1)に記載の二
重制御ゲート・メモリ・セル。 (3)前記第1制御ゲートが、ポリシリコンのワード線
であることを特徴とする、上記(2)に記載の二重制御
ゲート・メモリ・セル。 (4)二重制御ゲート・ランダム・アクセス・メモリ構
造を製造する方法であって、絶縁体層上のシリコン層か
らなるSOI基板から、選択された部分を取り除き、ト
レンチ区域によって分離された前記シリコン層の残りの
部分を残すステップ1と、前記SOI基板の前記シリコ
ン層の前記残りの部分の間のトレンチ区域に酸化物を満
たして、前記SOI基板の前記絶縁体層上にシリコンと
酸化物の交番する部分の層を残し、前記シリコン部分
が、第1デバイス制御ゲート領域をもたらすようにする
ステップ2と、ステップ2で形成された前記交番するシ
リコンおよび酸化物の層の上に比較的薄い酸化物材料の
層を形成するステップ3と、ステップ3で形成された前
記酸化物層の上にシリコンの層を形成するステップ4
と、ステップ4で形成された前記シリコン層にドーパン
トを打ち込んでチャネルを形成するステップ5と、ステ
ップ5の前記シリコン層の上に酸化物材料の層を形成し
て、ゲート酸化物層を設けるステップ6と、前記ゲート
酸化物層上に別個のポリシリコン領域の層を形成し、パ
ターン形成して、ソース領域およびドレイン領域を形成
するステップ7と、前記ゲート酸化物およびチャネル領
域の上に絶縁材料の層とドーピングされたポリシリコン
の層とを形成して、二重ゲート・ランダム・アクセス・
メモリ・セルをもたらすため第2制御ゲート領域を設け
るステップ8とを含む、前記方法。 (5)前記ステップ1が、絶縁物層上のシリコンの層か
らなるSOI基板に二酸化珪素の層を成膜するステップ
と、ステップ1Aで成膜された前記二酸化珪素の層の上
に窒化物の層を成膜するステップと、前記絶縁物層から
前記窒化物層、二酸化珪素層およびシリコン層の選択さ
れた部分をマスキングし、エッチングし、取り除いて、
前記トレンチ区域によって離隔される前記絶縁物上の窒
化物、二酸化珪素およびシリコンの別個の部分の層を残
すステップと、前記残りのシリコン層から前記窒化物層
および二酸化珪素層を取り除くステップと、を含むこと
を特徴とする、上記(4)に記載の二重制御ゲート・ラ
ンダム・アクセス・メモリ構造を製造する方法。 (6)前記ステップ1の前記SOI基板の前記絶縁物層
上の前記シリコン層が、前記絶縁物層の底に前記シリコ
ンの層を成膜し、前記絶縁物層に孔を作り、熱を印加し
て前記シリコン層を前記絶縁物層の上に成長させること
によって形成されることを特徴とする、上記(4)に記
載の二重制御ゲート・ランダム・アクセス・メモリ構造
を製造する方法。 (7)前記ステップ4が、前記ステップ3で形成された
前記薄い酸化物層の上に研摩止めを成膜するステップ
と、前記薄い酸化物層と前記研摩止めとの上に前記シリ
コンの層を形成するステップと、前記シリコン層を前記
研摩止めまで機械研摩するステップとを含むことを特徴
とする、上記(4)に記載の二重制御ゲート・ランダム
・アクセス・メモリ構造を製造する方法。 (8)前記ステップ4で設けられる前記シリコンの層
が、前記SOI基板上から残っている前記シリコン部分
の上まで、前記ステップ3で形成された前記薄い酸化物
層に孔を作り、熱を印加して前記シリコンの層に前記シ
リコン部分から前記薄い酸化物の層の上に前記シリコン
の層を成長させることによって形成されることを特徴と
する、上記(4)に記載の二重制御ゲート・ランダム・
アクセス・メモリ構造を製造する方法。
層の上に設けられた、能動デバイスの隣接するソース領
域、チャネル領域およびドレイン領域を含む、半導体材
料の層と、前記半導体材料の層の前記チャネル領域の上
に設けられた浮遊ゲート要素と、前記浮遊ゲート要素の
上に設けられた第1制御ゲート要素と、前記電気絶縁材
料の第1層内に配置され、第2制御ゲート要素を提供す
るために前記チャネル領域の下に設けられた半導体領域
と、を含む、メモリ・アレイ用の二重制御ゲート・ラン
ダム・アクセス・メモリ・セル。 (2)前記第1層の上に横たわる前記半導体材料の層
が、前記ソース領域、チャネル領域およびドレイン領域
をもたらすために交番する導電率の別個の領域に区別さ
れ、前記メモリ・セル構造がさらに、前記半導体材料の
層と前記上に設けられた浮遊ゲート要素との間に配置さ
れた絶縁材料の層と、前記浮遊ゲート要素と前記上に横
たわる第1制御ゲート要素との間に配置された絶縁材料
の層とを含むことを特徴とする、上記(1)に記載の二
重制御ゲート・メモリ・セル。 (3)前記第1制御ゲートが、ポリシリコンのワード線
であることを特徴とする、上記(2)に記載の二重制御
ゲート・メモリ・セル。 (4)二重制御ゲート・ランダム・アクセス・メモリ構
造を製造する方法であって、絶縁体層上のシリコン層か
らなるSOI基板から、選択された部分を取り除き、ト
レンチ区域によって分離された前記シリコン層の残りの
部分を残すステップ1と、前記SOI基板の前記シリコ
ン層の前記残りの部分の間のトレンチ区域に酸化物を満
たして、前記SOI基板の前記絶縁体層上にシリコンと
酸化物の交番する部分の層を残し、前記シリコン部分
が、第1デバイス制御ゲート領域をもたらすようにする
ステップ2と、ステップ2で形成された前記交番するシ
リコンおよび酸化物の層の上に比較的薄い酸化物材料の
層を形成するステップ3と、ステップ3で形成された前
記酸化物層の上にシリコンの層を形成するステップ4
と、ステップ4で形成された前記シリコン層にドーパン
トを打ち込んでチャネルを形成するステップ5と、ステ
ップ5の前記シリコン層の上に酸化物材料の層を形成し
て、ゲート酸化物層を設けるステップ6と、前記ゲート
酸化物層上に別個のポリシリコン領域の層を形成し、パ
ターン形成して、ソース領域およびドレイン領域を形成
するステップ7と、前記ゲート酸化物およびチャネル領
域の上に絶縁材料の層とドーピングされたポリシリコン
の層とを形成して、二重ゲート・ランダム・アクセス・
メモリ・セルをもたらすため第2制御ゲート領域を設け
るステップ8とを含む、前記方法。 (5)前記ステップ1が、絶縁物層上のシリコンの層か
らなるSOI基板に二酸化珪素の層を成膜するステップ
と、ステップ1Aで成膜された前記二酸化珪素の層の上
に窒化物の層を成膜するステップと、前記絶縁物層から
前記窒化物層、二酸化珪素層およびシリコン層の選択さ
れた部分をマスキングし、エッチングし、取り除いて、
前記トレンチ区域によって離隔される前記絶縁物上の窒
化物、二酸化珪素およびシリコンの別個の部分の層を残
すステップと、前記残りのシリコン層から前記窒化物層
および二酸化珪素層を取り除くステップと、を含むこと
を特徴とする、上記(4)に記載の二重制御ゲート・ラ
ンダム・アクセス・メモリ構造を製造する方法。 (6)前記ステップ1の前記SOI基板の前記絶縁物層
上の前記シリコン層が、前記絶縁物層の底に前記シリコ
ンの層を成膜し、前記絶縁物層に孔を作り、熱を印加し
て前記シリコン層を前記絶縁物層の上に成長させること
によって形成されることを特徴とする、上記(4)に記
載の二重制御ゲート・ランダム・アクセス・メモリ構造
を製造する方法。 (7)前記ステップ4が、前記ステップ3で形成された
前記薄い酸化物層の上に研摩止めを成膜するステップ
と、前記薄い酸化物層と前記研摩止めとの上に前記シリ
コンの層を形成するステップと、前記シリコン層を前記
研摩止めまで機械研摩するステップとを含むことを特徴
とする、上記(4)に記載の二重制御ゲート・ランダム
・アクセス・メモリ構造を製造する方法。 (8)前記ステップ4で設けられる前記シリコンの層
が、前記SOI基板上から残っている前記シリコン部分
の上まで、前記ステップ3で形成された前記薄い酸化物
層に孔を作り、熱を印加して前記シリコンの層に前記シ
リコン部分から前記薄い酸化物の層の上に前記シリコン
の層を成長させることによって形成されることを特徴と
する、上記(4)に記載の二重制御ゲート・ランダム・
アクセス・メモリ構造を製造する方法。
【図1】SOI基板上の二重制御ゲート不揮発性ランダ
ム・アクセス半導体メモリ・セルの立面断面図である。
ム・アクセス半導体メモリ・セルの立面断面図である。
【図2】図1に示されたメモリ・セルの平面図である。
【図3】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図4】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図5】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図6】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図7】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図8】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図9】図1および図2のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図10】図1および図2のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの立面断面図であ
る。
さまざまな段階での、メモリ・セルの立面断面図であ
る。
【図11】図1および図2のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの平面図である。
さまざまな段階での、メモリ・セルの平面図である。
【図12】図1および図2のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの平面図である。
さまざまな段階での、メモリ・セルの平面図である。
10 シリコン層 12 酸化物層 14 第2制御ゲート 16 孔 18 酸化物層 20 窒化物層 22 フォトレジスト 24 酸化物 26 酸化物層 28 窒化物 30 酸化物 32 孔 34 導電チャネル 34−1 ソース 34−2 ドレイン 38 ゲート酸化物層 40 浮遊ゲート 42 ONO層 44 第1制御ゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベン・ソン・ウー アメリカ合衆国10598 ニューヨーク州 ヨークタウン・ハイツ ブレンダー・レ ーン 750 (58)調査した分野(Int.Cl.7,DB名) H01L 27/105 H01L 21/8247 H01L 29/786 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項1】電気絶縁材料の第1層と、 前記第1層の上に設けられた、能動デバイスの隣接する
ソース領域、チャネル領域およびドレイン領域を含む、
半導体材料の層と、 前記半導体材料の層の前記チャネル領域の上に設けられ
た浮遊ゲートと、 前記浮遊ゲートの上に設けられた第1制御ゲートと、 前記電気絶縁材料の第1層内に配置され、第2制御ゲー
トを提供するために前記チャネル領域の下に設けられた
半導体領域と、 を含む、メモリ・アレイ用の二重制御ゲート・ランダム
・アクセス・メモリ・セル。 - 【請求項2】前記第1層の上に設けられた前記半導体材
料の層が、前記ソース領域、チャネル領域およびドレイ
ン領域をもたらすために交番する導電型の別個の領域に
区別され、前記メモリ・セル構造がさらに、前記半導体
材料の層と前記浮遊ゲートとの間に配置された絶縁材料
の層と、前記浮遊ゲートと前記第1制御ゲートとの間に
配置された絶縁材料の層とを含むことを特徴とする、請
求項1に記載の二重制御ゲート・ランダム・アクセス・
メモリ・セル。 - 【請求項3】前記第1制御ゲートが、ポリシリコンのワ
ード線であることを特徴とする、請求項2に記載の二重
制御ゲート・ランダム・アクセス・メモリ・セル。 - 【請求項4】二重制御ゲート・ランダム・アクセス・メ
モリ・セル構造を製造する方法であって、 絶縁体層上のシリコン層からなるSOI基板から、選択
された部分を取り除き、トレンチ領域によって分離され
た前記シリコン層の残りの部分を残すステップ1と、 前記SOI基板の前記シリコン層の残りの部分の間のト
レンチ領域に酸化物を満たして、前記SOI基板の前記
絶縁体層上にシリコンと酸化物の交番する部分の層を残
し、前記シリコン部分が、第1デバイス制御ゲート領域
をもたらすようにするステップ2と、 ステップ2で形成された前記交番するシリコンおよび酸
化物の層の上に比較的薄い酸化物層材料の層を形成する
ステップ3と、 ステップ3で形成された前記酸化物層の上にシリコンの
層を形成するステップ4と、 ステップ4で形成された前記シリコン層にドーパントを
打ち込んでチャネルを形成するステップ5と、 ステップ5の前記シリコン層の上に酸化物材料の層を形
成して、ゲート酸化物層を設けるステップ6と、 前記ゲート酸化物層上に別個のポリシリコン領域の層を
形成し、パターン形成して、浮遊ゲート領域を形成する
ステップ7と、前記シリコン層にドーパントを打ち込んでソース領域お
よびドレイン領域を形成するステップ8と 、前記浮遊ゲート領域および浮遊ゲート領域で覆われてい
ないゲート酸化物層 の上に絶縁材料の層とドーピングさ
れたポリシリコンの層とを形成して、第2制御ゲート領
域を設けるステップ9とを含む、前記方法。 - 【請求項5】前記ステップ1が、 絶縁体層上のシリコン層からなるSOI基板に二酸化珪
素の層を形成するステップ1Aと、 ステップ1Aで形成された前記二酸化珪素の層の上に窒
化物の層を形成するステップと、 前記絶縁体層上から前記窒化物層、二酸化珪素層および
シリコン層の選択された部分をマスキングし、エッチン
グし、取り除いて、前記トレンチ領域によって離隔され
る前記絶縁体上の窒化物、二酸化珪素およびシリコンの
別個の部分の層を残すステップと、 前記残りのシリコン層上から前記窒化物層および二酸化
珪素層を取り除くステップと、 を含むことを特徴とする、請求項4に記載の二重制御ゲ
ート・ランダム・アクセス・メモリ・セル構造を製造す
る方法。 - 【請求項6】前記SOI基板の絶縁体層の下層に前記シ
リコン領域が形成されてなり、前記ステップ1の前記S
OI基板の前記絶縁体層上の前記シリコン層が、前記絶
縁体層に孔を作り、熱を印加して、前記孔の底に露出し
た前記シリコン領域から前記絶縁体層の上に前記シリコ
ン層を成長させることによって形成されることを特徴と
する、請求項4に記載の二重制御ゲート・ランダム・ア
クセス・メモリ・セル構造を製造する方法。 - 【請求項7】前記ステップ4が、前記ステップ3で形成
された前記薄い酸化物層の上に局所的に研摩止めを形成
するステップと、前記薄い酸化物層と前記研摩止めとの
上に前記シリコン層を形成するステップと、前記シリコ
ン層を前記研摩止めまで機械研摩するステップとを含む
ことを特徴とする、請求項4に記載の二重制御ゲート・
ランダム・アクセス・メモリ・セル構造を製造する方
法。 - 【請求項8】前記ステップ4で設けられる前記シリコン
層が、前記ステップ1で形成され前記SOI基板上に残
っている前記シリコン部分の上まで、前記ステップ3で
形成された前記薄い酸化物層に孔を作り、熱を印加し
て、前記孔の底に露出した前記シリコン層から前記薄い
酸化物の層の上に前記シリコンの層を成長させることに
よって形成されることを特徴とする、請求項4に記載の
二重制御ゲート・ランダム・アクセス・メモリ・セル構
造を製造する方法。
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