JP2714874B2 - 半導体不揮発性メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカートなどに用いられている半導体不
揮発性メモリに関する。

〔発明の概要〕

この発明は、選択ゲート電極を有するMIS（Metal-Ins
lator-Semiconductor）型半導体不揮発性メモリにおい
て、チャネル形成領域の上に電荷蓄積層を設け、チャネ
ル形成領域の下に選択ゲート電極を設けることにより高
速動作及び高集積密度を得られるようにしたものであ
る。

〔従来の技術〕

従来、第２図に示すようにＰ型シリコン基板11表面に
Ｎ⁺型のソース領域12とＮ⁺型のドレイン領域14を設け、
ソース領域12とドレイン領域14との間に選択ゲート絶縁
膜19を介して選択ゲート電極20と、ゲート絶縁膜15を介
して浮遊ゲート電極16を設け、前記ソース領域とドレイ
ン領域との間のコンダクタンスが選択ゲート電極20を浮
遊ゲート電極16とにより制御される半導体不揮発性メモ
リが知られている。

〔発明が解決しようとする課題〕

しかし、従来の半導体不揮発性メモリは、ソース領域
とドレイン領域との間に、選択ゲート電極と浮遊ゲート
電極とが電気的にも構造的にも直列に配置されているた
めに高集積化することが難しかった。また、メモリ情報
を読み出すときにおいては、浮遊ゲート電極を制御する
制御ゲート電極18の閾値電圧がデプレシッション状態の
場合、選択されたメモリの浮遊ゲート電極下の基板11の
表面に充電電荷が入るために、不必要な電荷が多くな
り、その結果、高速読み出しも難しかった。

そこで、この発明は従来のこのような欠点を解決する
ため、メモリのサイズが小さく、かつ、高速読み出しの
できる半導体不揮発性メモリを得ることを目的としてい
る。

〔課題を解決するための手段〕

上記問題点を解決するために、この発明は選択ゲート
電極と浮遊ゲート電極をソース領域とドレイン領域との
間に並列に配置することにより、高密度化と高速化を達
成できるようにした。

〔実施例〕

以下に、この発明の実施例を図面に基づいて説明す
る。

第１図において、絶縁基板１の表面にＮ⁺型ソース領
域２とＮ⁺型ドレイン領域４と、ソース領域２とドレイ
ン領域４との間ののチャネル形成領域３とから成るシリ
コン薄膜を形成する。チャネル形成領域３の下に選択ゲ
ート絶縁膜９を介して選択ゲート電極10を設け、チャネ
ル形成領域３の上にゲート絶縁膜５を介して浮遊ゲート
電極６を設け、さらに浮遊ゲート電極６の上に制御ゲー
ト絶縁膜７を介して制御ゲート電極８が設けられてい
る。浮遊ゲート電極６は全て絶縁膜で覆われており、そ
の電位は、制御ゲート電極８の電位によって制御され
る。また、チャネル形成領域の導電型は浮遊ゲート電極
６と選択ゲート電極10の電位によって制御される。一般
に、メモリを選択していない場合のチャネル形成領域３
のコンダクタンスを小さくしておく必要があるために、
形成時にはソース領域２及びドレイン領域４と逆導電型
のＰ型に形成する。また、チャネル形成領域３のコンダ
クタンスが浮遊ゲート電極６及び選択ゲート電極10の電
位によって両方から制御できるようにするために、チャ
ネル形成領域３の膜厚は、チャネル形成領域３が全て空
乏化できる程度以下に薄膜化されている必要がある。

次に、本発明の半導体不揮発性メモリの動作について
説明する。

まず、メモリ情報の読み出しは、ソース領域２を接地
し、制御ゲート電極８及び選択ゲート電極10に電源電圧
程度の高い電圧を印加し、ソース領域２とドレイン領域
４との間のコンダクタンスを検出する。即ち、ドレイン
領域４に負荷を介して電源電圧を印加すると、チャネル
形成領域３のコンダクタンスが大きい場合には、ドレイ
ン領域４の電位であるVoutは0V近くになり、逆にチャネ
ル形成領域のコンダクタンスが小さい場合には、ドレイ
ン領域４の電位Voutは電源電圧側の高い電位になる。チ
ャネル形成領域３のコンダクタンスは、浮遊ゲート電極
６の電荷量によって変化する。浮遊ゲート電極６に多く
の電子が注入されている場合は、コンダクタンスは小さ
く、逆に電子が少ない場合、コンダクタンスは大きくな
る。メモリが非選択の場合、選択ゲート電極10及び制御
ゲート電極８の電位を接地することにより、常に小さな
コンダクタンスにすることができる。従って、ドレイン
領域４に電圧が印加されていても、非選択のメモリのチ
ャネル形成領域３のコンダクタンスは小さく設定されて
いるために、不必要な電荷がチャネル形成領域３に注入
されない。この結果、高速な情報読み出しができる。浮
遊ゲート電極６の電位にかかわらず、チャネル形成領域
３のコンダクタンスが、非選択状態で小さい理由は、チ
ャネル形成領域３のコンダクタンスが選択ゲート電極10
によって制御されているためである。

次に、浮遊ゲート電極６へ電子を注入する書き込み動
作について説明する。

ソース領域２を接地し、ドレイン領域４にドレイン書
き込み電圧Ｖ_DP（例えば5V）を印加し、制御ゲート電極
８に制御ゲート書き込み電圧Ｖ_CGP（例えば10V）を印加
する。ドレイン領域４とチャネル形成領域３との間に多
くのホットキャリアが発生し、その一部が浮遊ゲート電
極６に注入される。いわゆるチャネル注入によって書き
込みされる。ソース領域２とドレイン領域４との間のチ
ャネル形成領域３を0.2μｍ程度にすることにより高速
で書き込みを行うことができる。また本発明の不揮発性
メモリにおいては、書き込み時に、チャネル形成領域３
が全て空乏化するために、浮遊ゲート電極６とチャネル
形成領域３との間の容量が非常に少ない。従って、浮遊
ゲート電極６と制御ゲート電極８との容量結合を小さな
面積で大きく形成することができ、その結果、さらに、
高速書き込みが可能になっている。

次に、浮遊ゲート電極６から電子を抜き取る消去動作
について説明する。

制御ゲート電極８を接地し、ソース領域２に消去電圧
Ｖ_SE（約10V）を印加し、浮遊ゲート電極６の中の電子
をソース領域２へゲート絶縁膜５を介してトンネル電流
により抜き取る。例えば、ゲート絶縁膜５は約100Å程
度に薄い酸化膜に形成すればよい。本発明の半導体不揮
発性メモリの場合、消去電圧を印加すると、チャネル形
成領域３の電位は浮いているために、ソース領域２とチ
ャネル形成領域３との間に接合リーク電流が流れにく
い。従って、昇圧回路による電圧に容易に消去できる。

表１に読み出し、書き込み及び消去の動作電圧を示し
た。

第３図は、本発明の半導体不揮発性メモリをアレイ状
に配置した場合の回路図である。ドレイン領域を接続し
てビット線に、制御ゲート電極及び選択ゲート電極を各
々接続してワード線にすることによって、任意のメモリ
を選択できる。

今まで説明した本発明の半導体不揮発性メモリは、電
荷蓄積層として、浮遊ゲート電極を用いた場合である
が、第４図は絶縁膜を用いた例である。即ち、チャネル
形成領域３の上にゲート絶縁膜35及びゲート電極38が形
成されている。ゲート絶縁膜35の中に電荷蓄積層として
窒化膜を設けてある。窒化膜に電荷を出し入れするに
は、ソース・ドレイン領域に対してゲート電極38に正及
び負の高い電圧を印加することによって行うことができ
る。

〔発明の効果〕

この発明は、以上説明したように絶縁基板上に非常に
薄いシリコン膜を設け、そのシリコン膜にチャネル形成
領域を設け、そのチャネル形成領域の電位をシリコン膜
の上方に形成した浮遊ゲート電極と下方に形成した選択
ゲート電極で制御することにより、構造的に小さくか
つ、高速読み出しを容易にする効果がある。

【図面の簡単な説明】

第１図はこの発明にかかる半導体不揮発性メモリの断面
図であり、第２図は従来の半導体不揮発性メモリの断面
図である。第３図は本発明の半導体不揮発性メモリアレ
イの回路図である。第４図は本発明の第２の実施例の半
導体不揮発性メモリの断面図である。 １……絶縁基板 ２……Ｎ⁺型ソース領域 ３……Ｎ⁺型ドレイン領域 ６……浮遊ゲート電極

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】基板上に設けられたシリコン半導体薄膜に
   お互いに間隔を置いて設けられた第１導電型のソース領
   域及びドレイン領域と、前記ソース領域とドレイン領域
   との間の前記半導体薄膜部分であるチャネル形成領域
   と、前記チャネル形成領域の上に酸化膜よりなる第１の
   ゲート絶縁膜を介して設けられた荷電蓄積層と、前記荷
   電蓄積層の上に制御ゲート絶縁膜を介して設けられた制
   御ゲート電極と、前記チャネル形成領域の下に第２のゲ
   ート絶縁膜を介して設けられた選択ゲート電極からなる
   半導体不揮発性メモリがアレイ状に複数配置された半導
   体不揮発性メモリアレイにおいて、前記ドレイン領域が
   ビットラインに接続し、前記制御ゲート電極がワードラ
   インに接続し、前記選択ゲート電極がワードラインに接
   続して構成されたことを特徴とする半導体不揮発性メモ
   リアレイ。