JP2500871B2 - 半導体不揮発性ｒａｍ - Google Patents

半導体不揮発性ｒａｍ

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JP2500871B2
JP2500871B2 JP3093654A JP9365491A JP2500871B2 JP 2500871 B2 JP2500871 B2 JP 2500871B2 JP 3093654 A JP3093654 A JP 3093654A JP 9365491 A JP9365491 A JP 9365491A JP 2500871 B2 JP2500871 B2 JP 2500871B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば不揮発性のＲ
ＡＭに係わるものであり、特に、ＲＡＭとしてＤＲＡＭ
セルを用い、不揮発性メモリとしてＥ2 ＰＲＯＭセルを
用い、両者を同一チップ上に混載した半導体不揮発性Ｒ
ＡＭに関する。
【０００２】
【従来の技術】図１２は、ＤＲＡＭセルとＥ2 ＰＲＯＭ
セルを混載した従来の不揮発性ＲＡＭの断面図を示すも
のであり、図１３はその等価回路を示すものである。
【０００３】トランジスタＴ１は、ワード線に相当する
セレクトゲートＳＧによって開閉され、ビット線に相当
するドレインＤ（ｎ＋）とＤＲＡＭセルの記憶ノードＮ
Ｐとを選択的に接続するものである。トランジスタＴ２
はトランジスタＴ１とＥ2 ＰＲＯＭセルを構成するトラ
ンジスタＴ３を接続するものである。
【０００４】トランジスタＴ１のソースに接続された記
憶ノードＮＰはコントロールゲートＣＧとともに、ＤＲ
ＡＭセルのキャパシタを構成している。コントロールゲ
ートＣＧは、ＤＲＡＭセルのプレート電極の役割をする
とともに、ＤＲＡＭセルからＥ2 ＰＲＯＭセルへのデー
タ転送（store)、およびＥ2 ＰＲＯＭセルからＤＲＡＭ
セルへのデータ転送（recall）の際にパルス駆動され
る。
【０００５】上記構成の不揮発性ＲＡＭは、通常のＤＲ
ＡＭとして動作する場合、トランジスタＴ２のリコール
ゲートＲＧ、コントロールゲートＣＧがともに接地さ
れ、コントロールゲートＣＧがプレート電極とされ、コ
ントロールゲートＣＧと記憶ノードＮＰ間の容量を記憶
容量として動作するスタック型のセルとなる。リコール
ゲートＲＧは接地されているため、ＤＲＡＭセルはＥ2
ＰＲＯＭセルとは分離されている。ＤＲＡＭとしての書
込み、読出し、リフレッシュ等の基本動作は、通常のＤ
ＲＡＭセルと全く同一である。
【０００６】次に、ＤＲＡＭセルの記憶情報をＥ2 ＰＲ
ＯＭセルへ転送するストアーモード（store mode）の場
合の動作について説明する。
【０００７】図１４に示すように、ストアーモードは２
つの過程（前半と後半）に分けられる。前半の過程で
は、“０”を記憶しているＤＲＡＭセルの情報をＥ2 Ｐ
ＲＯＭセルに書込むために、対応するＥ2 ＰＲＯＭセル
のフローティングゲートＦＧからエレクトロンを放出す
る消去（erase ）過程である。同図に示すように、この
場合、コントロールゲートＣＧは接地に、ソースＳは電
源Ｖｐにバイアスされるが、この間に２層のフローティ
ングノード、すなわち、記憶ノードＮＰとフローティン
グゲートＦＧが介在しており、これらはそれぞれ接地と
電源Ｖｐとの間で容量結合されている。
【０００８】“０”情報が記憶されたＤＲＡＭセルで
は、コントロールゲートＣＧと記憶ノードＮＰ間の記憶
容量には電荷が充電されておらず、“１”情報が記憶さ
れたＤＲＡＭセルでは、“＋”電荷が充電されている。
したがって、コントロールゲートＣＧは接地電位、ソー
スＳはＶｐにバイアスされた状態であり、ＤＲＡＭセル
“１”ではフローティングゲートＦＧとソースＳの間の
薄いトンネル酸化膜にかかる電界強度は弱く、ＤＲＡＭ
セル“０”では強くなるため、後者のＥ2 ＰＲＯＭセル
のみでＦ−Ｎ電流が流れ、エレクトロンの放出（消去）
が行われる。
【０００９】次に、ストアーモードの後半の過程では、
“１”を記憶しているＤＲＡＭセルの情報をＥ2 ＰＲＯ
Ｍセルに書込むため、対応するＥ2 ＰＲＯＭセルのフロ
ーティングゲートＦＧにエレクトロンを注入するプログ
ラム（program ）過程である。図１４に示すように、こ
の場合はコントロールゲートＣＧが電圧Ｖｐ、ソースＳ
が接地電位にバイアスされ、フローティングゲートＦＧ
とソースＳの間のトンネル酸化膜にかかる電界はＤＲＡ
Ｍ“０”で弱く、ＤＲＡＭ“１”で強くなり、後者のＥ
2 ＰＲＯＭセルのみで、消去の場合とは逆方向にＦ−Ｎ
電流が流れ、フローティングゲートＦＧにエレクトロン
が注入されて、プログラムされる。
【００１０】次に、Ｅ2 ＰＲＯＭセルの記憶情報をＤＲ
ＡＭセルに転送するリコールモード（recall mode)につ
いて、図１５を参照して説明する。
【００１１】先ず、ドレインＤ＝５Ｖ、セレクトゲート
ＳＧ＝８Ｖとし、全てのＤＲＡＭセルに“１”を書込
む。この後、リコールゲートＲＧを８Ｖとすると、
“０”を記憶したＥ2 ＰＲＯＭセルのトランジスタの閾
値は低くなるため、デプレションモード（depletion mo
de）となり、“１”を記憶したＥ2 ＰＲＯＭセルのトラ
ンジスタは閾値が高くエンハンスモード(enhance mode
）となる。このため、“０”を記憶したＥ2 ＰＲＯＭ
セルに接続されたＤＲＡＭセルの“１”として書込まれ
た電荷のみがリコールゲートＲＧトランジスタ、Ｅ2 Ｐ
ＲＯＭトランジスタを経て接地されたソース端子へ放電
される。また、“１”が記憶されたＥ2 ＰＲＯＭに接続
されたＤＲＡＭセルの“１”としての書込み電荷は放電
されずに残る。したがって、Ｅ2 ＰＲＯＭに記憶された
情報がＤＲＡＭセルに転送されたこととなる。
【００１２】
【発明が解決しようとする課題】ところで、上記従来の
不揮発性ＲＡＭセルは、ＤＲＡＭセルとＥ2 ＰＲＯＭセ
ルとを効果的に混載したセルであるが、図１２から明ら
かなように、３つのトランジスタＴ１，Ｔ２，Ｔ３が平
面的に配置されている。このため、セルの占有面積は通
常のＤＲＡＭセルないしはＥ2 ＰＲＯＭセルに比べて大
幅に大きくならざるを得ない。
【００１３】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、ＤＲＡＭ
セルとＥ2 ＰＲＯＭセルとを効果的に混載することがで
き、しかも、セルの占有面積を通常のＤＲＡＭセルある
いはＥ2 ＰＲＯＭセルとほぼ同等とすることが可能な半
導体不揮発性ＲＡＭを提供しようとするものである。
【００１４】
【課題を解決するための手段】すなわち、この発明は、
上記課題を解決するため、第１のトランジスタおよびこ
の第１のトランジスタに接続され、情報を記憶する記憶
領域を有するダイナミックＲＡＭセルと、一部が前記ダ
イナミックＲＡＭセルの記憶領域に記憶された情報に応
じて導通制御されるチャネル領域を有し、この領域を介
して前記第１のトランジスタに接続される第２のトラン
ジスタを有するＥ2 ＰＲＯＭセルとを設けている。
【００１５】また、ダイナミックＲＡＭセルの記憶領域
の一部は、前記Ｅ2 ＰＲＯＭセルのフローティングゲー
トの上層部に延出されており、他の部分は前記ダイナミ
ックＲＡＭセルの記憶領域に記憶された情報に応じて導
通制御されるチャネル領域と対応され、このチャネル領
域は、前記Ｅ2 ＰＲＯＭセルのフローティングゲートに
対応したチャネル領域と自己整合的に連続的に設けられ
ている。
【００１６】さらに、この発明は、第１、第２の拡散層
およびこれら拡散層の相互間に設けられたチャネル領域
に対応して設けられたゲートを有し、前記第１の拡散層
がビット線に接続され、前記ゲートがワード線に接続さ
れた第１のトランジスタ、およびこの第１のトランジス
タの前記第２の拡散層に接続され、情報を記憶する記憶
ノードを有するダイナミックＲＡＭセルと、前記第１の
トランジスタの第２の拡散層および第３の拡散層と、こ
の第３の拡散層にトンネル酸化膜を介在して設けられた
フローティングゲートと、このフローティングゲートの
上方に前記記憶ノードとともにダイナミックＲＡＭセル
のキャパシタを構成するコントロールゲートを有し、前
記記憶ノードの一部は、前記コントロールゲートとフロ
ーティングゲートの相互間で、フローティングゲートの
上層部に延出され、前記記憶ノードの他の部分は前記フ
ローティングゲートとともに、第２、第３の拡散層の相
互間に位置するチャネル領域と対応された第２のトラン
ジスタを有するＥ2 ＰＲＯＭセルとを設けている。
【００１７】
【作用】この発明は、Ｅ2 ＰＲＯＭセルを構成する第２
のトランジスタのチャネル領域の一部を、ダイナミック
ＲＡＭセルの記憶領域に記憶された情報に応じて導通制
御し、このチャネル領域を介してダイナミックＲＡＭセ
ルを構成する第１のトランジスタとＥ2 ＰＲＯＭセルを
構成する第２のトランジスタとを接続している。しか
も、ダイナミックＲＡＭセルの記憶領域を構成する記憶
ノードの一部をＥ2 ＰＲＯＭセルのフローティングゲー
トの上方へ延出し、Ｅ2 ＰＲＯＭセルのチャネル領域の
うち、記憶ノードの他の部分に対応するチャネル領域と
フローティングゲートに対応するチャネル領域とを自己
整合的に連続して形成している。したがって、ダイナミ
ックＲＡＭセルとＥ2 ＰＲＯＭセルを効果的に接続する
ことができ、セルの占有面積を従来に比べて減少するこ
とができる。
【００１８】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。
【００１９】図１は、この発明の構成を示す断面図であ
り、図２は図１の等価回路を示すものである。図１、図
２において、同一部分には同一符号を付す。
【００２０】半導体基板１の内部には、ＤＲＡＭセルの
アクセストランジスタＴ１を構成するドレインＤ、ソー
スＳとしてのｎ＋拡散層、およびＥ2 ＰＲＯＭセルのト
ランジスタＴ２を構成するソースＳとしてのｎ＋拡散層
が所定間隔離間して設けられている。前記ＤＲＡＭセル
を構成するソースＳとしてのｎ＋拡散層はＥ2 ＰＲＯＭ
セルのドレインＤを兼ねている。
【００２１】前記アクセストランジスタＴ１のセレクト
ゲートＳＧは、半導体基板１上に絶縁層を介在して設け
られ、このセレクトゲートＳＧはワード線ＷＬに接続さ
れている。また、アクセストランジスタＴ１のドレイン
Ｄはビット線ＢＬに接続されている。さらに、ＤＲＡＭ
セルの記憶容量は、トランジスタＴ１のソースＳに接続
された記憶ノードＮＰと、この記憶ノードＮＰの上部に
絶縁膜を介在して配置されたプレート電極としてのコン
トロールゲートＣＧとの間に形成される。
【００２２】Ｅ2 ＰＲＯＭセルにおいて、トランジスタ
Ｔ２のソースＳの上には薄いトンネル酸化膜ＴＯが設け
られ、このトンネル酸化膜ＴＯの上にはフローティング
ゲートＦＧが設けられている。このフローティングゲー
トＦＧ上には絶縁層が設けられ、この絶縁層の上には前
記ＤＲＡＭセルの記憶ノードＮＰが設けられている。こ
の記憶ノードＮＰの上には絶縁層が設けられ、この絶縁
層の上にはコントロールゲートＣＧが設けられている。
このコントロールゲートＣＧの上には絶縁層が設けら
れ、この絶縁層の上には前記ビット線ＢＬが設けられて
いる。
【００２３】また、前記フローティングゲートＦＧの一
部はトランジスタＴ２のソース、ドレインの中間部に延
出されている。さらに、前記記憶ノードＮＰのうち、フ
ローティングゲートＦＧと重なっていない低層部分ＮＰ
１は、前記トランジスタＴ２のソース、ドレインの中間
部に位置され、且つ、前記半導体基板１の表面からの距
離は前記フローティングゲートＦＧの延出部ＦＧ１と同
一とされている。これら低層部分ＮＰ１と前記半導体基
板１との相互間、およびフローティングゲートＦＧの延
出部ＦＧ１と前記半導体基板１との相互間には絶縁層が
設けられている。トランジスタＴ２のソース、ドレイン
相互間のチャネルＣＨはフローティングゲートＦＧの延
出部ＦＧ１によって制御される部分と、記憶ノードＮＰ
の低層部分ＮＰ１によって制御される部分とを自己整合
的に連続的に形成することができるため、フローティン
グゲートＦＧと記憶ノードＮＰとの間の結合容量を大き
く保つことができ、しかも、セルの占有面積を減少する
ことができる。
【００２４】上記構成において、動作について図３乃至
図５を参照して説明する。
【００２５】不揮発性ＲＡＭの動作は、前述したように
ＤＲＡＭセルに記憶されている情報をＥ2 ＰＲＯＭセル
へ転送して書込むストアモードと、Ｅ2 ＰＲＯＭセルの
記憶情報をＤＲＡＭセルに転送するリコールモード、お
よび通常のＤＲＡＭとしての動作の３つに分けられる。
【００２６】ＤＲＡＭセルに記憶されている情報をＥ2
ＰＲＯＭセルへ転送するということは、ＤＲＡＭセルに
記憶されている“１”あるいは“０”の情報に対応し
て、Ｅ2 ＰＲＯＭセルのフローティングゲートＦＧから
エレクトロンを放出する消去動作、あるいはフローティ
ングゲートＦＧにエレクトロンを注入するプログラム動
作を行うことである。この発明のセルでは、以下の動作
によって、ＤＲＡＭセルに記憶されている情報がＥ2 Ｐ
ＲＯＭセルへ転送される。
【００２７】先ず、ＤＲＡＭセルに記憶されている情報
がビット線ＢＬに読出される。すなわち、ビット線ＢＬ
が初期電圧にイニシャライズされ、セレクトゲートＳＧ
によって一群のセルを選択し、この選択されたセルから
ビット線ＢＬに微小信号が読出される。この読出された
微小信号は、図示せぬセンスアンプによって増幅され
る。
【００２８】この後、セレクトゲートＳＧが閉じられ、
コントロールゲートＣＧが、例えば１２Ｖの高電位（以
下、この高電位をＶｐと称す）とされる。この時、それ
まで電源Ｖcc（５Ｖ）に保持されていたトランジスタＴ
２のソースＳが接地電位ＧＮＤに下げられる。図３
（ａ）はこの状態を示している。この場合、コントロー
ルゲートＣＧが高電位Ｖｐとなているため、コントロー
ルゲートＣＧと容量結合されている記憶ノードＮＰも昇
圧され、さらに、記憶ノードＮＰと容量結合されている
フローティングゲートＦＧも昇圧される。
【００２９】一方、トランジスタＴ２のソースＳは接地
電位とされているため、トンネル酸化膜ＴＯにはソース
ＳからフローティングゲートＦＧにエレクトロンが注入
される方向に電界が生ずる。この時、記憶ノードＮＰに
電荷が蓄積されていない“０”記憶状態で、エレクトロ
ンが注入されるようにしておけば、図３（ｂ）に示す
“１”が記憶されたセルでは、さらに、トンネル酸化膜
ＴＯに加わる電界が強まるが、Ｅ2 ＰＲＯＭセルのトラ
ンジスタＴ２がオン状態となるため、記憶ノードＮＰに
蓄積された電荷は、破線で示すごとく、ソースＳに放電
され、“０”が記憶されたセルと同様に、フローティン
グゲートＦＧにエレクトロンが注入された状態となる。
つまり、ＤＲＡＭセルに記憶されている“１”または
“０”の情報とは無関係に、先ず、フローティングゲー
トＦＧにエレクトロンが注入され、プログラムされる。
【００３０】次に、ビット線ＢＬに読出されていたＤＲ
ＡＭセルの記憶情報を、再びＤＲＡＭセルに書込んだ
後、“０”が記憶されるセルのみエレクトロンが消去さ
れる。すなわち、図５に示すように、再びトランジスタ
Ｔ２のソースＳをＶccとし、コントロールゲートＣＧを
接地電位ＧＮＤに戻した後、セレクトゲートＳＧが開け
られる。つまり、ビット線ＢＬに読出されていたＤＲＡ
Ｍセルの記憶情報が、再びＤＲＡＭセルに書込まれる。
この後、トランジスタＴ２のソースＳを高電位Ｖｐとす
ると、記憶ノードＮＰに電荷が蓄積されていない、つま
り“０”が記憶されたＥ2 ＰＲＯＭセルのトンネル酸化
膜ＴＯにエレクトロンを放出する方向に強い電界が加わ
る。また、“１”が記憶されたＥ2 ＰＲＯＭセルでは、
記憶ノードＮＰとコントロールゲートＣＧの間に正電荷
が蓄積されているため、トンネル酸化膜ＴＯに加わる電
界が弱く、エレクトロンは放出されない。この時、
“０”が記憶されるセルでは、記憶ノードＮＰの低層部
分ＮＰ１をゲートとするチャネル部分がカットオフとさ
れているため、高電位Ｖｐが加わっているソースＳから
電荷が記憶ノードＮＰに流れ込むことはない。したがっ
て、最終的には、“０”が記憶されたセルでは、フロー
ティングゲートＦＧにエレクトロンが捕獲されておら
ず、Ｅ2 ＰＲＯＭセルのトランジスタＴ２の閾値は低く
なるが、“１”が記憶されたセルは、フローティングゲ
ートＦＧにエレクトロンが捕獲されているため、トラン
ジスタＴ２の閾値は高くなる。
【００３１】なお、前記“０”が記憶されるセルにおい
て、記憶ノードＮＰの低層部分ＮＰ１をゲートとするチ
ャネル部分がカットオフとされ、高電位Ｖｐが加わって
いるソースＳから記憶ノードＮＰに電荷の流れ込みを阻
止する動作は、通常のＤＲＡＭ動作時にＥ2 ＰＲＯＭセ
ルの影響を受けないように、ＤＲＡＭセルとＥ2 ＰＲＯ
Ｍセルとを分離する場合と同様である。通常のＤＲＡＭ
動作については後述する。
【００３２】次に、図６乃至図８を参照して、Ｅ2 ＰＲ
ＯＭセルからＤＲＡＭセルに情報を取出すリコールモー
ドの動作について説明する。
【００３３】先ず、トランジスタＴ１のドレインＤ（ビ
ット線ＢＬ）が電位Ｖccとされるとともに、セレクトゲ
ートＳＧが電位Ｖccとされ、一群のＤＲＡＭセルが選択
される。この選択されたＤＲＡＭセルに全て“１”情報
が書込まれる。この後、トランジスタＴ１のドレインＤ
およびセレクトゲートＳＧが共に接地電位に戻され、こ
の状態で、トランジスタＴ２のソースＳを接地電位に下
げると、フローティングゲートＦＧにエレクトロンが捕
獲されておらず、閾値が低くなっている（デプレション
タイプ：depletion type）のトランジスタＴ２のみがオ
ンとなる。したがって、図６に示すように、“０”が記
憶されているセルのみ、ＤＲＡＭセルの容量に充電され
た正電荷がトランジスタＴ２のソースに放電されてＤＲ
ＡＭセルの記憶情報が“０”に変更される。また、図７
に示すように、“１”が記憶されているセルでは、ＤＲ
ＡＭセルの容量に充電された正電荷が放電が放電されな
いため、ＤＲＡＭセルの記憶情報が“１”のまま保持さ
れる。つまり、Ｅ2 ＰＲＯＭセルからＤＲＡＭセルへ情
報が転送されたこととなる。その後、トランジスタＴ２
のソースＳが電位Ｖccとされ、Ｅ2 ＰＲＯＭセルとＤＲ
ＡＭセルは電気的に分離される。
【００３４】次に、通常のＤＲＡＭ動作について、図９
を参照して説明する。
【００３５】同図に示すごとく、トランジスタＴ２のソ
ースＳを電位Ｖccとすることにより、ＤＲＡＭセルに記
憶された情報、あるいはＥ2 ＰＲＯＭセルに記憶された
情報の如何に係わらず、ＤＲＡＭセルとＥ2 ＰＲＯＭセ
ルは電気的に分離される。
【００３６】図１０は従来の不揮発性ＲＡＭセルの平面
図を示すものであり、図１１はこの実施例の不揮発性Ｒ
ＡＭセルの平面図を示すものである。図１０、図１１に
おいて、コントロールゲートＣＧは図示していない。
【００３７】この実施例の場合、従来のリコールゲート
ＲＧを除去することができ、さらに、Ｅ2 ＰＲＯＭを構
成するトランジスタＴ２のフローティングゲートＦＧの
延出部ＦＧ１によって制御される部分と、記憶ノードＮ
Ｐの低層部分ＮＰ１によって制御される部分とを自己整
合的に作ることができる。したがって、セルの占有面積
を従来の約８７％とすることができ、従来に比べて集積
度を向上することができる。
【００３８】尚、この発明は上記実施例に限定されるも
のではなく、発明の要旨を変えない範囲において、種々
変形実施可能なことは勿論である。
【００３９】
【発明の効果】以上詳述したようにこの発明によれば、
ＤＲＡＭセルとＥ2 ＰＲＯＭセルとを効果的に混載する
ことができ、しかも、セルの占有面積を通常のＤＲＡＭ
セルあるいはＥ2 ＰＲＯＭセルとほぼ同等とすることが
可能な半導体不揮発性ＲＡＭを提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例を示す側断面図。
【図２】図１の等価回路図。
【図３】図１、図２の消去、プログラム動作を説明する
ために示す図。
【図４】図１、図２の消去、プログラム動作を説明する
ために示す図。
【図５】図１、図２の消去、プログラム動作を説明する
ために示す波形図。
【図６】図１、図２のリコール動作を説明するために示
す図。
【図７】図１、図２のリコール動作を説明するために示
す図。
【図８】図１、図２のリコール動作を説明するために示
す波形図。
【図９】図１、図２のＤＲＡＭ動作を説明するために示
す等価回路図。
【図１０】従来の半導体不揮発性ＲＡＭの要部のパター
ン平面図。
【図１１】この発明の半導体不揮発性ＲＡＭの要部のパ
ターン平面図。
【図１２】従来の半導体不揮発性ＲＡＭの側断面図。
【図１３】図１２の等価回路図。
【図１４】図１２、図１３の消去、プログラム動作を説
明するために示す波形図。
【図１５】図１２、図１３のリコール動作を説明するた
めに示す波形図。
【符号の説明】
１…半導体基板、Ｔ１…ＤＲＡＭセルを構成するトラン
ジスタ、Ｔ２…Ｅ2 ＰＲＯＭセルを構成するトランジス
タ、ＳＧ…セレクトゲート、ＦＧ…フローティングゲー
ト、ＮＰ…記憶ノード、ＣＧ…コントロールゲート。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１のトランジスタおよびこの第１のト
    ランジスタに接続され、情報を記憶する記憶領域を有す
    るダイナミックＲＡＭセルと、一部が前記ダイナミック
    ＲＡＭセルの記憶領域に記憶された情報に応じて導通制
    御されるチャネル領域を有し、この領域を介して前記第
    １のトランジスタに接続される第２のトランジスタを有
    するＥ2 ＰＲＯＭセルと、を具備したことを特徴とする
    半導体不揮発性ＲＡＭ。
  2. 【請求項２】 前記ダイナミックＲＡＭセルの記憶領域
    の一部は、前記Ｅ2 ＰＲＯＭセルのフローティングゲー
    トの上層部に延出されており、他の部分は前記ダイナミ
    ックＲＡＭセルの記憶領域に記憶された情報に応じて導
    通制御されるチャネル領域と対応され、このチャネル領
    域は、前記Ｅ2 ＰＲＯＭセルのフローティングゲートに
    対応したチャネル領域と自己整合的に連続的に設けられ
    ていることを特徴とする請求項１記載の半導体不揮発性
    ＲＡＭ。
  3. 【請求項３】 第１、第２の拡散層およびこれら拡散層
    の相互間に設けられたチャネル領域に対応して設けられ
    たゲートを有し、前記第１の拡散層がビット線に接続さ
    れ、前記ゲートがワード線に接続された第１のトランジ
    スタ、およびこの第１のトランジスタの前記第２の拡散
    層に接続され、情報を記憶する記憶ノードを有するダイ
    ナミックＲＡＭセルと、前記第１のトランジスタの第２
    の拡散層および第３の拡散層と、この第３の拡散層にト
    ンネル酸化膜を介在して設けられたフローティングゲー
    トと、このフローティングゲートの上方に前記記憶ノー
    ドとともにダイナミックＲＡＭセルのキャパシタを構成
    するコントロールゲートを有し、前記記憶ノードの一部
    は、前記コントロールゲートとフローティングゲートの
    相互間で、フローティングゲートの上層部に延出され、
    前記記憶ノードの他の部分は前記フローティングゲート
    とともに、第２、第３の拡散層の相互間に位置するチャ
    ネル領域と対応された第２のトランジスタを有するＥ2
    ＰＲＯＭセルと、を具備したことを特徴とする半導体不
    揮発性ＲＡＭ。
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