JPS58115691A - 単一トランジスタを有した電気的に消去可能なプログラマブルリ−ドオンリメモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 この発明は各メモリセルが可変しきい値電圧メタルオキ
サイド半導体（ＶＴＶＭＯ８）から成る電気的に消去可
能なプログラマブルリードオンリツ メモリ（ＥＦＲＯＭ　）に関する。

背景技術 電気的に消去可能なプログラマブルリードオンリメモリ
（ＥＥＰＲＯＭ　）は可変しきい値電圧メタルオキサイ
ド半導体（ＶＴＶＭＯ８）電界効果トランジスタ（ＦＥ
Ｔ　）の出現によシ実用的になりだ。

前記ＶＴＶＭＯ８ＦＥＴは例えばエリヤホウ・ハラリ（
Ｅ１％ｙａｈｏｕ　Ｈａｒａｌｉ　）に付与され、この
出願の譲受人に譲渡された米国特許第４，１１５，９１
４″電気的に消去可能な不揮発性半導体メモリ“に記載
されている。一般的には、ＶＴＶＭＯ８ＦＥＴはソース
、ドレインおよびその上に形成された制御ｒ−）および
前記制御電極の下であり前記ソースおよび少くともソー
ス−ドレインチャンネルの一部の上に形成されたＩリシ
リコンフローティングｆ−）を有している。前記ポリシ
リコンフローティングｅ−）下の誘電体絶縁層は前記絶
縁層の上に１００オングストローム程度の厚みの薄い１
トンネル”領域を有している。

従来技術において良く知られていることだが、ソースと
フローティングポリシリコンｆ　−）　トの間の誘電体
絶縁層の薄い領域を介して電子をトンネルさせることに
よりそのようなＶＴＶＭＯ８のアレイから成るメモリに
永久にデータを格納することができる。ソースとフ冒−
ティ／グｒ−ト間のそのような電子のトンネルはフロー
テ１　　　イングｆ−）上の電荷を変化させ・その結果
ＶＴＶＭＯ８ＦＥＴのしきい値電圧を変化させる。

従来技術における１つの問題は過度の電子が不揮発性の
格納中すなわち書込み動作中にフローティングゲートと
ソース間をトンネルすると、ＶＴＶＭ０８　ＦＥＴ　（
７）しきい値電圧は、ＶＴＶＭＯ８ＦＥＴがメモリの通
常動作中にオフ状態になることができなくなる程度に減
少してしまう０例えばｎチャンネルＶＴＶＭＯ８ＦＥＴ
では、電子はフローティング４リシリコンｆｆ−）から
ソースに、ポリシリコンゲートが大量の正電荷を得る程
に多量にトンネルする。正電荷が十分な場合、（制御ｆ
−）の電圧を可変することによシ測定されるような）ｎ
チャンネルＶＴＶＭＯ８ＦＥＴのしきい値電圧は＋ＩＩ
ルトの通常のしきい値から−１，５力ルト程度の負電圧
に迄減少する。そのようなメモリのプレイの動作電圧は
一般には＋５がルト（オン状態に対して）および０−ル
ト（オフ状態に対して）の間で変化し、０メルトは上述
した過度に帯電されたＶＴＶＭＯ８ＦＥＴ’をオフ状態
にするには不十分である。

従ってＶＴＶＭＯ８）ランジスタは“選択されない状態
”にはなシ得ず、同じ出力ノードを共有するメモリのあ
る選択されたメモリセルから読出されたデータを歪ませ
ることになる。

この解決方法の１つとしてはフローティング／　ＩＪシ
リコンダートの過度の帯電を防止するように印加される
書込み電圧を制御することである。この解決策の欠点は
７０−テインググートとソース間の電子トンネル電流を
制御することが困難なことである。従って誉込みステッ
プ中に７０−チイング？−）の過度の帯電を防止する試
みは非実用的である。

より実用的な解決方法としてはセル内のＶＴＶＭＯ８Ｆ
ＥＴの選択を制御する単一制御ダートを有した直列に接
続されたアドレス用電界効果トランゾスタを各メモリセ
ルに付加することである。しかし各メモリセルに余分な
トラン・ゾスタを付加するとメモリアレイの密度を高め
ることができず、又アクセスタイムも増大し、共に欠点
となる。

発明の概要 この発明は上述し九ノ・ラリ特許で開示された型のＶＴ
Ｖ）％０８　ＦＥＴのアレイから成るＩＪＰＲＯＭであ
る。

各メモリセルは単一のＶＴＶＭＯ８）ランジスタで構成
され、メモリセルには余分なアドレス用トランジスタを
必要としない。この発明のＩＫＦＲＯＭは１つのフロー
ティングｆ−）が空乏状態になったｂあるいは電荷が過
剰になりても、未選択のＶＴＶＭＯ８からのにせデータ
の読出しを防止する。

過度に欠乏したＶＴＶＭＯ８ＦＥＴは未選択のＶＴＶＭ
Ｏ８ＦＥＴ上の制御電極に大きな負電圧（−５？ル）１
１度）をかけることによりメモリからのデータ読出しが
歪まないように防止されている。この大きな負電圧は７
ａ−ティングダートの電荷が過剰になってもソース−ド
レインチャンネル電流をオフ状態にするのに十分である
。従ってＫせの読出しデータを防止するために特別のア
ドレス用トランジスタを必要としない。プレイ中のソー
ス又はドレインｐｎ接合のいずれも書込み動作および消
去動作中に順方向にバイアス不可能である。これはこの
発明のコンプリメンタリ構造によシ防止できる。すなわ
ちＶＴＶＭＯ８ＦＥＴが第１の導電型を有し、前記第１
の導電型の基板に第２の導電型の井戸領域が形成されて
いる。この構造は読出し、書込み又は消去中にソースル
ｍ接合又はドレインデコーダのいずれも順方向ｔ４イア
スがかかるのを防止するように井戸領域の４テンシヤル
を変化させる手段を有している。

従ってこの発明は上述したコリゾリメンタリマイクロエ
レクトロニクス構造を製造するステップ、上述したよう
に動作させるステップとで構成される情報格納方法を有
している。

以下この発明の一実施例につき図面を参照して説明する
。

第１図を参照すると、この発明の新規なＥＥＦＲＯＭは
半導体基板５上に形成され、行および列に組織されたｎ
チャンネルＶＴＶＭＯ８ＦＩＴ　ｚ　ｏから成り、基板
５上のｐ型井戸１１に形成される。

各ＶＴＶＭＯ８ＦＥＴ　１０はダートデコーダ１２．ソ
ースデコーダ１４およびドレインデコーダ１６で制御さ
れ、各デコーダは基板５に形成されている。各ＶＴＶＭ
Ｏ８ＦＩＴ　１０は第２図に図示した型テありエリャホ
ウハラリに付与され、この出願の譲受人に譲渡された米
国特許第４，１１５，９１４に記載され丸型である。第
２図のＶＴＶＭＯ！Ｉ　）ランジスタ１０はソース拡散
層１０ｍおよびドレイン拡散層１０ｂを有し、これらの
拡散はｎＪ］であり同一列の他のＶＴＶＭＯ８と共有さ
れる。フローティングポリシリコンダート１０ｅはノー
ス−ドレインチャンネル上の薄い（ｒ　−）オキサイド
）領域１０ｄと、ソース拡散１０ａと７０−チイングポ
リシリコンｙ−１ｐｘｏｅ間を電子がトンネルすること
のできる、ソース拡散１０ａ上の極めて薄い領域１０・
を有した誘電体膚により、基板５と絶縁される。金属制
御ｆｆ−）１０ｇはフローティング？’　−）　１０　
ｃの上にあり他の薄層から絶縁されている。

ｆ−）デコーダ１２は同じ行のＶＴＶＭＯ８）　ｊンジ
スタによって分割される各制御ゲートに接続される。こ
のソースデコーダ１４は同じ行のＶＴＶＭＯ８）ランジ
スタによりて分割されるソース拡散に接続され、他方ド
レインデコーダ１６は同じ列のＶＴＶＭＯ８）ランジス
タによって分割されるドレイン拡散１０ｂＫ接続される
。

井戸制御回路２４は読取り、書込みおよび消去中に井戸
１１のＩテンシャルを制御するのでソース１０ａ又はド
レイン１０ｂは井戸１１に対して順方向バイアスがかか
らない。

読出し この発明のメモリからデータを読出す方法は第１図に示
される。特定の行および列のＶＴＶＭＯ８ＦＥＴ　１　
ｏは以下のようにしてプレイ中のその他のすべてＶＴＶ
ＭＯ８ＦＥＴを除外して続出しのために選択し得る。ｒ
−）デコーダ１２は＋５デルトが、選択されたＶＴＶＭ
Ｏ８ＦＥＴ　１０が存在する選択行の制御？’−ト１０
ｇに印加する。同様にダートデコーダ１２は連続して一
５ゲルトを他のすべての行のＶＴＶＭＯ８ＦＥＴの制御
ダートに印加する。ソースデコーダ１４はすべてのソー
ス拡散１０＆に対して０ゲルトを維持する。ドレインデ
コーダは選択された列（選択されたＶＴＶＭＯ８ＦＩＴ
　１　ｏが存在する）のドレイン拡散１０ｂを検出増幅
器２０に接続する。これらの動作はすべて次のテーブル
に帳表され′Ｉｅ、２つのステップで行われる。

表　　１ ｆ−）デコーダ　選択グー）　　　　　−５−ルト　　
＋５メルト未選択ゲート　　　　−５ゲルト　　　−５
ポルトド■ン門トダ　選択ドレイン　　＋５ゲルト　　
検出増幅器へ未選択ドレイン　　＋５ゴルト　　未使用
ソースデコーダ　全ソース　　　　　０メルト　　　　
０がルト井戸制御回路　井戸　　　　　　Ｏｌシルト　
　０？ルト基板　　　　　　＋５がルト　　＋５ゲルト
表１に示される如く、読出し動作は、すべてのドレイン
拡散１０ｂが初めに＋５メルトにプリチャージれ、他方
プレイ中の全トランジスタは全ダート電圧をソース電圧
以下に保持することによりオフになるノリチャージステ
ップを有している。従って、選択されたＶＴＶＭＯ８Ｆ
ＥＴ　１０のフローティングゲート１０ｃが電子を激減
させた場合、ＶＴＶＦｖ［０８ＦＥＴ　７０のソース−
ドレインインピーダンスはフローティングダートが帯電
されない場合よりも低い。従ってその時点で、ダートデ
コーダ１２は＋５デルトを制御電極１０ｇに印加し、検
出増幅器２０は＋５デルトからＯゲルトへの下方向の相
対的に速い、ドレイン拡散１０ｂのポテンシャルの移動
を検出する。

逆にフローティングダート１０ｃは前記ｒ−）上に格納
された過度の電子を有し、前記ＶＴＶ、ＶＩＯ８ＦＥＴ
　１０のソース−ドレインインピーダンスはフローティ
ングｅ−）が帯電されていない場合よりも尚い。従って
検出増幅器２０はドレイン拡散１０ｂのポテンシャルの
相対的に遅い移動を検出する。従って、検出増幅器２０
はドレインポテンシャル（ロジック″１＃）のより高速
の変化か又はげレインポテンシャル（ロジック“０″）
のより低速の変化を検出する。

この問題によって解決される問題の１つは選択されたＶ
ＴＶＭＯ８ＦＥＴ　１０の同じ列の未選択のＶＴＶＭＯ
８ＦＥＴは従前の書込み動作中にフローティングｒ−）
の電子が過度に激減するのでデグリーシ、ンモードフィ
ールドエフェクトトランジスタになる。（すなわち通常
１オン″状態のフィールドエフェクトトランジスタであ
る）従来技術において、ダートデコーダ１２は単にＯ−
ルトをすべての未選択の列のＶＴＶＭＯ８Ｆ’ＥＴの制
御ｆ−）に印加しただけであり、過度に帯電されたフロ
ーティングｆ−）を有した未選択のＶＴＶＭＯ８ＦＥＴ
をオフにするには不十分である。それゆえ未選択のＦＥ
Ｔは検出増幅器２０によりて検出されたドレインポテン
シャルを歪ませ、にせの読出しを生じる。しかしながら
、この発明ではダートデコーダ１２は選択された列のＶ
ＴＶＭＯ８ＦＥＴのすべての未選択の行の制御ダートに
一５Ｉルトを印加するので、過度に帯電したフローティ
ングダートを有し九ＶＴＶＭＯ８ＦＥＴを含むその列の
すべての未選択のＶＴ■Ｏ８ＦＥＴがオフ状態となる。

書込みおよび消去 書込みおよび消去動作は表２に要約されると共に第３図
および第４図にそれぞれ示される。

表　　２ ソースデコーダ　　選択ソース　　　　＋５デルト　　
−１２＆ルト未選枦ソース　　　−５メルト　　０？ル
トｒ−トデコーダ　　選択ｆ−）−１２ゲルト　＋５Ｉ
ルト未選択ｒ−）０メルト　　　−５？ルトドレインデ
コーダ　全ドレイン　　　　フローティング　フローテ
ィング井Ｆ’　ｉｂｌ制御回路　　井Ｆ　　　　　　　
−５ゲルト　　−１２ゲルト基板　　　　　　　＋５ゲ
ルト　　＋５ゲルトデータはプレイの未選択のメモリセ
ルに格納されたデータに影響を及ばずことなく選択され
九メ篭りセルに書かれ、あるいは消去される。

消去動作の目的はトンネル領域１０・を介してフロー・
ティ／グｙ−ト１ｏｐからソー　；（１０ムに電子を移
転させることであり、書込み動作の目的はトンネル領域
１０・を介してソース１０ａから）ｙ’−ト１０ｃに電
子を供給することによりポリシリコンフローディングダ
ート１０ｃ上に電子を格納することである。薔込み中、
ソース１０１から７０−ティング）ｆ　−）　１０　ｃ
への電子のトンネルは、ソース１０１に対してフローテ
ィングｙ−トｘｏｃが正Ｉテンシャル（一般には１７．
Ｎルト前後）である必要があり、フローティング）ｆ−
ト１０ｅからソース１０ａへの電子のトンネルはフロー
ティングダートが負ｌテンシャル（一般にはマイナス１
７がルト前後）である必要がある。

第３図はダートデコーダ１２およびソースデコーダ１４
によって消去動作中に印加される電圧を示している。消
去中、ｒ−）デコーダ１２は−１２がルトを選択された
制御？”−ト１０ｇに印加し、Ｏ＆シルトプレイの未選
択の制御ダートに印加し、他方ソースデコーダ１４は＋
５がルトを選択されたソース１０ｍに、−５がルトをプ
レイの残りの未選択のソースに印加する。同様に井戸制
御回路２４は一５ゲルトを井戸１１に印加して未選択ソ
ースと井戸との間のｐｎ接合に順方向・譬イアスがかか
るのを阻止する。

第３図はアレイの各ＶＴＶＭＯ８Ｆｌｉ：Ｔの消去中の
制御ｒ−）−ソースポテンシャルを示している。

用択されたＶＴＶＭＯ８ＦＥＴ　１０は一１７メルトの
ｒ−トーソースＩテンシャルを有し、これはフローティ
ングダート１０ｃから電子をトンネルさせるのに十分で
ある。第３図に示すように、その他の未選択のＶＴＶＭ
Ｏ８ＦＥＴはロケーションに応じて、−７？ル）、−Ｓ
Ｚルト又は＋５ゲルトのいずれかの制御ダートーソース
間′邂圧を有し、これらの電圧は電子がフローティング
ダートとソース間をトンネルするのに不十分である。

４４図に示す書込み動作中に、ダートデコーダ１２は＋
５ゲルトを、濾択された行のＶＴＶＭＯ８ＦＥＴ　ＣＤ
制御１１１１’−）１０ｇに印加・し、−５デルトを未
選択の行のＶＴＶＭＯ８ＦＥＴの制御ｒ−トに印加する
。ソースデコーダ１４は一１２ゲルトを選択され九列の
ＶＴＶＭＯ８ＦＥＴのソース拡散に印加し、０ゲルトを
残りの未選択の列のＶＴＶＭＯ８ＦＥＴのソース拡散に
印加する。同様に、井戸ｔｌｆｌ制御回路２４は一１２
Ｉルトを井戸１１に印加し、選択されたソース１０ａと
井戸１１との間のｐｎ接合に順方向バイアスがかかるの
を防止する。その結果未選択のＶＴＶＭＯ８ＦＥＴ　１
０　（Ｄ制ｎ’ｒ”　−）　−７一ス間＄ｆンシャルは
＋１７メルトである。この電圧は電子がソース１０ａか
ら７０−ティングダート１０＠にトンネルするのに十分
であり、従って７０−テイングｌ”ｈｌＯｅは負電荷を
必要とする。

第４図に示すようにアレイ中の未選択ＯＶＴＶＭＤ８Ｆ
ｌ？はロケーションに応じて、＋７ゲルト、＋５ゲル）
ｔ−５ｓルトのいずれかの制御電極−ソース間電圧を有
し、これらの電圧は電子がソースと７０一テインググー
ト間をトンネルするのに不十分である。。

要約すれば、この発明のメモリアレイは各メモリセルに
直列に接続されたアドレス用Ｆｒｒを１町 有したＶＴ■０８　ＦＥＴを使用し九従来参勢肴のメモ
リアレイよりも集積度が高い、同時にこの発明のメモリ
アレイは書込みおよび消去においてピット単位のアドレ
ッシングが可能である。各ｎチャンネルＶＴＶＭＯ８Ｆ
ＥＴがｎ型基板上の共通のｐ型井戸に形成されたコンプ
リメンタリメタルオキサイドセミコンダクタ（ＣＭＯ８
）によりソースとドレイン間の接合に順方向バイアスが
かかるのを防止する。さらに重要なことは井戸内のＶＴ
ＶＭＯ８ＦＥＴを動作させることが可能であり、この電
圧はｆ−）デコーダの供給電圧（−５メルト）より小さ
い電圧である。これは当業者では帆パ、クグ一トバイア
ス”と呼ばれるしきい値電圧に対する井戸電圧の効果を
減少させるのに必要である。この特徴により各メモリセ
ルに特別のアドレス用トランジスタを必要とせずにこの
発明の新規な読出し、書込みおよび消去手段を物理的に
実施することが容易となる。もちろん大きな基板電圧を
選択することによシコンゾリメンタリの井戸無しにこの
発明を実施することは可能であるが、好適実施例として
は望しくないのでここには開示しない。

【図面の簡単な説明】

第１図はこの発明のＥＥＰＲＯＭアレイの概略図；第２
図は第１図のプレイ中における単一メモリセルから成り
、従来技術において良く知られる型のＶＴＶＭＯ８ＦＥ
Ｔの概略平面−；第３図は消去ステップを示す第１図の
メモリアレイの概略図：および 第４図は書込みステップを示す第１図のメモリアレイの
概略図である。 ５・・・半導体基板、１０・・・ｎチャンネルＶＴＶＭ
ＯｇＦＥＴ１１１・・・ｐ型井戸、１０　ｍ　・・・ソ
ース、１０ｂ・・・ドレイン、１０ｅ・・・フローラ（
ング？−）、１０・・・・トンネル領域、ｌ’ｆ！・・
・制御ダート、１１・・・井戸、１２・・・ｅ−）デコ
ーダ、２０・・・検出増幅器、２４・・・井戸制御回路
。

Claims (1)

1. 【特許請求の範囲】 １、　Ａ　（ａ）　　′ＤＩ数の平行な列に延在する第
   １の導電型の共通のソースおよびドレイン拡散と。 （ｂ）　　複数の平行な行における前記平行な列上に延
   在する共通に絶縁された制御電極と。 （ｃ）　　前記制御電極下にありかつ種々の隣接する１
   対のソースおよびドレイン拡散間に並置された複数の絶
   縁された７０−ティングダートと。 （ｄ）　　各トランゾスタのソースおよびフローティン
   グｒ−ト間に複数の薄いトンネル領域を有し、前記フロ
   ーティングｅ−）を取り囲む絶縁層から成るトランジス
   タアレイと； Ｂ　上側にある選択された制御電極にある電圧を印加す
   る手段と、前記制御電極の他方の電極に帯電されたフロ
   ーティングｒ−）を有したトランジスタをオフ状態にす
   るのに十分な異る電圧を印加する手段を含む読出し手段
   と；Ｃ（１）選択された列のソース拡散に第１の電圧を
   印加し、選択されない残りの列のソース拡散に第２の電
   圧を印加する手段と。 （ｂ）　　選択された１つの制御電極に第３の電圧を印
   加し、残りの制御電極に第４の電圧を印加する手段とを
   有した消去手段と；およびＤ　（ａ）　　選択された列
   のソース拡散に第５の電圧を印加し、選択されない残り
   の列のソース拡散に第６の電圧を印加する手段と。 （ｂ）　　選択された１つの制御電極に第７の電圧を印
   加し、残りの制御電極に第８の電圧を印加する手段を有
   する書き込み手段とで構成されることを特徴とする半導
   体上に形成くれたメモリ。 ２、Ａ　　半導体層に形成された第２の導電型の井戸領
   域と； Ｂ　（ａ）　　複数の平行な列に延在する第１の導電型
   の共通のソースおよびドレイン拡散と。 （ｂ）　　前記共通のソースおよびドレイン拡散上に複
   数の平行な行に延在する複数の共通に絶繊され九制御電
   極と； （Ｃ）ＰｔＩ記絶縁された制御電極下の前記井戸領域の
   上にあり、複数のフローティングｆ−）下に複数のトン
   ネル領域を有した絶縁層によって前記井戸領域と分離さ
   れた、隣接するソースおよびドレイン列間に並置された
   複数の絶縁されたフローテイングゲートから成る前記井
   戸１・「を域に形成された複数のトランジスタと； Ｃ選択された前記制御電極の１つに特定の電圧を印加し
   、残りの制御電極に異る′直圧を印加する手段を有する
   読出し手段と； Ｄ　対応するソース拡散に第１の電圧を印加し、第２の
   電圧を残シのソース拡散に印加し他方前記上側にある制
   御電極の選択された１つに第３の電圧を印加し、前記上
   側電極の残りの電極に第４の電圧を印加し、前記第１お
   よび第３の電圧の和は前記井戸領域、および前記選択さ
   れた１つのフローティング？−）間を電荷がトンネルす
   るのに十分であり、前記第１．第２．第３および第４の
   電圧の残りの２つの和が対応するソースおよびフローテ
   ィングデート間を電荷がトンネルするのに十分であるよ
   うな電圧を印加することにより前記フローティングｒ−
   ）の選択された１つを帯電する手段と； Ｅ　前記第１と第３の電圧のかわりに前記第２と第４の
   電圧を用い、前り項に記載した電圧を印加することによ
   シ前記フローティングｒ−トの選択された１つを放電さ
   せる手段と；および Ｆ　前記井戸領域および前記いずれかのソースおよびド
   レイン拡散間の順方向／ぐイアスミ流を防止するように
   前記井戸領域のポテンシャルを制御する手段とで構成さ
   れる第１の導電戯の半導体層に形成されたメモリ。 ３、複数の平行な列として半導体に共通のソースおよび
   ドレインを形成するステップと；前記ソースおよびドレ
   イン列間の第１の複数の領域および前記ソースの上に複
   数の薄いトンネル領域を有する前記ソースおよびドレイ
   ン列間の誘電体層上に第１の複数の絶縁されたフローテ
   ィング電極を形成するステップと；前記複数のフローテ
   ィング電極の上でありかつ前記ソースおよびドレイン列
   上に複数の行から成る共通の絶縁された５１制御電極を
   形成するステップと； 特定の電圧を′対応する制御電極に印加し、選択さない
   フローティングｆ−）のソースからドレインへの電流の
   流れを防止するのに十分である異る電圧を残りの制御電
   極に印加することにより、読出しのために前記フローテ
   イングゲートの１つを選択するステップと； 第１の電圧を前記列の対応する１つのソース拡散に印加
   し、第２の電圧を残りのソース拡散に印加し、他方第３
   の電圧を前記制御′に極の対応する１つに印加し、第４
   の’Ｉ１１．圧を残）の制御′電極に印加することによ
   り前記フローティングｒ−）の選択された１つに書込む
   ステップと；第５の電圧を前記列の選択された１つのソ
   ース拡散に印加し、第６の電圧を残りのソース拡散に印
   加し、他方第７の電圧を対応する制御電極に印加し、第
   ８の電圧を残りの制御電極に印加することによシ前記フ
   ローティングｒ−トの選択された１つを消去するステッ
   プとで構成されることを特徴とする半導体に不揮発に情
   報を格納する方法。