KR100295794B1 - 대용량및고속소거에적합한반도체메모리장치 - Google Patents

대용량및고속소거에적합한반도체메모리장치 Download PDF

Info

Publication number
KR100295794B1
KR100295794B1 KR1019980014675A KR19980014675A KR100295794B1 KR 100295794 B1 KR100295794 B1 KR 100295794B1 KR 1019980014675 A KR1019980014675 A KR 1019980014675A KR 19980014675 A KR19980014675 A KR 19980014675A KR 100295794 B1 KR100295794 B1 KR 100295794B1
Authority
KR
South Korea
Prior art keywords
memory cell
gate
semiconductor memory
region
voltage
Prior art date
Application number
KR1019980014675A
Other languages
English (en)
Other versions
KR19980081699A (ko
Inventor
마사노부 요시다
Original Assignee
아끼쿠사 나오유끼
후지쯔 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아끼쿠사 나오유끼, 후지쯔 가부시키가이샤 filed Critical 아끼쿠사 나오유끼
Publication of KR19980081699A publication Critical patent/KR19980081699A/ko
Application granted granted Critical
Publication of KR100295794B1 publication Critical patent/KR100295794B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Abstract

본 발명은 단일 게이트 트랜지스터와 스택 게이트 트랜지스터로 구성된 제1 메모리 셀과, 스택 게이트 트랜지스터로 구성된 제2 메모리 셀을 포함하고, 상기 제1 메모리 셀로 구성된 메모리 셀 어레이와 상기 제2 메모리 셀로 구성된 메모리 셀 어레이가 주변 회로를 공유하는 반도체 메모리 장치에 관한 것이다.

Description

대용량 및 고속 소거에 적합한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE ADAPTED FOR LARGE CAPACITY AND HIGH-SPEED ERASURE}
본 발명은 대규모 집적(LSI) 메모리로 일컬어지는 반도체 메모리 장치에 관한 것으로서, 특히 비휘발성 반도체 메모리 장치에 관한 것이다.
비휘발성 반도체 메모리 장치의 한 형태로서 플래시 메모리가 공지되어 있다. 이 플래시 메모리를 구현하는데 여러 가지 기술들이 제안되고 있다. 예를 들어, 채널 핫 일렉트론(CHE) 인젝션과 파울러 노르다임 터널(Fowler Nordheim tunnel)을 사용하는 플래시 메모리가 가장 널리 사용된다. 이러한 형태의 플래시 메모리는 메모리 사이즈가 작지만, 소거 단위가 크거나 소거 시간이 상대적으로 장시간을 필요로 한다. 소거 단위가 작고 또 소거에 요구되는 시간이 짧은 기술도 있지만, 이러한 기술들은 메모리 사이즈가 커지고 고비용이 든다는 점에서 바람직하지 못하다. 그러므로, 2가지 형태의 플래시 메모리를 저 비용으로 하나의 칩상에 조립하는 비휘발성 반도체 메모리 장치가 요구되며, 이는 작은 용량, 작은 소거 단위 및 단시간의 소거 시간 특성을 갖는 제1 형태의 플래시 메모리와, 대용량, 대단위 소거 및 장시간의 소거 시간 특성을 갖는 제2 형태의 플래시 메모리로 구성된다.
기록 모드에서는 상기 채널 핫 일렉트론 인젝션을 사용하고, 소거 모드에서는 파울러 노르다임 터널을 사용하는 종래 기술에 따른 플래시 메모리를 설명하겠다.
기록 모드에서는 상기 채널 핫 일렉트론 인젝션을 사용하고, 소거 모드에서는 파울러 노르다임 터널을 사용하는 플래시 메모리의 메모리 셀은 하나의 MIS 트랜지스터로 구성된다. 이 MIS 트랜지스터는 또한 스택 게이트 트랜지스터(SGT)로 일컬어지기도 한다. 도 1a는 스택 게이트 트랜지스터에 대한 평면도이고, 도 1b는이를 X-Y 방향으로 절단한 측단면도이다.
스택 게이트 트랜지스터는 P형 실리콘(Si) 기판(101), N형 Si 드레인(102), N형 Si 소스(103), SiO2또는 그 유사 물질로 형성된 절연체(104), 폴리실리콘(폴리 Si) 플로팅 게이트(FG)(105), SiO2또는 그 유사 물질로 형성된 절연체(105) 및 폴리실리콘 제어 게이트(CG)(107)로 구성된다.
이러한 스택 게이트 트랜지스터는 상기 플로팅 게이트 FG에 전하를 저장함으로써 정보를 기억한다. 플로팅 게이트 FG는 임의의 소자에 전기적으로 연결되지 않고 용량 커플링(capacity coupling)을 기초로 제어 게이트 CG에 의해 제어된다.
플로팅 게이트 FG에 대량의 전자가 존재하는 상태는 데이터 "0"으로 규정하고, 전자가 존재하지 않는 상태는 데이터 "1"로 규정한다. 판독 동작은 데이터 "1"이나 데이터 "0"을 판독한다. 기록 동작은 "1"을 저장한 메모리 셀에 "0"을 저장한다. 소거 동작은 "0"을 저장하는 메모리 셀을 "1"을 저장하는 메모리 셀로 변경한다.
지금부터 판독 동작에 대해 기술하겠다. 제어 게이트 CG와 플로팅 게이트 FG는 유전체로서 SiO2절연체(106)를 갖고 Ccf의 용량을 갖는 평행 평판 커패시터를 형성하게 된다. 마찬가지로, 플로팅 게이트 FG와 P형 Si 기판은 Cfs의 용량을 갖는 평행 평판 커패시터를 형성하게 된다.
0V를 P형 Si 기판에 인가하게 되면, Vcg 전압은 제어 게이트 CG에 인가되고, Vfg 전압은 플로팅 게이트 FG에 인가되며, 플로팅 게이트 FG의 전위 Vfg는 다음의수학식 1로 주어진다.
판독시, Vcg는 5V가 되도록 제어된다. 예를 들어, 플로팅 게이트 FG에 전자가 존재하지 않을 때, Qfg=0이 되고, 결과적으로가 된다.
예를 들어, (Ccf/Ccf+Cfs)는 0.5가 되도록 설계된다. 따라서, 트랜지스터 SGT의 드레인 소스 접합부는 도통한다. 만일 플로팅 게이트 FG에 대량으로 전자가 존재하면, Qfg는 큰 음의 값을 갖는다. 따라서, Vcg의 값에 관계없이, Vfg는 음의 값을 갖고, 트랜지스터 SGT의 드레인 소스 접합부는 도통하지 않는다. 즉, 플로팅 게이트 FG에 전자가 존재하는지 여부는 5V의 전압 Vcg를 제어 게이트 CG에 인가함으로써 드레인 소스 접합부의 전류 형성을 검출할 수 있다. 만일 전류가 흐르게 되면, 데이터 "1"이 출력된다. 만일 전류가 흐르지 않게 되면, "0"이 출력된다. 이것이 판독 동작이다.
다음으로 기록 동작에 대해 설명하겠다. 기록 동작시, SGT 트랜지스터는 P형 Si 기판=소스=0V, CG=9V, 드레인=6V가 되도록 구성된다. 채널은 플로팅 게이트 FG 밑의 P형 Si 기판 표면상에 형성되어, 소스로부터 드레인으로 전자가 전달된다. 채널은 드레인의 근처에서 소실되고(핀치 오프), 핀치 오프 포인트에 도달한 전자는 고 전계에 의해 급속히 가속됨으로써 드레인으로 이동한다. 따라서, 고 에너지를갖는 전자는 드레인의 근처에서 발생된다. 이러한 전자는 결정 격자와 충돌하고, 이에 따라 홀(hole) 전자쌍을 생성한다. 또한, 이 홀과 전자는 높은 전계에 의해 가속되어 고 에너지를 얻는다. 이러한 방법으로 대량의 핫 홀과 핫 일렉트론은 드레인 근처에서 발생된다. 이러한 현상은 애벌란시 브레이크다운(avalanche breakdown)으로 일컬어진다. CG=9V이기 때문에, 플로팅 게이트 FG에서 Si 기판까지 뻗는 전계가 발생된다. 이러한 전계에 의해 유도되어, SiO2절연체(104)의 에너지 배리어보다 고 에너지를 갖는 핫 일렉트론 일부가 플로팅 게이트 FG로 주입된다. 이것이 채널 핫 일렉트론 인젝션이 발생되는 방법에 관한 것이다.
지금부터 소거 동작에 관한 설명을 하겠다. 소거 동작시, 트랜지스터 SGT는 P형 Si 기판=0V, CG=-10V, 드레인=개방, 소스=5V가 되도록 구성된다. 이러한 상태에서, 플로팅 게이트 FG와 소스 사이의 전압은 대략 7V가 된다. SiO2절연체(104)의 두께는 대략 10nm이 되기 때문에, 7MV/cm의 전계가 발생하여 결과적으로 플로팅 게이트 FG의 전자는 터널링에 기인하여 소스로 이동하게 된다.
복수의 트랜지스터 SGT가 배열된 회로의 동작에 대한 설명을 하겠다.
도 2는 8비트 플래시 메모리와 이 플래시 메모리에 부착된 일부 주변 회로를 나타낸다. 도 2의 구성은 6V 발생 회로(201), 전류 검출 회로(202), 5V/0V 스위칭 회로, 스위치(MIS 트랜지스터) S1, S2, Sy0, Sy1, Seb0, Seb1, Ssby00, Ssby10, Ssby01, Ssby11, 스택 게이트 트랜지스터 SGT000-SGT111을 포함한다. 트랜지스터 SGT000과 트랜지스터 SGT001의 드레인은 서브 비트 선 SBL00에 접속되고, 트랜지스터 SGT010과 트랜지스터 SGT011의 드레인은 서브 비트 선 SBL01에 접속되며, 트랜지스터 SGT100과 트랜지스터 SGT101의 드레인은 서브 비트 선 SBL10에 접속되고, 트랜지스터 SGT110과 트랜지스터 SGT111의 드레인은 서브 비트 선 SBL11에 접속된다. 서브 비트 선 SBL00은 스위치 Ssby00을 통해 글로벌 비트 선 GBL0에 접속되고, 서브 비트 선 SBL01은 스위치 Ssby01을 통해 글로벌 비트 선 GBL0에 접속되며, 서브 비트 선 SBL10은 스위치 Ssby10을 통해 글로벌 비트 선 GBL1에 접속되고, 서브 비트 선 SBL11은 스위치 Ssby11을 통해 글로벌 비트 선 GBL1에 접속된다. 글로벌 비트 선 GBL0은 스위치 Sy0을 통해 버스 BL에 접속되고, 글로벌 비트 선 GBL1은 스위치 Sy1을 통해 버스 BL에 접속된다. 버스 BL은 스위치 S1을 통해 6V 발생 회로(201)에 접속되고, 스위치 S2를 통해 전류 검출 회로(202)에 접속된다. 트랜지스터 SGT000과 트랜지스터 SGT100의 제어 게이트 CG는 워드 선 WL0에 접속되고, 트랜지스터 SGT001과 트랜지스터 SGT101의 제어 게이트 CG는 워드 선 WL1에 접속되며, 트랜지스터 SGT010과 트랜지스터 SGT110의 제어 게이트 CG는 워드 선 WL2에 접속되고, 트랜지스터 SGT011과 트랜지스터 SGT111의 제어 게이트 CG는 워드 선 WL3에 접속된다. 트랜지스터 SGT000, 트랜지스터 SGT001, 트랜지스터SGT100및 트랜지스터 SGT101의 소스는 소스 접속 선 SL0에 접속되고, 트랜지스터 SGT010, 트랜지스터 SGT011, 트랜지스터 SGT110및 트랜지스터 SGT111의 소스는 소스 접속 선 SL1에 접속된다. 서로 접속된 이들의 소스를 갖는 트랜지스터 그룹은 소거 블록을 구성한다. 소거는 소거 블록 유닛에서 발생된다. 트랜지스터 SGT000, 트랜지스터 SGT001, 트랜지스터 SGT100및 트랜지스터 SGT101은 소거 블록 EB0을 구성한다. 트랜지스터 SGT010, 트랜지스터 SGT011, 트랜지스터 SGT110및 트랜지스터 SGT111은 소거 블록 EB1을 구성한다. 소스 접속 선 SL0은 스위치 Seb0을 통해 5V/0V 스위칭 회로(203)에 접속되고, 소스 접속 선 SL1은 스위치 Seb1을 통해 5V/0V 스위칭 회로(203)에 접속된다.
플래시 메모리에서의 판독 동작에 대한 상세한 설명을 하겠다. 트랜지스터 SGT000의 데이터를 판독할 때, 스위치 S2, Sy0, Ssby0및 Seb0은 도통되고, 다른 스위치는 도통되지 않는다. 5V/0V 스위칭 회로(203)는 0V를 제공하도록 설정된다. 트랜지스터 SGT000과 트랜지스터 SGT001의 소스는 0V에 접속되고, 이들의 드레인은 전류 검출 회로(202)에 접속된다. 다른 트랜지스터들은 전류 검출 회로(202)로부터 단속된다. 이러한 상태일 때, 워드 선들은 WL0=5V, WL1=0V가 되도록 구성된다. 즉, 트랜지스터 SGT000에서 CG=5V가 되고, 트랜지스터 SGT001에서 CG=0V가 된다. 수학식 1은Qfg가 음의 값을 가지는 것과 관련 없이 트랜지스터 SGT001가 도통하지 않는다. 이러한 방법으로, 트랜지스터 SGT000의 데이터만을 검출할 수 있다.
지금부터 기록 동작에 대한 설명을 하겠다. 트랜지스터 SGT000에 데이터 "0"을 기록할 때, 스위치 S1, Sy0, Ssby00, Seb0은 도통상태가 되고, 다른 스위치들은 도통하지 않는 상태가 된다. 5V/0V 스위칭 회로(203)는 0V를 공급하게 된다. 결과적으로, 트랜지스터 SGT000과 트랜지스터 SGT001의 소스는 0V에 접속되고, 이들의 드레인은 6V 발생 회로(201)에 접속된다. 다른 트랜지스터들은 6V 발생 회로(201)로부터 단속된다. 이러한 상태에서, 워드 선들은 WL0=9V, WL1=OV가 되도록 구성된다. 즉, 트랜지스터 SGT000에서 CG=9V가 되고 드레인=6V가 되며, 트랜지스터 SGT001에서 CG=0V가 되고 드레인=6V가 된다. 채널은 트랜지스터 SGT001에서 형성되지 않기 때문에, 애벌란시 브레이크다운이 발생되지 않아 채널 핫 일렉트론 인젝션이 발생되지 않는다. 이러한 방법으로, 애벌란시 브레이크다운과 채널 핫 일렉트론 인젝션은 트랜지스터 SGT000에서만 발생되어 선택적으로 데이터 "0"을 기록할 수 있다.
지금부터 소거 동작에 대한 설명을 하겠다. 소거 블록 EB0의 데이터가 소거될 때, 스위치 Seb0은 도통 상태가 되고, 다른 스위치들은 도통하지 않는 상태가 된다. 5V/0V 스위칭 회로(203)는 5V를 제공하게 되고, 워드 선들은 WL0=WL1=-10V가 되도록 구성된다. 트랜지스터 SGT000, SGT001, SGT100및 SGT101에 있어서, 이들의 드레인은 개방되고, 이들의 제어 게이트 CG는 -10V에 접속되며, 이들의 소스는 5V에 접속된다. 터널링이 4개의 트랜지스터 SGT000, SGT001, SGT100및 SGT101에서 발생되어, 이들 내의 데이터도 동시에 소거된다.
도 3은 도 2에 도시된 8비트 플래시 메모리를 갖는 4메가비트 플래시 메모리의 전체 구성을 나타낸다.
도 3에서, 명령 디코딩 회로(205)는 제어 회로(204)의 제어 하에 단자 A0 내지 단자 A18을 통해 제공되는 명령 셋을 디코딩 한다. 상태 제어 회로(206)는 9V 발생 회로(207), -10V 발생 회로(208), 6V 발생 회로(209) 및 5V/0V 스위칭 회로(210)의 상태를 제어 회로(204)로부터의 신호와 명령 디코딩 회로(205)로부터 제공된 디코딩된 명령 셋에 기초하여 제어한다. X 디코더 회로(211)는 제어 회로(204), 9V 발생 회로(207) 및 -10V 발생 회로(208)로부터의 신호에 기초하여 단자 A11 내지 단자 A18을 통해 제공된 어드레스 신호를 디코딩하고, 소정 전압을 워드 선에 제공한다. 블록 선택 디코더(212)는 단자 A8 내지 단자 A10을 통해 제공된 워드 신호를 디코딩하여 제어 회로(204)와 9V 발생 회로(207)로부터 발생된 신호에 기초하여 서브 비트 선과 소거 블록을 선택한다. Y 디코더 회로(213)는 단자 A0 내지 단자 A7을 통해 제공된 어드레스 신호를 디코딩하여 제어 회로(204)와 9V 발생 회로(207)로부터 발생된 신호에 기초하여 글로벌 비트 선을 선택한다. 센스 앰프/기록 회로(214)는 도 2에 도시된 전류 검출 회로 기능을 제공하고, 또한 기록 동작을 수행한다. 메모리 유닛(215)은 각각 도 2에 도시된 구조를 갖는 복수의 소거 블록으로 구성된다.
스택 게이트 트랜지스터 SGT로 구성된 플래시 메모리에 있어서, 단지 하나의 트랜지스터만이 1비트 저장하도록 요구되며, 대용량을 갖는 메모리가 적절하게 만들어진다. 하지만, 이러한 플래시 메모리는 과잉 소거라는 고질적인 문제를 갖는다. 스택 게이트 트랜지스터 SGT의 소거 동작에 있어서, 플로팅 게이트 FG에 저장된 전자는 이 트랜지스터로부터 제거된다. 하지만, 만일 전자를 지나치게 제거하면, 홀들은 플로팅 게이트 FG에 발생하여 플로팅 게이트가 양전하를 띠게 된다. 이러한 현상을 과잉 소거라 말한다. 예를 들어, 트랜지스터 SGT001이 과잉 소거 상태에 있을 때 데이터를 트랜지스터 SGT000으로부터 판독하는 경우를 생각해보자. 수학식 1은 만일 Qfg가 양의 값을 갖는다면, Vcg이 0V가 되더라도 전류가 흐르게 된다. 즉, WL=0V일 때(비선택)라도 트랜지스터 SGT001은 도통된다. 실질적으로, 트랜지스터 SGT000의 데이터가 "0"일 때 버스 BL에서 전류는 흐르지 않는다. 하지만, 트랜지스터 SGT001의 과잉 소거 때문에 전류가 흐르고, 데이터가 "1"인 것을 나타내는 잘못된 출력이 전류 검출 회로(202)에 의해 제공된다. 과잉 소거를 피하기 위해, 플래시 메모리는 소거 속도를 제어하고 또한 소거를 완료하기 전에 단시간 소거를 하여 소거 레벨을 검출하는 것을 반복하는 알고리즘을 사용한다. 이 때문에 소거 시간이 매우 느려진다.
또한, 스위치 Seb0, Seb1, Ssby00, Ssby10, Ssby01은 비교적 커다란 영역을 점유하기 때문에, 하나의 소거 블록 내의 트랜지스터 수는 증가하여 칩 사이즈가 지나치게 커wu 버린다. 이러한 이유로, 소거 블록의 기억 용량은 상대적으로 커진다. 전형적인 플래시 메모리는 64k바이트의 소거 유닛을 갖는다.
보통의 플래시 메모리는 메모리 셀 사이즈가 작기 때문에 고 용량화가 용이하지만, 소거 단위가 크고 소거 시간이 긴 문제가 있다. 따라서, 소용량이지만, 소거 단위가 작고 또한 소거 시간이 짧은 플래시 메모리와 대용량이지만 소거단위가 크고 또한 소거 시간이 긴 플래시 메모리를 저 비용으로 하나의 칩상에 집적하면 산업상 유용한 반도체 메모리 장치를 제공할 수 있다.
도 4는 과잉 소거의 문제가 해결되고, 소거 시간이 단축된 제1 구조(기본 구성)에 따른 메모리 셀을 나타낸다. 도 4a는 제1 구조에 따른 메모리 셀에 대한 평면도이고, 도 4b는 X-Y 방향으로 취한 측단면도이다. 도 4a와 도 4b의 메모리 셀은 P형 Si 기판(301), N형 Si 드레인(302), N형 Si 소스(303), SiO2등으로 형성된 절연체(304), 폴리실리콘 플로팅 게이트 FG(305), SiO2등으로 형성된 절연체(306) 및 폴리실리콘 제어 게이트 CG(307)를 포함한다. 이러한 요소들은 스택 게이트 트랜지스터 SGT(TrN)를 구성한다. 또한 메모리 셀은 N형 Si 드레인(308), N형 Si 소스(309), SiO2등으로 형성된 절연체(310) 및 폴리실리콘 게이트(311)를 포함한다. 이러한 요소들은 MIS 트랜지스터(TrS)를 구성한다. TrN의 드레인은 접합부분(312)의 TrS의 소스에 전기적으로 접속된다. TrS와 TrN은 EEPROM을 구성한다. 이하, 이러한 메모리 셀은 MC1로 칭한다.
상기 구성에서 나타난 바와 같이, 트랜지스터 TrS는 용량 커플링에 의해 제어되는 플로팅 게이트를 갖지 않는다는 점에서 트랜지스터 TrN과 상이하다. 따라서, 트랜지스터 TrN과 동일하지 않기 때문에, 과잉 소거의 문제는 트랜지스터 TrS에서 존재하지 않는다.
트랜지스터 TrN의 동작은 전술한 동작과 동일하므로 생략하겠다. 트랜지스터 TrS는 다음과 같이 제어된다. 우선적으로, 판독 동작을 기술하겠다. 메모리 셀 MC1을 선택할 때, 5V 전압을 게이트(311)에 인가한다. 그러면 트랜지스터 TrS는 도통되기 때문에, 트랜지스터 TrN의 도통 여부를 검출함으로써 트랜지스터 TrN의 데이터를 검출할 수 있다. 메모리 셀 MC1이 선택되지 않을 때, 0V 전압을 게이트(311)에 인가한다. 그러면, 트랜지스터 TrS는 도통되지 않고, 과잉 소거가 트랜지스터 TrN에서 발생하더라도 선택 메모리는 도통되지 않는다. 트랜지스터 TrS는 단일 게이트 트랜지스터이고, 과잉 소거에 의해 비정상적으로 도통되지 않는다. 따라서, 비록 트랜지스터 TrN이 과잉 소거 때문에 도통되는가 여부에 관계없이, 비선택 메모리 셀 MC1은 도통하지 않는 상태로 남는다. 이 메모리 셀 MC1이 선택될 때, 트랜지스터 TrN의 상태에 따라 도통되거나 도통하지 않는다.
지금부터 기록 동작을 설명하겠다. 9V 전압을 게이트(307)에 인가한다. 10V 전압을 게이트(311)에 인가하고, 드레인(308)에 7V 전압을 인가한다. 그러면, 6V 전압이 소스(309)에서 발생한다. 드레인(302)은 소스(309)와 동일한 전위가 되고, 드레인(302)은 6V에 접속된다. 제어 게이트(307)는 9V가 되기 때문에, CHE 인젝션이 발생한다.
소거 동작을 설명하겠다. 0V 전압을 게이트(311)에 인가한다. 그러면, 소스(309)와 동일한 전위를 갖는 드레인(302)은 개방된다. 그리고, -10V를 제어 게이트(307)에 인가하고, 5V를 소스(303)에 인가함으로써, FN 터널링이 발생된다.
실질적인 실시에 있어서, 여러 가지 전압을 발생시키는 것은 비능률적이다. 따라서, 다음과 같은 개선을 행할 수 있다.
공지된 전압 9V, 5V, 0V, -10V를 제어 게이트 CG에 사용함으로써 트랜지스터 TrS를 제어할 수 있다.
우선적으로, 판독 동작을 기술하겠다. 메모리 셀 MC1이 선택되었을 때, 5V 전압이 게이트(311)에 인가된다. 그러면 트랜지스터 TrS는 도통되고, 트랜지스터 TrN이 도통되는지 여부를 검출함으로써 트랜지스터 TrN의 데이터가 검출될 수 있다. 메모리 셀 MC1이 선택되지 않을 때, 0V 전압이 게이트(311)에 인가된다. 그러면, 트랜지스터 TrS가 도통하지 않게 되어 트랜지스터 TrN의 과잉 소거되더라도 메모리 셀에 악영향을 미치지 않는다.
기록 동작에 대해서 설명하겠다. 전술한 바와 같이, 데이터가 스택 게이트 트랜지스터(TrN)에 기록될 때 상당한 드레인 전류가 흐르게 된다. 따라서, 만일 트랜지스터 TrS가 작은 트랜스컨덕턴스를 갖는다면, TrS의 소스는 전압 강하를 발생시키고, 이는 TrN의 드레인 전압이 강하되어 기록 동작을 할 수 없게되는 원인이 된다. 도 4와 같은 메모리 셀에서, 게이트(311)에 종래의 주변회로에 의해 제공된 전압인 9V, 드레인(308)에 종래의 주변회로에 의해 제공된 전압인 6V를 단순히 인가한다면 전압 강하 때문에, 드레인(302)에 6V를 나타낼 수 없다.
따라서, 트랜지스터 TrS의 Vth(임계값)가 0V가 되도록 구성하거나 또는 도 5에 도시된 바와 같이 트랜지스터 TrS의 게이트 폭을 트랜지스터 TrN의 폭보다 더 크게 하여 트랜스컨덕턴스를 증가시켜, 게이트(311)에 9V를 인가하고 드레인(308)에 6V를 인가한 경우에도 드레인(302)에 6V 전압을 발생할 수 있다. 도 5에 있어서, 도 4의 대응하는 성분과 동일한 성분은 동일한 도면 부호를 사용하였고, 이들의 자세한 설명을 생략한다.
지금부터 소거 동작을 설명하겠다. 드레인(308)을 개방함으로써 게이트(311)에 인가된 전압 레벨에 상관없이, TrN의 드레인은 개방된다. 이러한 방법으로, 메모리 셀 MC1은 추가적인 전압을 발생시키지 않고 동작될 수 있다.
전술한 동작과 같이, 동일한 전압을 트랜지스터 TrS의 게이트와 트랜지스터 TrN의 제어 게이트 CG에 인가할 수 있다. 따라서, 회로는 트랜지스터 TrN의 제어 게이트 CG를 트랜지스터 TrS의 게이트에 전기적으로 접속시킴으로써 단순화될 수 있다.
트랜지스터 TrN은 보통의 플래시 메모리의 메모리 셀과 동일할 수 있거나 또는 동일한 처리에 의해 생성된 동일한 구성을 가질 수 있다. 이 경우에 있어서, 메모리 셀 MC1은 존재하는 조립 공정이외에 어떤 변경도 하지 않고 보통 플래시 메모리 셀(이하 MC2로 언급함)을 갖는 동일한 칩상에 공동으로 존재할 수 있다. 도 6은 MC1이 MC2와 공존하는 구조를 나타낸다. 도 6에 있어서, 도 4에 대응하는 성분과 동일한 성분은 동일한 도면 부호로 표시하였고, 상세한 설명은 생략한다. 도 6의 구조는 메모리 셀 MC1로 구성된 반도체 메모리 유닛(501)을 포함하고, 과잉 소거라는 문제가 발생되지 않는다. 하지만, 이들의 셀 사이즈는 상대적으로 크다. 또한 도 6의 구성은 메모리 셀 MC2로 구성된 반도체 메모리 유닛(502)을 포함한다. 플래시 메모리 MC2는 메모리 셀 MC1의 트랜지스터 TrN과 동일한 구조의 반도체 메모리 셀이다. 메모리 셀 MC2에 있어서, 과잉 소거의 문제가 발생되지만, 셀 사이즈는 상대적으로 작다.
마이크로컴퓨터와 연관된 ROM에 제어 프로그램이나 그 파라미터가 저장되는 경우를 생각해보자. 제어 프로그램은 상당한 양의 정보로 구성되지만, 자주 갱신할 필요가 없다. 한편, 제어 프로그램용 파라미터는 상당한 양의 정보로 구성되지 않지만 빈번하게 갱신할 필요가 있다. 제어 프로그램을 저장하는 메모리 영역은 상대적으로 긴 소거 시간을 가질 수도 있다. 이와는 반대로, 파라미터를 저장하는 메모리 영역은 소거 시간이 짧아질수록 더욱 양호해진다. 제어 프로그램을 저장하는 영역을 가진 한 종류의 반도체 메모리 셀을 구성하고 파라미터를 저장하는 영역을 가진 반도체 메모리 셀을 구성함으로써, 종래 기술에 따른 것보다 더 우수한 마이크로컴퓨터 제어용 ROM이 제공된다.
예를 들어, 자동차 엔진 제어용 프로그램을 본 발명에 의한 반도체 메모리 셀에 저장하는 경우, 엔진용 제어 프로그램은 한 종류의 반도체 메모리 장치에 저장될 수 있고, 마일 수와 마력과 관련된 파라미터는 다른 종류의 반도체 메모리 셀에 저장됨으로써 신속한 갱신이 가능하다. 따라서, 사용자의 요구를 충족시키는 제어 ROM을 구성할 수 있다.
일본 특허 공개 공보 제5-275657호에 있어서, 여러 가지 종류의 메모리 셀매트릭스를 동일한 칩상에 조립하는 반도체 메모리 장치를 개시한다.
도 7은 일본 특허 공개 공보 제5-275657호에 개시된 메모리 매트릭스의 배열을 나타낸다. 반도체 메모리 장치는 EEPROM 셀 매트릭스(31)와 플래시 EEPROM 셀 매트릭스(32)를 포함한다. 드레인(비트) 선 C1-C3은 드레인 선 C1´-C3´에 대응하고, R1-R6은 행 선들을 나타낸다. 매트릭스(31,32) 사이의 드레인 저항 전압의 차이 때문에, 드레인 선 C1-C3과 C1'-C3'은 서로 단속(개방)된다. 따라서, EEPROM 셀 매트릭스(31)의 동작은 플래시 매트릭스에 영향을 미치지 않는다. 마찬가지로, 플래시 매트릭스(32)의 동작은 EEPROM 셀 매트릭스(31)에 영향을 미치지 않는다.
도 8은 일본 특허 공개 공보 제5-275657호에 도시된 메모리 매트릭스들의 또 다른 배열을 나타낸다. 이러한 배열에 있어서, 디플리션 트랜지스터(41-43)는 EEPROM 셀 매트릭스(31)와 플래시 EEPROM 셀 매트릭스(32) 사이의 드레인 선 C1-C3에 각각 접속된다. EEPROM 셀 매트릭스(31)의 동작은 EEPROM 셀 매트릭스(32)에 영향을 주지 않기 위해 트랜지스터(41-43)의 게이트 전압을 제어함으로써 백게이트 효과를 발생시킨다. 마찬가지로, 플래시 매트릭스(32)의 동작이 EEPROM 셀 매트릭스(31)에 영향을 주지 않게 한다.
하지만, 일본 특허 공개 공보 제5-275657호에 개시된 구조에 따르면, EEPROM 셀 매트릭스(31)와 플래시 EEPROM 셀 매트릭스(32) 사이의 바이어스 전압의 차이 때문에, 주변 회로는 상기 매트릭스들 사이에 쉽게 공유될 수 없다.
만일 EEPROM 셀 매트릭스(31)의 비트 선과 플래시 EEPROM 셀 매트릭스(32)의 비트 선이 도 7에 도시된 것처럼 각각 전기적으로 단속된다면, 칼럼 디코더, 센스앰프 및 각 매트릭스를 위한 기록/소거 회로가 별도로 요구되고, 칩 영역이 증가된다. 즉, 종래 기술은 여러 가지 종류의 메모리 매트릭스들이 공동으로 존재하는 방법을 개시하는 반면에, 주변 회로가 공유될 수 있는 방법을 나타내지 않았다.
도 8은 비트 선이 각각 서로 접속되거나 서로 단속되는 디플리션 트랜지스터를 사용하는 구조를 나타낸다. 하지만, 도 8에 도시된 구조는 동작 전압이 특정 조합에 의해 특징지어진 상태 하에서만 가능하다. 또한 도 8의 구조는 설계상의 유연성 부족과 디플리션 트랜지스터의 추가때문에 제조 공정이 길어지는 단점이 있다.
따라서, 본 발명의 목적은 전술한 문제점을 제거한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 소용량이지만, 소거 단위가 작고 또한 소거 시간이 짧은 플래시 메모리와 대용량이지만 소거단위가 크고 또한 소거 시간이 긴 플래시 메모리를 저 비용으로 하나의 칩상에 집적하고, 또한 양 메모리 사이에서의 주변 회로의 공유가 가능한 산업 상 유용한 반도체 메모리 장치를 제공하는 데 있다.
상기 목적은 제1 반도체 메모리 셀과 제2 반도체 메모리 셀로 구성된 반도체 메모리 장치에 의해 달성되고, 여기서 상기 제1 반도체 메모리 셀은 제1 전도성 기판, 제1 게이트, 제2 전도성 기판의 제1 영역, 제2 전도성 기판의 제2 영역을 갖는 단일 게이트 트랜지스터와, 상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되고 제2 게이트, 제3 게이트, 상기 제2 전도성 기판의 제3 영역과 상기 제2 전도성 기판의 제4 영역, 이곳에 전하를 저장함으로써 상기 제1 스택 게이트 트랜지스터의제2 게이트 및 상기 제1 스택 게이트 트랜지스터의 제3 영역에 전기적으로 접속된 상기 단일 게이트 트랜지스터의 제2 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고, 상기 제2 반도체 메모리 셀은 상기 제1 기판, 제4 게이트, 제5 게이트, 제2 전도성 기판의 제5 영역과 상기 제2 전도성 기판의 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함하고, 여기서, 상기 제1 반도체 메모리 셀의 데이터 판독 동작은 제1 전압을 제1 게이트에 인가되고, 제2 전압이 제3 게이트에 인가되어 제1 영역과 제4 영역 사이의 전류가 검출되고, 데이터 기록 동작은 제1 전압보다 더 높은 제3 전압이 제1 게이트에 인가되고, 제2 전압보다 더 높은 제4 전압은 제3 게이트에 인가되며, 제5 전압은 제1 영역에 인가되도록 구성되고, 데이터 소거 동작은 제2 전압보다 더 낮은 제6 전압이 제3 게이트에 인가되고, 제7 전압이 제4 영역에 인가되어 상기 전하가 제2 게이트로부터 도출되도록 구성되며, 데이터 판독 동작은 상기 제2 전압이 제5 게이트에 인가되어 제5 영역과 제6 영역 사이의 전류를 검출하도록 구성되고, 데이터 기록 동작은 상기 제4 전압이 제5 게이트에 인가되고, 제5 전압이 제5 영역에 인가되어 전하가 제4 게이트로 주입되도록 구성되며, 데이터 소거 동작은 제6 전압이 제5 게이트에 인가되고, 제7 전압이 제6 영역에 인가되어 전하가 제4 게이트로부터 도출되도록 구성된다.
본 발명에 따른 반도체 메모리 장치에 있어서, 제1 반도체 메모리 셀로 구성된 제1 스택 게이트 트랜지스터와 제2 반도체 메모리 셀로 구성된 제2 스택 게이트 트랜지스터는 동일한 전압을 이용하여 동작된다.
상기 목적은 제1 반도체 메모리 셀과 제2 반도체 메모리 셀로 구성된 반도체메모리 장치에 의해 달성될 수 있고, 여기서 상기 제1 반도체 메모리 셀은 제1 전도성 제1 기판, 제1 게이트, 제2 전도형의 제2 영역 및 제2 전도형의 제2 영역을 갖는 단일 게이트 트랜지스터와; 상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되고 제2 게이트, 제3 게이트, 제2 전도형의 제3 영역과 제4 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고, 상기 제1 스택 게이트 트랜지스터의 제2 게이트는 내부에 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 제2 영역은 상기 제1 스택 게이트 트랜지스터의 제3 영역에 전기적으로 접속되며, 상기 제2 반도체 메모리 셀은 제1 기판, 제4 게이트, 제5 게이트, 제2 전도형의 제5 영역과 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함하며, 여기서 상기 제1 반도체 메모리 셀 내의 데이터 판독 동작은 제1 전압이 상기 제1 게이트에, 제2 전압은 상기 제3 게이트에 인가되도록 전도되어 제1 영역과 제4 영역 사이의 전류를 검출하고, 데이터 기록 동작은 제1 전압보다 더 높은 제3 전압을 제1 게이트에 인가하고 제2 전압보다 더 큰 제4 전압을 제3 게이트에 인가하도록 도통되고, 제5 전압은 제1 영역에 인가되어 전하를 제2 게이트에 주입하며, 데이터 소거 동작은 제2 전압보다 작은 제6 전압을 제3 게이트에 인가하고 제7 전압을 제4 영역에 인가하도록 도통되어 전하를 제2 게이트로부터 도출하고, 상기 제2 반도체 메모리 셀에 있어서, 데이터 판독 동작은 제2 전압이 제5 게이트에 인가되도록 도통되어 제5 영역과 제6 영역 사이의 전류를 검출하며, 데이터 기록 동작은 제4 전압을 제5 게이트에 인가하고 제5 전압을 제5 영역에 인가되도록 도통되어 전하를 제4 게이트로 주입하며, 데이터 소거 동작은 제6 전압이 제5 게이트에 인가하고 제7 전압을 제6 영역에 인가하도록 도통되어 전하를 제4 게이트로부터 도출한다.
본 발명의 이러한 측면에 따라, 제1 반도체 메모리 셀의 단일 게이트 트랜지스터, 제1 스택 게이트 트랜지스터 및 제2 스택 게이트 트랜지스터는 동일한 전압을 사용하여 동작될 수 있다.
또한 상기 목적은 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 갖는 반도체 메모리 장치에 의해 달성될 수 있다. 여기서 상기 제1 반도체 메모리 셀은 제1 게이트를 갖는 단일 게이트 트랜지스터와; 상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되고 제2 게이트와 제3 게이트를 갖는 제1 스택 게이트 트랜지스터를 포함하며, 상기 제1 스택 게이트 트랜지스터의 제2 게이트는 그것의 내부에 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 소스는 상기 제1 스택 게이트 트랜지스터의 드레인에 전기적으로 접속되고, 상기 제2 반도체 메모리 셀은 제4 게이트와 제5 게이트를 갖는 제2 스택 게이트 트랜지스터를 포함하며, 여기서 상기 제1 반도체 메모리 셀의 제1 게이트와 제3 게이트는 동일한 전위를 갖도록 제어된다.
본 발명의 이러한 측면에 따라, 회로는 상기 단일 게이트 트랜지스터의 제1 게이트를 제1 스택 게이트 트랜지스터의 제3 게이트에 전기적으로 접속시킴으로써 간소화될 수 있다.
상기 목적은 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치에 의해 또한 달성될 수 있고, 여기서 상기 제1 반도체 메모리 셀은 제1 게이트를 갖는 단일 게이트 트랜지스터와; 상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되고 제2 게이트와 제3 게이트를 갖는 제1 스택 게이트 트랜지스터를 포함하며, 상기 제1 스택 게이트 트랜지스터의 제2 게이트는 그것의 내부에 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 소스는 상기 제1 스택 게이트 트랜지스터의 드레인에 전기적으로 접속되며, 상기 제2 반도체 메모리 셀은 제4 게이트와 제5 게이트를 갖는 제2 스택 게이트 트랜지스터를 포함하고, 여기서 제1 게이트는 상기 제1 스택 게이트 트랜지스터의 과잉 소거 때문에 잘못된 전류 검출을 막고, 상기 단일 게이트 트랜지스터는 또한 제2 전도의 제1 반도체 기판에 소스를 형성하는 제1 전도의 제1 영역과 제1 반도체 기판에 드레인을 형성하는 제1 전도의 제2 영역을 또한 포함하며, 상기 제1 스택 게이트 트랜지스터는 제1 반도체 기판에 소스를 형성하는 제1 전도의 제3 영역과 제1 반도체 기판에 드레인을 형성하는 제1 전도의 제4 영역을 추가로 포함하고, 제2 영역은 제3 영역에 전기적으로 접속되고, 상기 제2 스택 게이트 트랜지스터는 제1 반도체 기판에 소스를 형성하는 제2 전도의 제5 영역과 제1 반도체 기판에 드레인을 형성하는 제2 전도의 제6 영역을 또한 포함하며, 상기 제1 반도체 메모리 셀을 구성하는 단일 게이트 트랜지스터의 제2 영역은 상기 제1 스택 게이트 트랜지스터의 제3 영역과 구성되도록 형성된다.
본 발명의 이러한 측면에 따라, 단일 게이트 트랜지스터의 소스 영역과 제1 스택 게이트 트랜지스터의 드레인 영역은 상기 반도체 메모리 장치의 사이즈를 감소시키도록 집적된다.
상기 목적은 동일한 기판 상에 제공된 제1 메모리 셀 어레이와 제2 메모리셀 어레이를 포함하는 반도체 메모리 장치에 의해 또한 달성될 수 있으며, 여기서 상기 제1 메모리 셀 어레이는 각각 제1 기능을 갖는 총 i개의 반도체 메모리 셀을 제1 방향으로 배열하여 상기 제1 메모리 셀 어레이의 워드 선을 구성하고, 각각 제1 기능을 갖는 총 j개의 반도체 메모리 셀을 제2 방향으로 배열하여 상기 제1 메모리 셀 어레이의 비트 선을 구성하도록 구성되고, 상기 제2 메모리 셀 어레이는 각각 제2 기능을 갖는 총 k개의 반도체 메모리 셀을 제1 방향으로 배열하여 상기 제2 메모리 셀 어레이의 워드 선을 구성하고, 각각 제2 기능을 갖는 총 l개의 반도체 메모리 셀을 제2 방향으로 배열하여 상기 제2 메모리 셀 어레이의 비트 선을 구성하도록 구성되며, 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 적어도 하나의 비트 선을 공유한다.
본 발명에 따라, 여러 가지 주변 회로는 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이 사이에서 공유될 수 있어서 칩의 사이즈를 감소시킨다.
또한 본 발명에 따라, i는 k와 같을 수 있으며, 따라서 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 모든 비트 선을 공유할 수 있다.
제2 기능을 갖는 반도체 메모리 셀은 k=i/n과 l=m*n이 되고 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 모든 비트 선을 공유하도록 배열될 수 있다.
본 발명에 따라, 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 제1 메모리 셀의 X 방향 사이즈와 제2 메모리 셀의 X 방향 사이즈가 상이할 때라도 모든 비트 선을 공유할 수 있다.
제1 기능을 갖는 반도체 메모리 셀은 제1 전도형의 제1 기판, 제1 기판 상에 제공된 제1 절연막, 이 제1 절연막 상에 제공된 제1 게이트, 제1 기판에 소스를 형성하는 제2 전도형의 제1 영역, 제1 기판에 드레인을 형성하는 제2 전도형의 제2 영역을 갖는 단일 게이트 트랜지스터 및 제1 기판, 제1 기판 상에 제공된 제2 절연막, 이 제2 절연막 상에 제공된 제2 게이트, 이 제2 게이트 상에 제공된 제3 절연막, 이 제3 절연막 상에 제공된 제3 게이트, 제1 기판에 소스를 형성하는 제2 전도의 제3 영역 및 제1 기판에 드레인을 형성하는 제2 전도의 제4 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고, 여기서 제2 기능을 갖는 상기 반도체 메모리 셀은 제1 기판, 제2 기판 상에 제공된 제4 절연막, 이 제4 절연막 상에 제공된 제4 게이트, 이 제4 게이트 상에 제공된 제5 게이트, 제1 기판에 소스를 형성하는 제2 전도의 제5 영역 및 제1 기판에 드레인을 형성하는 제2 전도의 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함한다.
본 발명에 따라, 제1 메모리 셀 어레이의 기억 용량과 제2 메모리 셀 어레이의 기억 용량은 제1 반도체 메모리 셀을 비트 선에 접속시키는 방법을 변경시킴으로서 배선 공정에서 변경될 수 있다.
제2 영역은 제3 영역에 전기적으로 접속될 수 있고, 제1 영역과 제5 영역은 각 비트 선에 접속될 수 있다.
본 발명에 따라, 제1 기능을 갖는 반도체 메모리 셀은 제1 기능을 제공하도록 구성되어 결과적으로 제1 기능과 제2 기능을 갖는 반도체 메모리 장치가 된다.
제3 영역과 제5 영역은 각 비트 선에 접속될 수 있다.
본 발명에 따라, 제1 기능을 갖는 반도체 메모리 셀은 제2 기능을 제공하도록 구성되어, 결과적으로 제2 기능만을 갖는 반도체 메모리 장치가 된다.
제1 기능을 갖는 반도체 메모리 셀의 제2 영역과 제3 영역이 서로 전기적으로 접속된 제1 구성과 제3 영역이 관련된 비트 선에 접속된 제2 구성 사이의 상기 반도체 메모리 장치를 조립하는 과정에서 선택이 가능할 수 있다.
본 발명에 따라, 제1 메모리 셀 어레이의 기억 용량과 제2 메모리 셀의 기억 용량은 상기 제1 반도체 메모리 셀을 상기 비트 선에 접속시키는 방법을 변경함으로써 배선 과정에서 변경될 수 있다.
제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 적어도 하나의 비트 선을 공유할 수 있다.
본 발명에 따라, 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 규칙적인 간격의 일부 비트 선을 공유할 수 있다.
상기 목적은 동일한 기판 상에 제공된 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하는 반도체 메모리 장치에 의해 달성될 수 있고, 여기서 상기 제1 메모리 셀 어레이는 각각 제1 기능을 갖는 총 i개의 반도체 메모리 셀을 제1 방향으로 배열하여 상기 제1 메모리 셀 어레이의 워드 선을 구성하고, 각각 제1 기능을 갖는 총 j개의 반도체 메모리 셀을 제2 방향으로 배열하여 상기 제1 메모리 셀 어레이의 비트 선을 구성하도록 구성되고, 상기 제2 메모리 셀 어레이는 각각 제2 기능을 갖는 총 k개의 반도체 메모리 셀을 제1 방향으로 배열하여 상기 제2 메모리 셀 어레이의 워드 선을 구성하고, 각각 제2 기능을 갖는 총 l개의 반도체 메모리 셀을 제2 방향으로 배열하여 상기 제2 메모리 셀 어레이의 비트 선을 구성하도록 구성되며, 상기 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 적어도 하나의 워드 선을 공유한다.
본 발명에 따라, 제1 메모리 셀 어레이와 제2 메모리 셀 어레이는 워드 선을 공유할 수 있다.
상기 목적은 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 각각 갖는 제2 반도체 메모리 셀로 구성된 반도체 메모리 장치에 의해 달성될 수 있고, 여기서 제1 반도체 메모리 셀과 제2 반도체 메모리 셀은 연속하는 어드레스를 갖는다.
본 발명에 따라, 고속 소거를 할 수 있는 메모리 셀과 보통의 메모리 셀은 연속하는 어드레스 공간에 배열될 수 있다.
상기 목적은 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 갖는 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치에 의해 달성될 수 있고, 여기서 제1 반도체 메모리 셀을 구동하는 제1 워드 선 디코더와 제2 반도체 메모리 셀을 구동하는 제2 워드 선 디코더는 동일하다.
본 발명에 따라, 고속 소거 가능한 메모리 셀과 보통의 메모리 셀은 워드 디코더를 공유할 수 있다.
상기 목적은 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 각각 갖는 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치에 의해 달성될 수 있고, 여기서 제1 반도체 메모리 셀을 구동하는 제1 워드 선 디코더와 제2 반도체 메모리 셀을 구동하는 제2 워드 선 디코더는 디코딩 유닛을 공유한다.
본 발명의 이러한 관점에 따라, 고속 소거가 가능한 메모리 셀과 보통의 메모리 셀은 일부 회로(디코딩 유닛)를 공유할 수 있다.
도 1a는 스택 게이트 트랜지스터에 대한 평면도.
도 1b는 스택 게이트 트랜지스터에 대한 측단면도.
도 2는 8비트 플래시메모리의 주변 회로와 트랜지스터를 나타내는 도면.
도 3은 4메가비트 플래시 메모리에 대한 전체 구성을 나타내는 도면.
도 4a와 도 4b는 과잉 소거 문제가 해결된 제1 구조에 따른 메모리 셀을 나타내는 도면.
도 5는 과잉 소거 문제가 해결된 제2 구조에 따른 메모리 셀을 나타내는 도면.
도 6은 과잉 소거 문제가 제거된 메모리 셀과 보통의 플래시 메모리 셀이 공존하는 구조를 나타내는 도면.
도 7은 상이한 형태의 메모리 셀 매트릭스가 공존하는 종래 기술에 따른 구조를 나타내는 도면.
도 8은 상이한 형태의 메모리 셀 매트릭스가 공존하는 종래 기술에 따른 다른 구조를 나타내는 도면.
도 9는 본 발명의 제1 구조에 따른 메모리 셀을 나타내는 도면.
도 10a는 본 발명의 제2 구조에 따른 메모리 셀에 대한 평면도.
도 10b는 본 발명의 제1 구조에 따른 메모리 셀에 대한 측단면도.
도 11은 본 발명에 따른 메모리 셀 어레이를 나타내는 도면.
도 12는 4메가비트 플래시 메모리의 전체 구조를 나타내는 도면.
도 13은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제1 방법을 나타내는 도면.
도 14는 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제2 방법을 나타내는 도면.
도 15는 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제3 방법을 나타내는 도면.
도 16은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제4 방법을 나타내는 도면.
도 17은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제5 방법을 나타내는 도면.
도 18은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제6 방법을 나타내는 도면.
도 19a와 도 19b는 도 18의 방법을 실시하는 방법을 나타내는 도면.
도 20은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리가 하나의 칩상에 공존할 수 있는 본 발명에 따른 제7 방법을 나타내는 도면.
도 21a와 도 21b는 도 20의 방법을 실시하는 방법을 나타내는 도면.
〈도면의 주요부분에 대한 부호의 설명〉
31: EEPROM 셀 매트릭스
32: 플래시 EEPROM 셀 매트릭스
101: P형 실리콘(Si) 기판
103: N형 Si 소스
104: 절연체
105: 플로팅 게이트(FG)
107: 폴리실리콘 제어 게이트(CG)
201, 209: 6V 발생 회로
202: 전류 검출 회로
203, 210: 5V/0V 스위칭 회로
204, 206: 상태 제어 회로
205: 명령 디코딩 회로
207: 9V 발생 회로
208: -10V 발생 회로
211: X 디코더 회로
상기 목적을 달성하기 위해, 즉 종래 기술에 따른 메모리 셀 MC1로 구성된 반도체 메모리 유닛과 메모리 셀 MC2로 구성된 반도체 메모리 유닛 사이에서 주변 회로를 공유하기 위해, 메모리 셀 MC1로 구성된 반도체 메모리 유닛과 메모리 셀 MC2로 구성된 반도체 메모리 유닛은 동일한 전압을 사용하여 동작될 수 있다. 실제로, 만일 메모리 셀 MC1 및 메모리 셀 MC2의 스택 게이트 트랜지스터 SGT가 동일한 구조와 크기를 가진다면, 전부 동일한 전압을 사용하여 동작된다. 다만, 동일한 동작 전압을 사용하면, 동일한 구조와 크기를 갖는 메모리 셀 MC1의 스택 게이트 트랜지스터 SGT와 메모리 셀 MC2의 스택 게이트 트랜지스터 SGT는 과잉 소거 문제가 해결되고, 따라서 소거 레벨을 반복하여 검출할 필요가 없고 메모리 셀 MC1의 소거 속도를 증가시킨다. 하지만, 속도의 증가는 제한된다. 소거 속도를 개선하는 것은 메모리 셀 MC1의 스택 게이트 트랜지스터 SGT를 메모리 셀 MC2의 스택 게이트 트랜지스터 SGT보다 더 크게함으로써 증대되고, 결과적으로 메모리 셀 MC1의 소거는 더 빠른 속도로 발생된다. 동일한 크기 하에 소거 속도를 개선하는 것은 메모리 셀 MC2보다 더 큰 유전체 율을 갖도록 메모리 셀 MC1의 CG와 FG 사이의 절연체를 구성함으로써 가능하고, 결과 용량 Ccf를 증가시킨다. 만일 메모리 셀 MC1의 트랜지스터 TrN의 플로팅 게이트 FG의 폭이 도 9에 도시된 것처럼 증가된다면 처리 추가나변경을 하지 않고 용량 Ccf가 증대될 수 있다. 도 9에 있어서, 도 4와 도 6의 대응하는 성분과 동일한 성분은 동일한 도면 부호로 표시하였고 설명도 생략한다.
전술한 바와 같이, 메모리 셀 MC1의 스택 게이트 트랜지스터 SGT와 메모리 셀 MC2의 스택 게이트 트랜지스터 SGT를 동일한 전압을 이용하여 동작시키는 것이 가능하지만, 소거는 메모리 셀 MC1에서만 고속으로 발생하게 된다.
또한, 메모리 셀 MC1의 트랜지스터 TrS는 스택 게이트 트랜지스터 SGT와 동일한 전압을 사용하여 동작할 수 있다. 또한 트랜지스터 TrN의 제어 게이트 CG를 메모리 셀 MC1의 트랜지스터 TrS의 게이트에 전기적으로 접속시키는 것이 가능하다.
도 10에 도시된 비와 같이, 트랜지스터 TrS의 소스 영역과 트랜지스터 TrN의 드레인 영역을 일체화시키는 것이 가능하다. 이러한 방법으로, 반도체 메모리 장치의 사이즈는 감소된다. 도 10에 있어서, 도 4의 대응하는 성분과 동일한 성분은 동일한 도면 부호를 사용하였고, 설명은 생략한다.
이러한 방법으로, 상이한 기능의 반도체 메모리 셀 어레이를 동일한 칩상에서 조립하는 것이 가능하다. 도 11은 이러한 조립에 대한 실시예를 나타낸다. 트랜지스터 ST000, SGT000, ST001, SGT001, ST100, SGT100, ST101, SGT101은 고속 소거가 가능한 플래시 메모리 유닛을 구성한다. 트랜지스터 SGT010, SGT011, SGT110, SGT111은 보통의 플래시 메모리부를 구성한다. SWy0, SWy1, SWsby00, SWsby10, SWsby01, SWsby11은 스위치(MIS 트랜지스터)를 나타낸다. 트랜지스터 ST000, ST001의 드레인은 서브 비트 선SBTL00에 공통으로 접속되고, 트랜지스터 ST100과 ST101의 드레인은 서브 비트 선 SBL10에 공통으로 접속되며, 트랜지스터 SGT010과 SGT011의 드레인은 서브 비트 선 SBTL01에 공통으로 접속되고, 트랜지스터 SGT110과 SGT111의 드레인은 서브 비트 선 SBL11에 공통으로 접속된다. 비트 선 SBTL00은 스위치 SWsby00을 통해 글로벌 비트 선 GBTL0에 접속되고, 서브 비트 선 SBTL01은 스위치 SWsby01을 통해 글로벌 비트 선 GBTL0에 접속되며, 서브 비트 선 SBTL10은 스위치 SWsby10을 통해 글로벌 비트 선 GBTL1에 접속되고, 서브 비트 선 SBTL11은 스위치 SWsby11을 통해 글로벌 비트 선 SBTL1에 접속된다. 글로벌 비트 선 GBTL0은 스위치 SWy0을 통해 버스 BSL에 접속되고, 글로벌 비트 선 GBTL1은 스위치 SWy0을 통해 버스 BSL에 접속된다. 6V 발생 회로, 전기 전류 검출 회로 및 5V/0V 스위칭 회로를 포함하는 여러 가지 주변 회로는 고속 소거가 가능한 플래시 메모리 유닛과 보통의 플래시 메모리 유닛 사이에서 공유될 수 있고, 전술한 바와 같이 메모리 셀 어레이를 구성함으로써 칩 사이즈는 감소된다.
도 12는 도 11에 도시된 메모리 셀 어레이를 갖는 4메가비트 플래시 메모리의 전체 구성을 나타낸다.
도 12에 있어서, 명령 디코딩 회로(504)는 제어 회로(503)의 제어 하에 단자 A00 내지 A180을 통해 제공된 명령 셋을 디코딩 한다. 디코딩된 명령에 기초하여,상태 제어 회로(505)는 9V 발생 회로(506), -10V 발생 회로(507), 6V 발생 회로(508), 5V/0V 스위칭 회로(509)의 상태를 제어한다. X 디코더 회로(510)는 제어 회로(503), 9V 발생 회로(506) 및 -10V 발생 회로(507)에 기초하여 단자 A110 내지 A180을 통해 제공된 어드레스 신호를 디코딩하고, 소정의 전압을 워드 선에 공급한다. 블록 선택 디코더(511)는 단자 A80 내지 A100을 통해 제공된 어드레스 신호를 디코딩하고, 제어 회로(503)와 9V 발생 회로(506)로부터의 신호에 기초하여 소거 블록과 서브 비트 선을 선택한다. Y 디코더 회로(512)는 단자 A00 내지 A70을 통해 제공된 어드레스 신호를 디코딩하고, 제어 회로(503)와 9V 발생 회로(506)로부터의 신호에 기초하여 글로벌 비트 선을 선택한다. 센스 앰프/기록 회로(513)는 메모리 셀에 기록된 데이터를 검출함과 동시에 데이터를 기록한다. 메모리 유닛(514)은 복수의 소거 블록을 포함하고, 각 소거 블록은 도 11에 도시된 구조를 갖는다.
도 13은 고속 소거가 가능한 플래시 메모리와 보통의 플래시 메모리를 공존할 수 있게 하는 본 발명에 따른 제1 방법을 나타낸다. 도 13에 점선으로 표시된 부분은 도 4에 도시된 메모리 셀이나 도 10에 도시된 본 발명에 따른 고속 소거 플래시 메모리 셀을 나타낸다. 일점 쇄선으로 표시된 부분은 도 1에 도시된 보통의 플래시 메모리 셀을 나타낸다. 도 13에 도시된 것처럼, 만일 단일 게이트 트랜지스터와 스택 게이트 트랜지스터 SGT로 구성된 고속 소거 플래시 메모리 셀이 스택 게이트 트랜지스터로만 구성된 보통의 플래시 메모리 셀의 X 방향 사이즈와 동일하면 모든 글로벌 비트 선을 쉽게 공유할 수 있다.
만일 단일 게이트 트랜지스터와 스택 게이트 트랜지스터 SGT로 구성된 고속 소거 플래시 메모리 셀의 X 방향 사이즈가 스택 게이트 트랜지스터 SGT로만 구성된 보통의 플래시 메모리 셀의 X 방향 사이즈가 크더라도, 모든 비트 선은 도 14의 배열을 사용하여 공유될 수 있다. 도 14의 점선으로 표시된 부분은 도 5에 도시된 것처럼 확장된 게이트 폭을 갖는 고속 소거 플래시 메모리 셀을 나타내며, 일점 쇄선으로 표시된 부분은 도 1에 도시된 보통의 플래시 메모리를 나타내는 것이다.
도 15에 도시된 바와 같이, 고속 소거 플래시 메모리 셀과 서브 비트 선 사이의 접속 방법을 변경함으로써 배선 공정에서 고속 소거 플래시 메모리의 기억 용량과 보통의 플래시 메모리의 기억 용량을 변경할 수 있다. 도 15의 점선으로 표시된 부분은 도 4에 도시된 메모리 셀이나 도 10에 도시된 본 발명에 따른 고속 소거 플래시 메모리를 나타내고, 일점 쇄선으로 표시된 부분은 도 1에 도시된 보통의 플래시 메모리를 나타낸다.
도 15a와 도 15b는 비트 선의 접속만 상이한 메모리 셀의 배열을 나타낸다.
도 15a에 있어서, 2개의 메모리 셀은 고속 소거 플래시 메모리를 구성하고, 2개의 메모리 셀은 보통의 플래시 메모리를 구성한다. 도 15b는 총 4개의 메모리 셀이 보통의 플래시 메모리를 구성한다. 즉, 도 15b의 배열에서 단일 게이트 트랜지스터는 기능하지 않는다. 따라서, 2 종류의 반도체 메모리 장치는 보통의 반도체 메모리 제조 공정을 이용하여 만들어질 수 있고, 하나는 오직 보통 플래시 메모리만을 포함하고, 다른 것은 보통 플래시 메모리와 고속 소거 플래시 메모리를 포함한다. 또한, 보통의 플래시 메모리와 고속 소거 플래시 메모리의 용량을 변경할 수있다.
이러한 가변성은 생산성 향상에 중요하게 작용한다. 이것은 모든 비트 선을 공유하는데 필수적인 것은 아니다. 도 16에 도시된 바와 같이, 일정한 간격의 일부 비트 선을 공유하는 것을 생각할 수 있다.
전술한 바와 같이 비트 선을 공유하는 것 이외에, 도 17에 도시된 바와 같이 워드 선을 공유하는 구성을 생각할 수 있다. 도 17의 일점 쇄선으로 표시된 부분은 보통의 플래시 메모리 셀을 나타내고, 점선으로 표시된 부분은 고속 소거 플래시 메모리 셀을 나타낸다. 도 11에 도시된 바와 같이 셀 어레이의 경우에 있어서, 트랜지스터 ST000과 트랜지스터 SGT000은 어드레스 #0에 액세스 될 수 있고, 트랜지스터 ST100과 트랜지스터 SGT100은 어드레스 #1에 액세스 될 수 있으며, 트랜지스터 ST001과 트랜지스터 SGT001은 어드레스 #2에 액세스 될 수 있고, 트랜지스터 ST101과 트랜지스터 SGT101은 어드레스 #3에 액세스 될 수 있으며, 트랜지스터 ST010은 어드레스 #4에 액세스 될 수 있고, 트랜지스터 SGT110은 어드레스 #5에 액세스 될 수 있으며, 트랜지스터 SGT011은 어드레스 #6에 액세스 될 수 있고, 트랜지스터 SGT111은 어드레스 #7에 액세스 될 수 있다. 즉, 고속 소거 플래시 메모리 유닛과 보통의 플래시 메모리 유닛을 연속하는 어드레스 공간에 배열할 수 있다. 종래 기술은 기능이 상이한 메모리 어레이가 제어 단자에 의해 선택할 수 있기 때문에, 이러한 배열은 좀더 편리성을 제공한다.
도 11과 도 17은 칩 사이즈가 축소된 방법과, 메모리 셀 MC1과 메모리 셀 MC2가 비트 선과 워드 선을 공유함으로써 메모리 셀 어레이를 동작하는 주변 회로를 공유하는 방법을 나타낸다. 도 18은 또 다른 배열을 나타낸다. 메모리 셀 MC1과 메모리 셀 MC2가 동일한 전압 상에서 동작하도록 주어질 때(고속 소거 메모리 셀의 단일 게이트 트랜지스터의 게이트가 스택 게이트 트랜지스터의 제어 게이트에 전기적으로 접속될 때), 워드 선 디코더는 도 18에 도시된 바와 같이 메모리 셀 MC1과 메모리 셀 MC2 사이에서 공유될 수 있다. 도 18의 워드 선 디코더는 도 12에 도시된 X 디코더와 동등하다. 디코딩 유닛(603)으로부터 제공된 신호는 버퍼(604)와 전압 전환 회로(605)를 통해 MC1과 MC2에 공통으로 공급된다. 도 19a와 도 19b는 도 18의 방법을 실시하는 방법을 나타낸다. 도 19a에 도시된 바와 같이, 워드 선 디코더는 5V 전원, 9V 발생 회로 및 -10V 발생 회로로부터의 신호에 따라 워드 선에 공급된 전압을 선택하는 전압 전환 회로(605)를 포함한다. 도 18과 도 19a에 도시된 실시예에 있어서, 메모리 셀 MC1과 MC2는 디코딩 유닛(603) 이외에 버퍼(604)와 전압 전환 회로(605)를 공유한다. 도 19b는 메모리 셀의 선택 및 비선택시 워드 선에 출력된 전압을 나타낸다.
상이한 전압이 메모리 셀의 워드 선에 제공되었을 때, 회로 중 하나의 회로(디코딩 유닛(603))는 도 20에 도시된 바와 같이 메모리 셀들 사이에 공유되는 것을 생각할 수 있다. 공유된 디코딩 유닛(603)으로부터 출력된 신호는 버퍼(1604) 및 전압 전환 회로(1605)를 통해 MC2에 공급되고, 버퍼(2604) 및 전압 전환 회로(2605)를 통해 MC1에 공급된다. 도 21a에 도시된 바와 같이, 전압 전환회로(1605)는 디코딩 유닛(603)으로부터 출력된 신호와 5V 전원, 9V 발생 회로 및 -10V 회로로부터의 신호에 따라 보통의 플래시 메모리의 워드 선에 공급되는 전압을 선택한다. 마찬가지로, 전압 전환 회로(2605)는 디코딩 유닛(603)으로부터 출력된 신호와 5V 전원, 9V 발생 회로 및 -10V 회로로부터의 신호에 따라 고속 소거 플래시 메모리의 워드 선에 공급된 전압을 선택한다. 도 21b는 메모리 셀이 선택되었을 때와 선택되지 않았을 때의 워드 선에 출력된 전압을 나타낸다.
본 발명은 상기 기술된 실시예에 제한되지 않으며, 본 발명의 범주에서 벗어나지 않고 변형과 변경이 가능하다.
예를 들어, 상이한 기능의 메모리 셀들 사이의 비트 선과 워드 선을 공유할 수 있게 하는 기술은 플래시 메모리와 고속 소거 플래시 메모리에 적용하는데 제한되지 않는다. 여기 개시된 기술은 DRAM, SRAM 및 마스크 ROM과 같은 여러 가지 종류의 메모리 셀에 적용할 수 있다.
본 발명은 작은 용량, 작은 소거 유닛 및 짧은 소거 시간의 특색을 갖는 플래시 메모리와, 큰 용량, 큰 소거 유닛 및 긴 소거 시간의 특색을 갖는 플래시 메모리를 저 비용으로 하나의 칩상에 조립하고, 플래시 메모리가 주변 회로를 공유하는 상업적으로 유용한 반도체 메모리 장치를 제공한다.

Claims (16)

  1. 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀은
    제1 전도형의 제1 기판, 제1 게이트, 제2 전도형의 제1 영역 및 상기 제2 전도형의 제2 영역을 갖는 단일 게이트 트랜지스터와,
    상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되어 제2 게이트, 제3 게이트, 상기 제2 전도형의 제3 영역 및 상기 제2 전도형의 제4 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고,
    상기 제1 스택 게이트 트랜지스터의 상기 제2 게이트는 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 상기 제2 영역은 상기 제1 스택 게이트 트랜지스터의 상기 제3 영역에 전기적으로 접속되며,
    상기 제2 반도체 메모리 셀은
    상기 제1 기판, 제4 게이트, 제5 게이트, 상기 제2 전도형의 제5 영역 및 상기 제2 전도형의 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함하고,
    상기 제1 반도체 메모리 셀에서,
    데이터 판독 동작은 제1 전압이 상기 제1 게이트에 인가되고 제2 전압이 상기 제3 게이트에 인가되어 상기 제1 영역과 상기 제4 영역 사이에서 전류가 검출되도록 수행되고,
    데이터 기록 동작은 상기 제1 전압보다 높은 제3 전압이 상기 제1 게이트에 인가되고 상기 제2 전압보다 높은 제4 전압이 상기 제3 게이트에 인가되며 제5 전압이 상기 제1 영역에 인가되도록 수행되고,
    데이터 소거 동작은 상기 제2 전압보다 낮은 제6 전압이 상기 제3 게이트에 인가되고 제7 전압이 상기 제4 영역에 인가되어 전하가 상기 제2 게이트로부터 도출되도록 수행되고,
    상기 제2 반도체 메모리 셀에서,
    데이터 판독 동작은 상기 제2 전압이 상기 제5 게이트에 인가되어 상기 제5 영역과 상기 제6 영역 사이의 전류가 검출되도록 수행되고,
    데이터 기록 동작은 상기 제4 전압이 상기 제5 게이트에 인가되고 상기 제5 전압이 상기 제5 영역에 인가되어 전하가 상기 제4 게이트로 주입되도록 수행되고,
    데이터 소거 동작은 상기 제6 전압이 상기 제5 게이트에 인가되고 상기 제7 전압이 상기 제6 영역에 인가되어 상기 전하가 상기 제4 게이트로부터 도출되도록 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀은
    제1 전도형의 제1 기판, 제1 게이트, 제2 전도형의 제1 영역 및 상기 제2 전도형의 제2 영역을 갖는 단일 게이트 트랜지스터와,
    상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되어 제2 게이트, 제3 게이트, 상기 제2 전도형의 제3 영역 및 상기 제2 전도형의 제4 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고,
    상기 제1 스택 게이트 트랜지스터의 상기 제2 게이트는 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 상기 제2 영역은 상기 제1 스택 게이트 트랜지스터의 상기 제3 영역에 전기적으로 접속되며,
    상기 제2 반도체 메모리 셀은 상기 제1 기판, 제4 게이트, 제5 게이트, 상기 제2 전도형의 제5 영역 및 상기 제2 전도형의 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함하고,
    상기 제1 반도체 메모리 셀에서,
    데이터 판독 동작은 제1 전압이 상기 제1 게이트에 인가되고 제2 전압이 상기 제3 게이트에 인가되어 상기 제1 영역과 상기 제4 영역 사이의 전류가 검출되도록 수행되고,
    데이터 기록 동작은 상기 제1 전압보다 높은 제3 전압이 상기 제1 게이트에 인가되고 상기 제2 전압보다 높은 제4 전압이 상기 제3 게이트에 인가되며 제4 전압이 상기 제1 영역에 인가되어 전하가 상기 제2 게이트에 주입되도록 수행되고,
    데이터 소거 동작은 상기 제2 전압보다 낮은 제6 전압이 상기 제3 게이트에 인가되고 제7 전압이 상기 제4 영역에 인가되어 상기 전하가 상기 제2 게이트로부터 도출되도록 수행되고,
    상기 제2 반도체 메모리 셀에서,
    데이터 판독 동작은 상기 제2 전압이 상기 제5 게이트에 인가되어 상기 제5 영역과 상기 제6 영역 사이의 전류가 검출되도록 수행되고,
    데이터 기록 동작은 상기 제4 전압이 상기 제5 게이트에 인가되고 상기 제5 전압이 상기 제5 영역에 인가되어 전하가 상기 제4 게이트로 주입되도록 수행되고,
    데이터 소거 동작은 상기 제6 전압이 상기 제5 게이트에 인가되고 상기 제7 전압이 상기 제6 영역에 인가되어 상기 전하가 상기 제4 게이트로부터 도출되도록 수행되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀은
    상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되어 제2 게이트 및 제3 게이트를 갖는 제1 스택 게이트 트랜지스터를 포함하고,
    상기 제1 스택 게이트 트랜지스터의 상기 제2 게이트는 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 소스는 상기 제1 스택 게이트 트랜지스터의 드레인에 전기 접속되며,
    상기 제2 반도체 메모리 셀은 상기 제4 게이트 및 제5 게이트를 갖는 제2 스택 게이트 트랜지스터를 포함하고,
    상기 제1 게이트 및 상기 제1 반도체 메모리 셀의 제3 게이트는 동일한 전위를 갖도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 반도체 메모리 셀과 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀은
    상기 단일 게이트 트랜지스터와 동일한 칩상에 제공되어 제2 게이트 및 제3 게이트를 갖는 제1 스택 게이트 트랜지스터를 포함하고,
    상기 제1 스택 게이트 트랜지스터의 상기 제2 게이트는 전하를 저장함으로써 데이터를 기억하고, 상기 단일 게이트 트랜지스터의 소스는 상기 제1 스택 게이트 트랜지스터의 드레인에 전기적으로 접속되며,
    상기 제2 반도체 메모리 셀은 상기 제4 게이트 및 제5 게이트를 갖는 제2 스택 게이트 트랜지스터를 포함하고,
    상기 제1 게이트는 소정의 전압에 기초하여 상기 제1 스택 게이트 트랜지스터 내의 과잉 소거에 의한 잘못된 전류 검출을 방지하며,
    상기 단일 게이트 트랜지스터는 제2 전도의 제1 반도체 기판에 소스를 형성하는 제1 전도의 제1 영역과 상기 제1 반도체 기판에 드레인을 형성하는 상기 제1 전도의 제2 영역을 추가로 포함하고,
    상기 제1 스택 게이트 트랜지스터는 상기 제1 반도체 기판에 소스를 형성하는 상기 제1 전도의 제3 영역과 상기 제1 반도체 기판에 드레인을 형성하는 상기 제1 전도의 제4 영역을 추가로 포함하며, 상기 제2 영역은 상기 제3 영역에 전기적으로 접속되고,
    상기 제2 스택 게이트 트랜지스터는 상기 제1 반도체 기판에 소스를 형성하는 상기 제2 전도의 제5 영역과 상기 제1 반도체 기판에 드레인을 형성하는 상기 제2 전도의 제6 영역을 추가로 포함하며,
    상기 제1 반도체 메모리 셀을 구성하는 상기 단일 게이트 트랜지스터의 상기 제2 영역은 상기 제1 스택 게이트 트랜지스터의 제3 영역과 일체로 되도록 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 동일한 기판 상에 제공된 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하는 반도체 메모리 장치로서,
    상기 제1 메모리 셀 어레이는 각각 제1 기능을 갖는 총 i개의 반도체 메모리 셀이 제1 방향으로 배열되어 상기 제1 메모리 셀 어레이의 워드 선을 구성하고, 각각 상기 제1 기능을 갖는 총 j개의 반도체 메모리 셀이 제2 방향으로 배열되어 상기 제1 메모리 셀 어레이의 비트 선을 구성하도록 구성되고,
    상기 제2 메모리 셀 어레이는 각각 제2 기능을 갖는 총 k개의 반도체 메모리 셀이 상기 제1 방향으로 배열되어 상기 제2 메모리 셀 어레이의 워드 선을 구성하고, 각각 상기 제2 기능을 갖는 총 l개의 반도체 메모리 셀이 상기 제2 방향으로 배열되어 상기 제2 메모리 셀 어레이의 비트 선을 구성하도록 구성되며,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 적어도 하나의 비트 선을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, i는 k와 동일한 개수이고, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 모든 비트 선을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 제2 기능을 갖는 상기 반도체 메모리 셀은 배열되어 k=i/n이 되고 l=m*n이 되며, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 모든 비트 선을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 제1 기능을 갖는 상기 반도체 메모리 셀은
    제1 전도형의 제1 기판, 상기 제1 기판 상에 제공된 제1 절연막, 상기 제1 절연막 상에 제공된 제1 게이트, 상기 제1 기판에 소스를 형성하는 제2 전도형의 제1 영역, 상기 제1 기판에 드레인을 형성하는 제2 전도형의 제2 영역을 갖는 단일 게이트 트랜지스터와,
    상기 제1 기판, 상기 제1 기판 상에 제공된 제2 절연막, 이 제2 절연막 상에 제공된 제2 게이트, 이 제2 게이트 상에 제공된 제3 절연막, 이 제3 절연막 상에 제공된 제3 게이트, 상기 제1 기판에 소스를 형성하는 상기 제2 전도의 제3 영역 및 상기 제1 기판에 드레인을 형성하는 상기 제2 전도의 제4 영역을 갖는 제1 스택 게이트 트랜지스터를 포함하고,
    상기 제2 기능을 갖는 상기 반도체 메모리 셀은,
    상기 제1 기판, 상기 제2 기판 상에 제공된 제4 절연막, 이 제4 절연막 상에제공된 제4 게이트, 이 제4 게이트 상에 제공된 제5 게이트, 상기 제1 기판에 소스를 형성하는 상기 제2 전도의 제5 영역 및 상기 제1 기판에 드레인을 형성하는 상기 제2 전도의 제6 영역을 갖는 제2 스택 게이트 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2 영역은 상기 제3 영역에 전기적으로 접속되고, 상기 제1 영역과 제5 영역은 상기 각 비트 선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제3 영역과 상기 제5 영역은 상기 각 비트 선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제1 기능을 갖는 상기 반도체 메모리 셀의 상기 제2 영역과 제3 영역이 서로 전기적으로 접속되는 제1 구성과 상기 제3 영역이 상기 관련 비트 선에 접속되는 제2 구성 사이의 상기 반도체 메모리 장치를 제작하는 공정 중에 선택할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제5항에 있어서, 상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 적어도 하나의 상기 비트 선을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 동일한 기판 상에 제공된 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하는 반도체 메모리 장치로서,
    상기 제1 메모리 셀 어레이는 각각 제1 기능을 갖는 총 i개의 반도체 메모리 셀이 제1 방향으로 배열되어 상기 제1 메모리 셀 어레이의 워드 선을 구성하고, 각각 상기 제1 기능을 갖는 총 j개의 반도체 메모리 셀이 제2 방향으로 배열되어 상기 제1 메모리 셀 어레이의 비트 선을 구성하도록 구성되고,
    상기 제2 메모리 셀 어레이는 각각 제2 기능을 갖는 총 k개의 반도체 메모리 셀이 상기 제1 방향으로 배열되어 상기 제2 메모리 셀 어레이의 워드 선을 구성하고, 각각 상기 제2 기능을 갖는 총 l개의 반도체 메모리 셀이 상기 제2 방향으로 배열되어 상기 제2 메모리 셀 어레이의 비트 선을 구성하도록 구성되며,
    상기 제1 메모리 셀 어레이와 상기 제2 메모리 셀 어레이는 적어도 하나의 워드 선을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 각각 갖는 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀과 상기 제2 반도체 메모리 셀은 연속적인 어드레스를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 각각 갖는 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀을 구동하는 제1 워드 선 디코더와 상기 제2 반도체 메모리 셀을 구동하는 제2 워드 선 디코더는 동일한 것을 특징으로 하는 반도체 메모리 장치.
  16. 제1 기능을 각각 갖는 제1 반도체 메모리 셀과 제2 기능을 각각 갖는 제2 반도체 메모리 셀을 포함하는 반도체 메모리 장치로서,
    상기 제1 반도체 메모리 셀을 구동하는 제1 워드 선 디코더와 상기 제2 반도체 메모리 셀을 구동하는 제2 워드 선 디코더는 디코딩 유닛을 공유하는 것을 특징으로 하는 반도체 메모리 장치.
KR1019980014675A 1997-04-25 1998-04-24 대용량및고속소거에적합한반도체메모리장치 KR100295794B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP97-109792 1997-04-25
JP10979297 1997-04-25
JP98-082302 1998-03-27
JP08230298A JP3737276B2 (ja) 1997-04-25 1998-03-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19980081699A KR19980081699A (ko) 1998-11-25
KR100295794B1 true KR100295794B1 (ko) 2001-08-07

Family

ID=26423325

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980014675A KR100295794B1 (ko) 1997-04-25 1998-04-24 대용량및고속소거에적합한반도체메모리장치

Country Status (3)

Country Link
US (1) US6115315A (ko)
JP (1) JP3737276B2 (ko)
KR (1) KR100295794B1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2504743B2 (ja) * 1985-03-18 1996-06-05 日本電気株式会社 半導体記憶装置
JP4212171B2 (ja) * 1999-01-28 2009-01-21 株式会社ルネサステクノロジ メモリ回路／ロジック回路集積システム
JP3779480B2 (ja) * 1999-02-10 2006-05-31 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP2004023062A (ja) * 2002-06-20 2004-01-22 Nec Electronics Corp 半導体装置とその製造方法
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
EP1713083B1 (en) * 2005-04-11 2018-02-21 Micron Technology, Inc. Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor
US7295472B2 (en) 2005-04-11 2007-11-13 Stmicroelectronics S.R.L. Integrated electronic non-volatile memory device having nand structure
KR100602320B1 (ko) * 2005-05-03 2006-07-18 주식회사 하이닉스반도체 프로그램 속도가 균일한 비휘발성 메모리 소자
JP5483659B2 (ja) * 2006-03-31 2014-05-07 株式会社半導体エネルギー研究所 半導体装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7746701B2 (en) * 2008-01-10 2010-06-29 Micron Technology, Inc. Semiconductor memory device having bit line pre-charge unit separated from data register
US8458562B1 (en) * 2008-12-30 2013-06-04 Micron Technology, Inc. Secondary memory element for non-volatile memory

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05275657A (ja) * 1992-03-26 1993-10-22 Toshiba Corp 半導体記憶装置
JPH08185695A (ja) * 1994-08-30 1996-07-16 Mitsubishi Electric Corp 半導体記憶装置、その動作方法およびその製造方法
JP3714489B2 (ja) * 1995-03-03 2005-11-09 株式会社日立製作所 ダイナミック型ｒａｍとメモリモジュール
US5848006A (en) * 1995-12-06 1998-12-08 Nec Corporation Redundant semiconductor memory device using a single now address decoder for driving both sub-wordlines and redundant sub-wordlines
KR0170271B1 (ko) * 1995-12-30 1999-03-30 김광호 리던던트셀 테스트 제어회로를 구비하는 반도체 메모리장치

Also Published As

Publication number Publication date
JP3737276B2 (ja) 2006-01-18
US6115315A (en) 2000-09-05
KR19980081699A (ko) 1998-11-25
JPH117787A (ja) 1999-01-12

Similar Documents

Publication Publication Date Title
US6141250A (en) Non-volatile semiconductor memory device
US5812452A (en) Electrically byte-selectable and byte-alterable memory arrays
US5646886A (en) Flash memory having segmented array for improved operation
US8017994B2 (en) Nonvolatile semiconductor memory
US8345488B2 (en) Flash memory array of floating gate-based non-volatile memory cells
US5483484A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
US4451905A (en) Electrically erasable programmable read-only memory cell having a single transistor
KR100187196B1 (ko) 불휘발성 반도체 메모리 장치
KR20040068552A (ko) 반도체 디바이스
JPH05211338A (ja) 不揮発性半導体装置
KR19990029125A (ko) 메모리 셀 및 이를 구비한 불휘발성 반도체 기억 장치
KR100295794B1 (ko) 대용량및고속소거에적합한반도체메모리장치
US4630087A (en) Nonvolatile semiconductor memory device
KR100286728B1 (ko) 비휘발성반도체메모리장치
US5576993A (en) Flash memory array with self-limiting erase
US6363014B1 (en) Low column leakage NOR flash array-single cell implementation
JP4223859B2 (ja) 不揮発性半導体記憶装置
US6284601B1 (en) Method for fabricating electrically selectable and alterable memory cells
JP4902196B2 (ja) 不揮発性半導体記憶装置
US6597604B2 (en) Flash memory cell array and method for programming and erasing data using the same
US5355332A (en) Electrically erasable programmable read-only memory with an array of one-transistor memory cells
US4912534A (en) Nonvolatile semiconductor memory device
JP3640179B2 (ja) 不揮発性半導体記憶装置
JP3251699B2 (ja) 不揮発性記憶装置
JP3408531B2 (ja) 不揮発性半導体記憶装置及びその駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130502

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20140418

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20160419

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee