JP4212171B2 - メモリ回路/ロジック回路集積システム - Google Patents
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Description
【発明の属する技術分野】
この発明は、メモリ回路/ロジック回路集積システムに関し、より特定的には、メモリ回路とロジック回路とを組合せたシステムデバイスの製造に適したメモリ回路/ロジック回路集積システムの構成に関する。
【0002】
【従来の技術】
近年、画像データ処理等大量データの並列処理を必要とされるシステムが増加している。
【0003】
このようなシステムにおいては、マイクロプロセッサ(以下、MPUと称す)の動作速度の向上に伴い、主記憶装置として用いられるダイナミックランダムアクセスメモリ(以下、DRAMと称す)等の高速アクセスを実現するために、クロック信号に同期して動作する同期型DRAM(シンクロナスDRAM:以下、SDRAMと称す)等が用いられている。
【0004】
このようなSDRAM等においては、一層の高速動作を可能とするために、メモリセルアレイを互いに独立動作が可能なバンクに分割したバンク構成が用いられている。すなわち、各バンクごとに、その動作は、ロウ系動作およびコラム系動作について独立に制御されている。このようなバンクをインターリーブ動作させ、プリチャージ時間等を低減させることで、より高速なアクセスが実現される。
【0005】
【発明が解決しようとする課題】
しかしながら、近年、より一層の多機能化やデータ処理速度の向上等の目的のために、ワンチップ上に記録回路とロジック回路とを集積化させた、たとえばDRAM/ロジック回路混載チップが開発されている。この場合、ワンチップ上に集積化されているDRAM等の記憶回路とロジック回路との間でデータの授受を行なうデータバスの幅(一度にやり取りされるデータのビット数)は、高速処理を行なうために増加される傾向にある。
【0006】
このように、チップ上での内部データバスの幅を大きくすることで、高速処理を実現することが可能となるものの、システムによっては、少量多品種生産を行なうことが必要となる場合があり、このようなシステムでは、上述したようなDRAM/ロジック回路混載チップの構成では、以下のような問題点がある。
【0007】
すなわち、システムの要求性能等に応じて、記憶回路に要求される記憶容量や、ロジック回路との間でデータのやり取りを行なう際の語構成(1ワードのビット数等)はさまざまなに変化する。したがって、このような半導体デバイスを製造する際に、各々のシステムに応じて、これらの仕様に適合するようにその都度ワンチップ上の回路設計を行なっていたのでは、製品開発に要する期間が長くなってしまうという問題がある。
【0008】
このような問題点を解決するために、たとえば、特開平10−111864号公報には、半導体集積回路装置の開発期間を短縮するとともに、回路の高性能化かつ低コスト化を図るために、LSIコアとしてのRAM基板とMPU基板とを半導体チップの貼合わせ技術を用いて、互いに対向して接続することにより、ロジック回路および記憶回路からなるシステムを一体のデバイスとして製造する技術が開示されている。
【0009】
しかしながら、このような技術では、対向して貼合わせる各基板において、それぞれ相互に電気的な接続を得るためのパッドを正確な位置決めをもって形成しておくことが必要であり、このことは、RAM基板側の回路設計においても、またMPU基板の回路設計においても、その自由度が制限されてしまうという問題点がある。
【0010】
一方、メモリセルからデータを読出し、インターフェイス回路まで読出データを伝達する入出力線(I/O線ペア)は、動作速度の向上等の観点から階層化される構成となっていることが多い。この場合、階層化しているI/O線ペアを経由して、メモリセルからの読出データを伝達するためには、途中に、読出時に選択されたメモリセルが接続するビット線対とデータ伝達を行なうI/O線ペアとを選択的に接続するためのゲート回路が設けられる。このようなゲート回路も、多バンク型のメモリセルアレイにおいては、その素子数が増大する傾向にある。
【0011】
特に、上述したような大きなデータバス幅でデータを入出力するためには、独立に動作可能なI/O線ペアの本数を多くすることが必要となり、そのことは、また上述したゲート回路の個数およびそれを構成する素子数の増加を招く原因となる。
【0012】
本発明は、上記のような問題点を解決するためになされたものであって、メモリ回路とロジック回路とを含むシステムを、半導体基板上に形成された集積回路を用いて構成するシステムにおいて、その開発期間を短縮することが可能なメモリ回路/ロジック回路集積システムを提供することである。
【0013】
この発明の他の目的は、メモリ回路とロジック回路との間で大きなデータバス幅でデータを授受することが、効率的に行なうことが可能なメモリ回路/ロジック回路集積システムを提供することである。
【0014】
この発明のさらに他の目的は、メモリ回路とロジック回路との間での大きなデータバス幅でのデータ授受を可能とするとともに、冗長救済の効率を高めることが可能なメモリ回路/ロジック回路集積システムを提供することである。
【0015】
【課題を解決するための手段】
請求項1記載のメモリ回路/ロジック回路集積システムは、第1の半導体基板の第1の主表面に形成されるロジック回路チップを備え、ロジック回路チップは、外部との電気的インターフェースを取るための複数の第1の入出力パッドを含み、第2の半導体基板の第2の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも2つのメモリ回路を含むメモリチップをさらに備え、メモリチップは、最表面に設けられる絶縁層と、絶縁層の直下に、メモリ回路に共通に設けられるインターフェース配線層を含み、インターフェース配線層は、メモリ回路のそれぞれの入出力ノードを接続する配線部と、外部との電気的インターフェースを取るために、絶縁層の開口部に対応する位置に設けられる複数の第2の入出力パッド部とを有し、ロジック回路チップの第1の主表面とメモリチップの第2の主表面とを対向させた状態で、複数の第1の入出力パッドと対応する第2の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える。
【0016】
請求項2記載のメモリ回路/ロジック回路集積システムは、請求項1記載のメモリ回路/ロジック回路集積システムの構成に加えて、複数のメモリ回路の各々は、互いに同一の回路構成を有する。
【0017】
請求項3記載のメモリ回路/ロジック回路集積システムは、請求項1記載のメモリ回路/ロジック回路集積システムの構成に加えて、複数の第2の入出力パッド部は、それぞれ対応する第1の入出力パッドと、第1の主表面と第2の主表面とを対向させた状態で、整合する位置に配置される。
【0018】
請求項4記載のメモリ回路/ロジック回路集積システムは、請求項1記載のメモリ回路/ロジック回路集積システムの構成に加えて、メモリ回路の各々は、複数のメモリセルが行列状に配列されたメモリセルアレイを備え、メモリセルアレイの行方向に沿って配置される複数のワード線と、メモリセルアレイに対応して設けられ、アドレス信号に応じてワード線を選択的に活性化する行選択回路と、メモリセルアレイのメモリセル列に対応して設けられる複数のビット線対と、第1複数個のビット線対ごとに設けられ、選択されたメモリセルとデータの授受を行うための複数のデータ線対と、データ線対と対応する第1複数個のビット線対との間で、選択的にデータ伝達を可能とする複数の選択回路をさらに備える。
【0019】
請求項5記載のメモリ回路/ロジック回路集積システムは、請求項4記載のメモリ回路/ロジック回路集積システムの構成に加えて、第2複数個のデータ線対からなるデータ線グループごとに設けられる複数の選択ゲート回路と、複数の選択ゲート回路に共通に設けられるデータバスと、選択ゲート回路ごとに設けられ、選択ゲート回路を選択的に活性化し、対応するデータ線グループからのデータをデータバスに伝達させる複数のデコード回路とをさらに備える。
【0020】
請求項6記載のメモリ回路/ロジック回路集積システムは、請求項5記載のメモリ回路/ロジック回路集積システムの構成に加えて、デコード回路を制御するプリデコード回路をさらに備え、プリデコード回路は、複数のデコード回路のうち、少なくとも2つを同時に活性化する。
【0021】
請求項7記載のメモリ回路/ロジック回路集積システムは、請求項4記載のメモリ回路/ロジック回路集積システムの構成に加えて、選択回路は、第1複数個のビット線対にそれぞれ対応して設けられ、選択的に導通状態とされる第1複数個の第1のスイッチ回路と、第1複数個の第1のスイッチ回路からの出力を受けて、選択されたビット線対の電位レベルに応じて、対応するデータ線対の電位を駆動するデータ伝達ゲートとを含み、データ伝達ゲートは、データ線対のうちの一方と所定の電源電位との間に結合され、ゲート電位が選択されたビット線対のうちの一方により駆動される第1のMOSトランジスタと、データ線対のうちの他方と所定の電源電位との間に結合され、ゲート電位が選択されたビット線対のうちの他方により駆動される第2のMOSトランジスタとを有する。
【0022】
請求項8記載のメモリ回路/ロジック回路集積システムは、請求項7記載のメモリ回路/ロジック回路集積システムの構成に加えて、選択回路とデータ伝達ゲートとを結合する複数のセグメントデータ線対と、待機状態において、セグメントデータ線対を第1のプリチャージレベルにプリチャージする第1のプリチャージ回路と、待機状態において、ビット線対を第2のプリチャージレベルにプリチャージする第2のプリチャージ回路とをさらに備える。
【0023】
請求項9記載のメモリ回路/ロジック回路集積システムは、請求項4記載のメモリ回路/ロジック回路集積システムの構成に加えて、メモリセルアレイ端部に設けられる冗長メモリセル行をさらに備え、冗長メモリセル行は、メモリセル列に対応する個数であって、記憶データを保持するためのラッチ回路を有する。
【0024】
請求項10記載のメモリ回路/ロジック回路集積システムは、請求項9記載のメモリ回路/ロジック回路集積システムの構成に加えて、メモリセルアレイに対応して、第1複数個を単位として設けられる、複数の冗長メモリセル列と、第1複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、メモリセルアレイとの間でデータの授受を行うためのデータバスと、冗長メモリセル列への置換が行なわれているかに応じて、データ線対および冗長データ線対とデータバスとの接続を切換えるデータ伝達切換回路とをさらに備える。
【0025】
請求項11記載のメモリ回路/ロジック回路集積システムは、請求項9記載のメモリ回路/ロジック回路集積システムの構成に加えて、メモリセルアレイに対応して、第1複数個を単位として設けられる、複数の冗長メモリセル列と、第1複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、データ線対ごとに設けられ、冗長メモリセル行からの読出データとデータ線対を介して伝達された読出データとを受けて、冗長メモリセル行への置換が行なわれているかに応じて、いずれかを出力する複数のマルチプレクサと、冗長メモリセル列への置換が行なわれているかに応じて、データ線対とマルチプレクサとの接続を切換えるデータ伝達切換回路と、マルチプレクサとの間でデータの授受を行うためのデータバスとをさらに備える。
【0026】
請求項12記載のメモリ回路/ロジック回路集積システムは、請求項11記載のメモリ回路/ロジック回路集積システムの構成に加えて、データ伝達切換回路の動作を制御するための冗長列置換制御回路をさらに備え、冗長列置換制御回路は、予め記憶された冗長置換が行なわれるべき行アドレスと行アドレス信号とが一致する場合、第1のヒット信号を活性化し保持する行アドレス比較回路と、予め記憶された冗長置換が行なわれるべき列アドレスと列アドレス信号とが一致する場合、第2のヒット信号を活性化する列アドレス比較回路と、第1および第2のヒット信号の活性化に応じて、データ伝達切換回路の動作を制御するための切換制御信号を生成する、列置換信号生成回路とを含む。
【0027】
請求項13記載のメモリ回路/ロジック回路集積システムは、請求項12記載のメモリ回路/ロジック回路集積システムの構成に加えて、列置換信号生成回路は、読出動作モードおよび書込動作モードに応じて、アドレス信号が与えられてから、切換制御信号をデータ伝達切換回路に与えるまでのタイミングを調整するためのシフト回路をさらに含む。
【0028】
請求項14記載のメモリ回路/ロジック回路集積システムは、請求項11記載のメモリ回路/ロジック回路集積システムの構成に加えて、データ伝達切換回路は、冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第1および第2のシフト回路を含み、第1のシフト回路は、対応するデータ線対からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、第2のシフト回路は、第1シフト回路からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える。
【0029】
【発明の実施の形態】
[実施の形態1]
図1は、本発明の実施の形態1の同期型半導体記憶装置1000の回路構成を説明するための概略ブロック図である。なお、以下に説明するように、本発明は必ずしもこのような同期型半導体記憶装置に限定されることなく、より一般的な半導体記憶装置のメモリセルアレイの構成に適用することが可能である。
【0030】
図1を参照して、SDRAM1000は、外部から与えられる相補なクロック信号ext.CLKおよびext./CLKを受ける外部クロック信号入力端子1002と、外部クロック端子1002に与えられたクロック信号をバッファ処理するクロック入力バッファ150および152と、クロックバッファ150および152の出力を受けて、内部クロック信号int.CLKを生成する内部制御クロック信号生成回路1008と、外部制御信号入力端子1010を介して与えられる外部制御信号を、内部クロック信号int.CLKに応じて動作する入力バッファ1012〜1020を介して受けるモードデコーダ1022とを備える。
【0031】
内部制御信号入力端子1010には、信号CKEと、チップセレクト信号/CSと、行アドレスストローブ信号/RASと、列アドレスストローブ信号/CASと書込制御信号/WEと、データマスク信号DM0〜DM3が与えられる。
【0032】
信号CKEは、チップへの制御信号の入力を可能とすることを指示するための信号であり、この信号が活性化されないと、制御信号の入力が許可されずチップとして動作しない。
【0033】
信号/CSは、コマンド信号が入力されているか否かを識別するための信号であり、この信号が活性化している状態(“L”レベル)において、クロック信号の立上がりのエッジにおいて、他の制御信号のレベルの組合せに応じてコマンドの識別が行なわれる。
【0034】
信号/RASは、行系回路の動作を指示するための信号であり、信号/CASは列系回路の動作の活性化を指示するための信号である。信号/WEは、書込動作あるいは読出動作の識別をするための信号である。
【0035】
信号DM0〜DM3は、それぞれ対応するデータ入出力端子DQ0〜DQ7、DQ8〜DQ15、DQ16〜DQ23、DQ24からDQ31に対するデータ授受のマスク動作を指示する信号である。
【0036】
モードデコーダ1022は、これら外部制御信号に応じて、SDRAM1000の内部回路の動作を制御するための内部制御信号を出力する。モードデコーダ1022は、たとえば内部制御信号として、信号ROWA、信号COLA、信号ACD、信号PC、信号READ、信号WRIDE、信号APCおよび信号SRを出力する。信号ROWAは、ロウ系のアクセスが行なわれることを示す信号であり、信号COLAはコラム系アクセスが行なわれることを示す信号であり、信号ACTはワード線の活性化を指示する信号である。
【0037】
信号PCはプリチャージ動作を指示して、行系の回路動作の終了を指示する信号である。信号READは列系の回路に対して読出動作を指示するための信号であり、信号WRITEは列系の回路に対して書込動作を指示するための信号である。
【0038】
信号APCはオートプリチャージ動作を指示する信号であり、オートプリチャージ動作が指定されると、バーストサイクルの終了とともに、プリチャージ動作が自動的に開始される。信号SRはセルフリフレッシュ動作を指示するための信号であり、セルフリフレッシュ動作が開始されると、セルフリフレッシュタイマが動作し、一定時間が経過すると、ワード線を活性化させて、リフレッシュ動作を開始する。
【0039】
SDRAM1000は、さらに、セルフリフレッシュモードが信号SRにより指定されると、動作を開始し、一定時間が経過するとワード線の活性化、すなわちリフレッシュ動作の開始を指示するためのセルフリフレッシュタイマ1054と、セルフリフレッシュタイマ1054からの指示に従って、リフレッシュ動作を行なうアドレスを発生するためのリフレッシュカウンタ1056を含む。
【0040】
SDRAM1000は、さらに、入力信号の“H”レベルまたは“L”レベルの判定の基準となる信号VREFを受ける参照電位入力端子1022と、アドレス信号入力端子1030を介して与えられるアドレス信号と、上述した外部制御信号との組合せに応じて、所定の動作モードに対する情報、たとえばバースト長に対するデータや、シングルデータレート動作およびダブルデータレート動作のいずれが指定されているかに関する情報を保持するモードレジスタ1046と、内部クロック信号int.CLKに応じて動作するアドレス信号入力バッファ1032〜1038を介してアドレス信号を受けて、行アドレスが入力されるタイミングにおいて、入力された行アドレスを保持するロウアドレスラッチ1048と、アドレス信号A0〜A12を受けて、列アドレスが入力されるタイミングにおいてこの列アドレスを保持するコラムアドレスラッチ1050と、リフレッシュアドレスカウンタ1056からの出力とロウアドレスラッチ1048からの出力とを受けて、通常動作においてはロウアドレスラッチ1048からの出力を、セルフリフレッシュ動作中はリフレッシュアドレスカウンタ1056からの出力を選択して出力するマルチプレクサ1058と、マルチプレクサ1058からの出力を受けて行アドレスをプリデコードするためのロウプリデコーダ1062と、コラムアドレスラッチ1050に保持された列アドレスを基準として、モードレジスタ1046からのバースト長のデータに応じて内部列アドレスを生成するバーストアドレスカウンタ1060と、バーストアドレスカウンタ1060の出力を受けて、対応する列アドレスのプリデコードを行なうコラムプリデコーダ1064と、アドレス入力端子に与えられるバンクアドレスBA0〜BA3を、内部クロック信号int.CLKに応じて動作する入力バッファ1040〜1044を介して受け、指定されたバンクアドレス値を保持するバンクアドレスラッチ1052と、バンクアドレスラッチ1052の出力を受けて、バンクアドレスをデコードするバンクデコーダ1066とを備える。
【0041】
また、バンクアドレス信号BA0〜BA3は、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいてアクセスバンクを指示する。すなわち、ロウ系のアクセス時、およびコラム系のアクセス時のそれぞれにおいて、アドレス信号入力端子1030に与えられたバンクアドレス信号BA0〜BA3は、バンクアドレスラッチ1052に取込まれた後、バンクデコーダ1066によりデコードされた後、各メモリアレイブロック(バンク)に伝達される。
【0042】
SDRAM1000は、さらに、それぞれが読出/書込動作を独立に行なうことが可能な単位であるバンク0〜バンク15として動作するメモリアレイブロックを含むメモリセルアレイ1100と、バンクデコーダ1066からの出力およびロウプリデコーダ1062からの出力に応じて、対応するバンク中の行(ワード線)を選択するためのメインロウデコーダ2142と、コラムプリデコーダ1064からの出力に応じて対応するバンク中の列(ビット線対)を選択するためのメインコラムデコーダ2104と、読出動作においては選択されたバンク中の選択されたメモリセルから読出されたデータをグローバルI/OバスG−I/Oに与え、書込動作においては、バスG−I/Oにより伝達された書込データを対応するバンクに与えるI/Oポート2152と、書込動作において、外部から与えられた書込データを保持し、バーストG−I/Oに与え、読出動作において、バスG−I/Oにより伝達された読出データを保持するデータ入出力回路1086と、データ入出力回路1086とデータ入出力端子1070との間で入出力データDQ0〜DQ31のやり取りを行なうための双方向入出力バッファ1072〜1082とを含む。
【0043】
メモリセルアレイ1100において、バンク0〜15は、4行4列の行列状に配置されている。なお、バンクの配置はこのような場合に限定されず、たとえば、より個数が多くなっても構わない。より一般的には、バンクは、m×n(m、n:自然数)の行列状に配置されていても構わない。
【0044】
図2は、図1に示したような半導体記憶装置1000(以下、メモリコアと呼ぶ)をシリコンウェハ10上に形成していく場合の配置の例を示す概念図である。
【0045】
図2を参照して、半導体デバイス製造工程において、メモリコア1000は、複数のロウ系のメモリコアを同時に写真製版工程においてパターン転写することを繰返すことで、各工程(成膜工程、エッチング工程等)を経て形成される。図2に示した例においては、このように同時にパターン転写されるロウ系のメモリコアは8チップである場合を示しており、たとえば、ステッパ露光においては、図2中の領域12がワンショット分の露光領域となる。
【0046】
図3は、図2のようにして形成したメモリコアを用いて、ロジック回路とを組合せたシステムを構成する場合のデバイス形成工程を概念的に示す図である。
【0047】
すなわち、図2で示したように、ワンショット分の、たとえば、8チップ分のメモリコアに対して、さらに露光工程等を繰返すことで、メモリコアのデバイスの最上層に配線層パターン14を追加形成する。このようにして形成されたメモリコア1000には、ロジック回路との電気的な接続を実現するためのインターフェイス層1200が形成されている。
【0048】
ロジック回路3000に対して、後に説明するように、メモリコア1000は、互いの主表面を対向するように、インターフェイス層1200を介してはんだバンプ等により接続される。
【0049】
ここで、ロジック回路(ロジックコア)3000は、リード3002を介して、外部との間で信号の授受を行なう。
【0050】
図4は、図3において、メモリコア1000と、ロジックコア3000とを互いに貼合わせた状態におけるP−P′断面を示す断面図である。
【0051】
メモリコア部1000は、インターフェイス層1200およびはんだバンプ1202を介してロジックコア3000と接続している。ロジックコア3000は、さらに、バンプ3004およびリード3002を介して外部との間で信号の授受を行なう。
【0052】
図5は、図3に示した構成のうち、写真製版工程のワンショットの領域12で形成されるメモリコア1000の配置の様子をより詳細に説明するための拡大図である。
【0053】
図5に示すように、ワンショットの領域12内には、たとえば8チップ分のメモリコア1000が配置されており、各メモリコア1000においては、メモリアレイ1100と、周辺回路1102とが設けられる。
【0054】
図5に示した例においては、周辺回路1102とメモリコア1000の短辺側の外周との間に、さらに内部信号入力端子1002、制御信号入力端子1010、アドレス信号入力端子1030およびデータ入出力端子1070に対応する入出力パッド群1104が設けられている。
【0055】
図6は、図3に示した構成のうち、写真製版工程のワンショット分の領域に形成されるインターフェイス層1200のパターンを説明するための拡大図である。
【0056】
インターフェイス層1200は、後に説明するように、はんだバンプ1202等でロジックコア3000との接続を形成するためのパッド部1202と、このパッド部1202とメモリコアの入出力パッド群1104のうちの対応する入出力パッドとの接続を形成するための配線部1204とを含む。
【0057】
さらに、後に説明するように、入出力パッド群1104のうち、近接する入出力パッドにそれぞれ対応するパッド部1202は、互いに密に配置可能なように、入出力パッド群1104からの距離が交互に変化するように配置されている。
【0058】
図7は、図5で示したように配置されたメモリコアに対して、図6で示したようなインターフェイス層1200を形成した場合の、ワンショットのメモリコアの構成をより詳細に説明するための拡大図である。
【0059】
図6でも説明したとおり、入出力パッド群1104の各入出力パッドに対応して設けられるインターフェイス層1200のパッド1202は、互いに交互に配置され、入出力パッド群1104から比較的遠い位置に配置されるパッド1202aと、比較的近い位置に配置されるパッド1202bとを含む。
【0060】
このような配置とすることで、入出力パッド群1104の各パッドよりも大きな面積を有するパッド1202を密に配置することが可能となる。
【0061】
したがって、ロジックコア3000と、はんだバンプ等で電気的接続を取る際の位置合わせの余裕を大きく取ることが可能となる。
【0062】
図3から図7までの説明においては、メモリコア1000の1チップを単位として、ロジックコア3000と接続することで、メモリ/ロジックシステムを構成する場合について説明した。
【0063】
しかしながら、ロジックコア3000に対して接続するメモリ容量の単位はより大きなものとすることが必要になる場合も存在する。図8は、このような場合のメモリ/ロジックシステムの構成を行なう場合の、形成プロセスを説明するためのフロー図である。
【0064】
図8を参照して、メモリコア1000を2チップ分で単位メモリコアを形成するために、2メモリコア分をインターフェイス層1200で接続する。
【0065】
このために、インターフェイス層1200を形成する際のマスクパターン14としては、たとえば、横方向に並んだ2つのメモリコア1000を接続するようなインターフェイス層に対応するパターンとなっている。
【0066】
このようにして、2チップ単位で接続されたメモリを、この2チップ単位でチップ分にする。このようにして形成された単位メモリコアをロジックコアとパッド位置を合わせながら裏向きで貼合わせる。このような位置合わせは、元々メモリコアの主表面側に存在するマーク位置を、たとえばシリコン基板を透過する光等を用いて認識し、その位置合わせを行なうことで、メモリコアとロジックコアとのパッド位置を把握し、両者のパッド位置合わせを行なうことが可能となる。
【0067】
図9は、図8に示したインターフェイス層を形成するためのマスクパターン14を示す拡大図である。
【0068】
図6において説明したのと同様に、インターフェイス層のパッド部1202a、1202bは、ロジックチップのパッド位置と貼り付けの際にその位置が合うように配置されている。メモリコアの入出力パッド群1104aとパッド1202a、1202bとは、スルーホール1106aおよび配線1204を介して接続されている。さらに、インターフェイス層1200のパッド1202a、1202bは、左側のチップのみならず右側のチップとも、スルーホール1106bを介して接続している。
【0069】
このとき、たとえば左側のチップと右側のチップとで各々独立して制御する必要がある入出力パッド、たとえばチップセレクト信号/CSに対応したパッドは、右側のチップと左側のチップとで配線1204により共通に接続することなく、各々独立した配線1204および独立したパッド1202c、1202dが設けられる構成となっている。
【0070】
図10は、ワンショットの領域12内において、左右に並んだ2つのチップ1000aおよび1000bに対して、インターフェイス層1200を形成した場合の構成を示す拡大図である。
【0071】
図7に示した構成と同様に、インターフェイス層1200中のパッド1202は、左チップ1000aの入出力パッド1104aに対して、比較的遠い距離に設けられるパッド1202aと、比較的近い距離に設けられるパッド1202bとを含む。
【0072】
パッド1202とパッド1202bとは、左側のチップ1000aの入出力パッド1104aとはスルーホール1106aを介して、右側のチップ1000bの入出力パッド1104bとは、スルーホール1106bを介して、それぞれ配線1204により接続されている。
【0073】
なお、図9においても説明したとおり、左側のチップ1000aの入出力パッド1104aのうち、右側のチップとは独立に制御する必要がある入出力パッド、たとえば、チップセレクタ信号/CSを受けるパッドに対しては、左側のチップについてはパッド1202cが、右のチップ1000bについてはパッド1202dがそれぞれ設けられ、それぞれ独立に対応する入出力パッドと接続される構成となっている。
【0074】
以上のような構成とすることで、メモリ/ロジックシステムを形成する際に、システムに要求されるメモリ容量に応じて、一定のメモリ容量を有するメモリコア1000を単位として、ロジックコア3000に接続されるメモリ容量を柔軟に変化させることが可能となる。
【0075】
図11は、図4に示したようにロジック部3000と対向して貼合わすためのメモリコア1000の構造を説明するための断面図である。
【0076】
図11においては、いわゆるスタック型のメモリセルを有するメモリについての断面構造を示す。
【0077】
メモリセルトランジスタMTは、スタックトキャパシタのストレージノードとストレージノードコンタクトを介して接続し、このストレージノードとビット線との接続をワード線電位レベルに応じて開閉する。
【0078】
周辺回路構成するトランジスタPTは、埋込プラグ金属、第1層アルミ配線、第2層配線を介して、最終的に、第3層配線により、外部と電気的に接続する。すなわち、この第3層配線が、入出力パッド1104に相当する。
【0079】
図12は、図11のようなメモリコアに対して、さらにインターフェイス層1200を形成した場合の断面構造を示す断面図である。
【0080】
インターフェイス層1200は、図11の第3層配線(たとえば銅配線)と接続している。インターフェイス層1200の上面には、さらにパッシベーション膜が形成され、インターフェイス層のパッド1202上において、このパッシベーション膜が開口している。
【0081】
図13は、図12に示したようなメモリコア1000をロジックコア3000にフリップチップ上で接続した場合の断面構造を示す図である。
【0082】
ロジックコア3000のパッド3006と、メモリコア1000のパッド1202とが、はんだバンプ1201により接続される。
【0083】
図14は、図1に示したメモリアレイ1100の構成を説明するための概略ブロック図である。
【0084】
図14を参照して、メモリセルアレイ1100は、センスアンプ帯とサブワードドライバ帯に囲まれたメモリセルアレイ単位(バンク)に細分化されている。メモリセルアレイ1100は、このようなメモリセルアレイ単位ごとに活性化される。
【0085】
メインワード線MWLは、各メモリセルアレイ単位を跨いで設けられ、活性化させる必要のあるサブワードドライバSWDを活性化させる。サブワードドライバSWDの活性化に応じて、対応するサブワード線SWLが活性化される。センスアンプは、メモリセルアレイ単位を挟んで交互に配置される構成となっている。
【0086】
一方、活性化させる領域(バンク)の選択線とセンス選択線が交差する領域に属するセンスアンプが活性化される。
【0087】
メモリセルアレイ単位のワード線方向に沿って、センスアンプ帯を横切るようにセグメントYS線が配置される。
【0088】
メモリセルアレイ単位からのデータの読出においては、セグメントYS線SGYSが活性化されることにより、セグメントYS線SGYSと活性化されるバンク選択線が交差する領域(バンク)が活性化される。活性化された領域(バンク)からは、たとえば、4センスアンプごとに1データが読出される構成となっている。
【0089】
この読出データは、メモリセルアレイ上をワード線とは直交する方向に走るデータ線ペアを通じて、読出/書込アンプ(以下、R/Wアンプ)2154に伝達される。
【0090】
その後、周辺回路上やデータバス領域を介して、データ出力部に読出データが伝達される。あるいは、メモリ/ロジック混載チップである場合は、データバス領域を介して、ロジック部にデータが伝達される。
【0091】
より詳しく説明すると、メモリセルアレイ1100は、4行4列に配列されたメモリマット(バンク)を有し、各行に対応してメインロウデコーダ2142に含まれるメインワードドライバ群が設けられ、各列に対応してI/Oセレクタ2152が設けられている。各メモリマット(バンク)にはセンスアンプ帯2148とサブワードドライバ帯2150とが設けられている。
【0092】
まず、ロウ系の選択動作を説明する。行アドレス信号に応じてメインワードドライバ2156によりメインワード線MWLが選択的に活性化される。また、SDドライバ2144によってセグメントデコード線SGDL(バンク選択線BSLおよび選択線SLならびにリセット線RSLを含む)が活性化される。メインワード線MWLとセグメントデコード線SGDLとにより対応するサブワードドライバ2168が活性化され、それに応じてサブワード線2170が活性化され、選択されたメモリセルに接続されているアクセストランジスタが導通状態となる。ここで、選択線SLは、4本の選択線SL0〜SL3を総称する。
【0093】
また、リセット線RSLは、4本のリセット線RSL0〜RSL3を総称するものとする。
【0094】
これに応じて、選択されたメモリセル列に対応して設けられるビット線対2158にデータが出力される。
【0095】
次に、カラム方向の選択動作を説明すると、セグメントYSドライバ2160によってセグメントYS線SGYSが活性化される。ここで、セグメントYS線SGYSは、4本のリードソース線RGL0〜RGL3と、4本のライト活性化線WRL0〜WRL3とを含む。このSGYS線が活性化することにより、選択的に対応するI/Oゲート2162が活性状態となって、4つのセンスアンプの出力信号のうちのひとつが、I/O線2164を介して外部に読出される。
【0096】
なお、リードソース線RGL0〜RGL3を総称して、リードソース線RGLと総称し、ライト活性化線WRL0〜WRL3を総称して、ライト活性化線WRLと総称することとする。
【0097】
図15は、図14に示したサブワードドライバ帯BSDRnの詳細な構成を示すための回路図である。
【0098】
ドライバ回路8000は、ゲートがバンク選択線BSLにより制御され、メインワード線と内部ノードn1との間に設けられる選択トランジスタ8100と、ノードn1にゲートが接続し、選択線SLのうちの1つのSL0とサブワード線SWLとの間に接続されるトランジスタ8102と、ゲート電位がトランジスタ8102と同じ選択線SL0により制御され、サブワード線SWLとノードn1との間に接続されるトランジスタ8104とを含む。また、リセット線RSL0によりゲート電位が制御され、サブワード線と接地電位との間に設けられるトランジスタ8106をさらに含む。
【0099】
他のメインワード線およびサブワード線についても同様の構成が存在する。
このような構成とすることで、メインワード線MWLが活性化し、バンク選択線BSLが活性化して、かつ選択線SLのいずれかが活性化することで、対応するワード線SWLが活性状態(高電位)とされ、リセット線RSLが選択的に活性化することで、対応するサブワード線SWLが接地電位に放電される。
【0100】
図15に示した例においては、1つのメインワード線MWLが各バンクにおいて4本のサブワード線SWLを制御し、いずれのサブワード線SWLが選択されるかは、選択線SLのうちのひとつの活性化により指定される。
【0101】
バンク選択線BSLは、活性化時には昇圧電圧Vppのレベルとなり、サブワード線SWLが活性化した後は、接地電位レベルVssレベルに変化する。この場合、トランジスタ8102および8104により構成されるラッチ回路により、このバンク選択線BSLの活性化の状態が保持されることになる。選択線SLとリセット線RSLとの電位レベルは互いに相補となるように制御される。
【0102】
待機動作時においては、バンク選択線BSLが接地電位(GND)レベルであり、選択線SLが接地電位(GND)レベルであり、リセット線RSLは電源電位(Vcc)レベルとなっている。
【0103】
活性化動作時においては、まず、対応するリセット線を接地電位(GND)とし、活性化すべきサブワード線SWLに対応するバンク選択線BSLが活性化されて、その電位レベルは昇圧電位Vppレベルとなる。
【0104】
続いて、メインワード線MWLが活性化され電源電位(Vcc)レベルとなる。このメインワード線MWLの活性化とほぼ同時に、選択線SLのうちの1つが電源電位(Vcc)レベルとなり、サブワード線SWLは(Vcc−Vth)レベルとなる。その後、バンク選択線BSLは、接地電位(GND)レベルに変化し、ドライバ回路発生中のラッチ回路に電荷が閉込められることになる。
【0105】
この電荷がトランジスタ8102および8104により閉込められている状態で、選択線SLのうちの選択されている1つの電位レベルを昇圧電位(Vpp)レベルまで上昇させれば、サブワード線SWLのレベルは、昇圧電位(Vpp)レベルまで変化することになる。
【0106】
リセット動作時には、バンク選択線を電源電位(Vcc)レベルまで上昇させ、かつ選択線SLを接地電位(GND)レベルとする。さらに、リセット線を電源電位(Vcc)レベルとすることで、サブワード線SWLに蓄えられた電荷を放電する。
【0107】
このような構成とすることで、サブワード線ドライバ8000を構成する素子数は、NチャネルMOSトランジスタの4素子のみとすることが可能で、素子数を削減することができる。
【0108】
さらに、後に説明するように、メインワード線の活性化はワンショットパルス信号として行なわれる。すなわち、選択されたサブワード線に対応するサブワードドライバ8000中の、トランジスタ8102および8104によりメインワード線の活性状態が一度保持されると、メインワード線の電位レベルはリセットされることになる。このような構成では、図14に示したように、複数のバンクがメインワード線方向に並んでいる場合においても、バンク選択線BSLが活性化されない限り、メインワード線の電位レベルは、サブワードドライバ8000に影響を与えることがない。したがって、図14に示したように行方向に互いに隣接する2つのバンクを独立に動作させることが可能となる。
【0109】
図16は、センスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【0110】
センスアンプの入出力ノードはゲート受けトランジスタ8400および8402を介してデータ線ペアDL,/DLを介してデータ信号が伝達される構成となっている。
【0111】
すなわち、トランジスタ8400および8402のソースはリードソース線RGLにより選択的に接地電位とされ、トランジスタ8400および8402のゲートは、それぞれ対応するセンスアンプS/Aの入出力ノードと接続し、トランジスタ8400および8402のドレインは、それぞれ対応するデータ線ペアDL,/DLに接続する構成となっている。
【0112】
図16に示した構成においては、4つのセンスアンプが1つのデータ線ペアDL,/DLを共有する構成となっている。
【0113】
一方、データ線ペアDL,/DLは、書込動作時には、対応するビット線BLとデータ線DLとの間およびビット線/BLと対応するデータ線/DLとの間にそれぞれ接続されるトランジスタ8500および8502により、選択的に接続される構成となっている。
【0114】
すなわち、ビット線対BL0,/BL0〜BL3,/BL3にそれぞれ対応するセンスアンプS/A0〜S/A3の入出力ノードは、それぞれ対応するライト活性化線WRL0〜WRL3によりゲート電位が制御されるトランジスタ8500および8502により、選択的にデータ線ペアDL,/DLに接続される構成となっている。
【0115】
図14に示したセグメントYSには、上述したとおり、リードソース線RGL(リードソース線RGL0〜RGL3を総称)、ライト活性化線WRL(ライト活性化線WRL0〜WRL3を総称)等が含まれる。
【0116】
以上のような構成とすることで、データの読出動作においては、データ線ペアDL,/DLと対応するセンスアンプの入出力ノードとは直接接続されず、トランジスタ8400および8402のゲートが、センスアンプの入出力ノードの電位レベルにより駆動されることで、データ線ペアDL,/DLのレベルが変化する構成となっているので、列アドレス信号によるメモリセル列の選択、すなわち、リードソース線RGL0〜RGL3のうちのいずれかの選択動作がセンスアンプによる増幅動作とオーバーラップし、あるいはそれに先行する場合でも、データが破壊されることなく読出動作が可能である。
【0117】
このことは、上述したとおり読出動作の高速化が可能となることを意味する。さらに、センスアンプも限定された領域ごとに活性化すればよいため、動作電流ピーク値を抑制でき、消費電力の低下、雑音の低下等の効果を得ることができる。
【0118】
図17は、以上説明したSDRAM1000の動作を説明するためのタイミングチャートである。
【0119】
図17を参照して、時刻t1における外部クロック信号Ext.CLKの活性化のエッジにおいて、図14に示した4×4に配置されたバンクのうちの縦方向のアドレスを示す信号VBAと水平方向のアドレス示す信号HBAが与えられる。
【0120】
これに応じて、時刻t2において、水平方向のバンクアドレス信号HBAに応じて、バンク選択線BSLがワンショット信号として活性化され、垂直方向のバンクアドレスVBAに応じて、セグメントYS線SGYSが活性化され、書くバンク後とに設けられたローカル制御回路中において選択されたバンクの活性化を示すFLAG信号が活性化する。バンク選択線BSLが活性化するのに応じてトランジスタ8100が導通状態となる。
【0121】
一方、時刻t2において、ビット線対やI/O線対のイコライズ動作を指示するイコライズ信号EQと、サブワード線レベルをリセットするためのリセット信号RSLのレベルが不活性化(”L”レベル)する。
【0122】
時刻t3において、行アドレス信号に応じて、メインワード線MWLが選択的に電源電位Vccに活性化され、ほぼ同時に選択線SLのうちのひとつが選択的にVccレベルに活性化される。
【0123】
時刻t4において、バンク選択線BSLは不活性レベル(GNDレベル)となり、一方で選択線SLは、昇圧電位レベル(Vppレベル)にまで駆動される。これに応じて、選択されたサブワード線SWLも昇圧電位レベルまで駆動される。
【0124】
さらに、時刻t4においてセンスアンプ活性化信号SEも活性状態となり、選択されたサブワード線SWLに接続するメモリセルからの読出データが増幅される。
【0125】
時刻t5においてメインワード線MWLが不活性状態となり、時刻t6において選択線SLが不活性状態となるが、選択されたサブワード線SWLのレベルは、活性レベル(Vppレベル)に維持される。
【0126】
メモリセルアレイ1100外部からのセンスアンプ活性化信号SEは、時刻t6において不活性状態となるものの、選択されたバンクにおけるセンスアンプ活性化信号lSEはは活性状態を維持する。
【0127】
時刻t7における外部クロック信号Ext.CLKの活性化のエッジにおいて、4×4に配置されたバンクのうち、上述した時刻t1に与えられたのとは別の縦方向のアドレスを示す信号VBAと水平方向のアドレス示す信号HBAが与えられる。以後は、この選択されたバンクについて、時刻t1〜t6と同様の動作により、読出動作が行なわれる。
【0128】
さらに、時刻t8における外部クロック信号Ext.CLKの活性化のエッジにおいて、4×4に配置されたバンクのうち、上述した時刻t1およびt7に与えられたのとは別の縦方向のアドレスを示す信号VBAと水平方向のアドレス示す信号HBAが与えられる。以後は、この選択されたバンクについて、時刻t1〜t6と同様の動作により、読出動作が行なわれる。
【0129】
時刻t10において、リセット動作を行うバンクを指定するために縦方向のアドレスを示す信号VBAと水平方向のアドレス示す信号HBAが与えられる。これに応じて、時刻t11において選択されたバンク選択線BSLが活性状態になるとともに、バンクの活性化を指示していたフラグ信号FLAGが不活性化する。
【0130】
その後、時刻t12においてリセット線RSLのレベルが活性状態となるのに応じて、サブワード線SWLのレベルが不活性状態となる。一方で、センスアンプ活性化信号が不活性化し、その後、イコライズ信号EQが活性化してリセット動作が完了する。
【0131】
その後は、再び外部からのバンクアドレス信号に応じて、バンクの選択および活性化が行なわれる。
【0132】
以上のような構成とすることで、メモリセルアレイが行方向および列方向に分割された各メモリセルアレイ単位がバンクとして動作し、ワード線が階層化されて動作する場合において、サブワードドライバを構成するトランジスタ数を削減することが可能である。
【0133】
[実施の形態2]
図18は、本発明の実施の形態2の半導体記憶装置のメモリアレイ2000の構成を説明するための概略ブロック図である。
【0134】
その他の構成は、図1に示した実施の形態1の半導体記憶装置1000の構成と同様であるので、その説明は繰返さない。
【0135】
実施の形態1の半導体記憶装置1000においては、データ入出力におけるインターフェイス部分のデータの授受を行なうビット数(以下、I/O数と呼ぶ)は、所定の値、たとえば32ビットに補正されていた。
【0136】
しかしながら、実施の形態1の図4等で説明したように、ロジックコア3000に対して、メモリコア1000を接続する際に、ロジックコア3000の仕様によっては、このI/O数を変更する必要が生じる場合がある。
【0137】
このような場合に、メモリコア部の、たとえばメモリセルアレイ部分の設計まで全面的に変更することが必要であるとすると、製品開発期間に長時間を要することとなり好ましくない。
【0138】
そこで、実施の形態2の半導体記憶装置のメモリアレイ2000においては、メモリアレイの主要な構成部分は変更することなく、一部回路の変更のみで、上記I/O数を柔軟に変更可能な構成とすることを目的とする。
【0139】
図18を参照して、実施の形態2のメモリアレイ2000は、4つのビット線対BLP1〜BLP4およびそれらビット線対にそれぞれ接続するセンスアンプSA1〜SA4を1つの繰返し単位として構成される。
【0140】
なお、図18においては、センスアンプSA1〜SA4は、ビット線対BLP1〜BLP4に対して同一の側に配列される構成となっているが、センスアンプSA1およびSA3と、センスアンプSA2とSA4とが、ビット線対を挟んで対向する側に配置される構成としてもよい。
【0141】
センスアンプSA1〜SA4は、それぞれトランジスタTG1〜TG4を介して、ゲート回路RGと接続している。
【0142】
センスアンプSA1〜SA4のうちいずれのセンスアンプがゲート回路RGと接続するかは、バンクアドレスBAおよびサブバンクアドレスSBAを受けて、デコードする、デコード回路2600.1〜2600.n(n:自然数)からのデコード信号に応じて制御される。
【0143】
ゲート回路RGは、デコード回路2600.1〜2600.nのうち、対応するデコード回路により選択されたセンスアンプと、メインI/O線とを接続する。
【0144】
ここで、図18においては、センスアンプSA1等と、ゲート回路RGとの接続は、1本の接続されるように表現されているが、たとえば、相補の信号対により接続されており、ゲート回路RGを介して、センスアンプSA1〜SA4のうち選択された1つと、メインI/O線対M−I/Oとの間でデータの授受が行なわれる構成としてもよい。以下では、このようにデータの伝達がメインI/O線対により行なわれるものとして説明する。
【0145】
メインI/O線対M−I/Oは、ビット線対方向に配列された、上述したようなセンスアンプ4個からなる繰返し単位について、共通に設けられている。
【0146】
ゲート回路RGを介して、選択されたセンスアンプと結合されたメインI/O線対M−I/Oは、データ書込時においては、外部から与えられた書込データをラッチするラッチ回路LWおよび書込ドライバ回路WAを介して書込データが与えられる。読出動作においては、メインI/O線対M−I/Oに読出されたデータは、一旦読出用ラッチ回路LRに保持された後、リードドライバRAにより増幅される。
【0147】
書込用ラッチ回路LWの入力またはリードドライバRAの出力は、ゲート回路2700を介して、グローバルI/OバスG−I/Oと接続している。
【0148】
図18に示した例においては、4つのセンスアンプを含む繰返し単位4つごとに、ゲート回路2700が設けられ、このゲート回路2700が、データデコード回路2100により選択されることで、対応するグローバルI/OバスG−I/Oと接続する。
【0149】
図18に示した構成では、1つのゲート回路2700と接続する4つの繰返し単位から読出された4つのデータが、グローバルI/OデータバスG−I/Oを介して、4つのI/OポートI/O0〜I/O3に出力される。
【0150】
データ選択デコーダ2100は、データ選択アドレスDSA0〜DAS1を受けるプリデコーダ2110と、データ選択アドレスDSA2〜DSA3を受けるプリデコーダ2210と、データ選択アドレスDSA4〜DSA5を受けるプリデコーダ2310と、プリデコーダ2110からのデコード信号を伝達するデコード信号バスDDB0と、プリデコーダ2210からのデコード信号を伝達するデコードデータバスDDB1と、プリデコーダ2310からのデコード信号を伝達するデコードデータバスDDB2と、デコードデータバスDDB0〜DDB2に応じて、選択されたゲート回路2700を活性化するためのデコードゲート2400.1〜2400.mを含む。
【0151】
プリデコーダ2210および2310は、それぞれ入力されるデータ選択アドレスが異なるのみで、その構成は同様であるものとする。
【0152】
図18に示した構成においては、ゲート回路2700の選択にあたっては、いずれか1つのゲート回路2700のみが活性化される構成となっているので、データ選択アドレスDSA0〜DSA5は、そのすべての値がゲート回路2700の選択のために有効に用いられる。
【0153】
すなわち、プリデコード回路2110は、たとえばデータ選択アドレスDSA0およびDSA1を入力として受けるAND回路2114と、AND回路2114の出力を一方に受け、他方の入力として接地電位(“L”レベル)を受けて、第1のデコード信号をデコードデータバスDDB0に出力するOR回路2112とを含む。
【0154】
プリデコード回路2110は、以下同様にして、信号DSA0、信号DSA0をインバータ2102が反転した信号、信号DSA1、信号DSA1をインバータ2104が反転した信号のうち、2つの信号をそれぞれ受けるAND回路と、これらAND回路の出力を一方に、他方に接地電位を受けるOR回路とを含む。
【0155】
OR回路2112等は、すべて他方の入力ノードに、“L”レベルを受けているので、図18においては、AND回路2114等から出力された信号が、そのままデコードデータバスDDB0に伝達される。
【0156】
すなわち、データ選択アドレスDSA0とDSA1との組合せにより生じる4ビット分のデータが、デコードされた結果がデコードデータバスDDB0により伝達されることになる。
【0157】
他のプリデコード回路2210および2310についても同様である。
以上のような構成とすることで、メモリアレイ2000については、図18に示したようなデータ選択デコーダ2100の構成を用いれば、4ビット分のI/O数を有するメモリコアを実現することができる。
【0158】
図19は、図18に示したようなメモリコアの動作を説明するためのタイミングチャートである。
【0159】
図19を参照して、外部クロック信号CLKの時刻t1における立上がりのエッジにおいて、コマンド信号といてバンクアクト信号BAACT信号が入力されることにより、たとえば、バンク1中のセンスアンプが活性化される。
【0160】
時刻t2における外部クロック信号ext.CLKの立上がりのエッジにおいて、サブバンクアクト信号SBACTが入力されることにより、センスアンプのデータが読出用ラッチ回路LRに転送される。
【0161】
すなわち、デコード回路2600.1〜2600.nからの出力信号に応じて、センスアンプが選択され、選択的にメインI/O線対M−I/Oに読出データが出力されて、ラッチ回路LRにデータが取込まれる。
【0162】
このとき、リード用ラッチLRに取込まれたデータは、ライト用のラッチ回路LWにも転送されて保持される。
【0163】
時刻t3において、ライトコマンドWRITEが与えられ、同時に1ビット目の書込データD0が与えられる。
【0164】
このようにして外部から与えられた書込データD0がデコード回路2400.1〜2400.mのうち、いずれか活性化したデコード回路に対応するゲート回路を介して、I/Oポートから選択的に書込用ラッチ回路LWに伝達される。以後、バースト長(たとえば8ビット分)だけ、順次デコード回路2400.1〜2400.mの選択が行なわれ、対応する書込用ラッチ回路にI/Oポートからデータの伝達が行なわれる。
【0165】
図19においては、デコード回路2400.1〜2400.mの出力する信号を信号YSで表わす。
【0166】
時刻t4において、ライトバックコマンドWBACKが与えられ、これに応じて、時刻t3以後に書込用ラッチLWに与えられたデータが、一括してサブバンクアドレスSBAにより選択されたセンスアンプにメインI/O線対M−I/Oを介して伝達される。
【0167】
時刻t5から時刻t6の間の書込動作も同様である。
時刻t6において、ライトバックコマンドWBACKが与えられた後、時刻t7において、書込が行なわれたとは異なるバンクからデータを読出すものとする。
【0168】
このサブアクトコマンドSBACTBに応じて、サブバンクアドレスSBAが選択的に活性化され、これに応じて、選択されたセンスアンプからメインI/O線対M−I/Oにデータの読出が行なわれ、対応するリード用ラッチ回路LRに読出データが蓄えられる。
【0169】
時刻t8においあて、リードコマンドREADが与えられると、これに応じて、順次デコーダ回路2400.1〜2400.mの選択が行なわれ、バースト長分のデータ出力が、時刻t9以後行なわれていく。
【0170】
図20は、図18に示した構成において、データ選択デコーダ2100をデータ選択デコーダ2800に置き換えた構成である。
【0171】
データ選択デコーダ2800がデータ選択デコーダ2100と異なる点は、グローバルI/OバスG−I/Oが8本となり、I/Oポートも8ビット分のI/O0〜I/O7となっていることである。
【0172】
これに応じて、プリデコード回路2110〜2310において、OR回路2112等の他方入力入力ノードには、マルチ選択アドレス信号MSAまたは信号MSAをインバータ2106により反転した信号が入力する構成となっている。
【0173】
以上のような構成とすることで、データ選択アドレスのうち、1ビット分のデータを不能化し、1つのプリデコーダ当り、デコードデータバスのうち、2つのデコードラインが同時に活性化される構成となっている。
【0174】
以上のような構成とすることで、図18に示した構成においては、1組のデータ選択アドレスによって、4ビット分のデータが出力されていたのに対し、図20に示した構成においては、一度に8ビット分のデータの入出力が行なわれることになる。
【0175】
その他の構成は、図18に示したメモリアレイ2000の構成と同様であるので、同一部分には同一符号を付してその説明は繰返さない。
【0176】
図21は、メモリアレイ2000の第2の変形例を示す概略ブロック図である。
【0177】
図20においては同時に8ビット分のデータ入出力を行なう構成としたが、図21においては、さらにすべてのメインI/O線対M−I/Oが同時に活性化され、I/Oポート数も、このメインI/O線対分の数だけ設けられる構成となっている。
【0178】
すなわち、図21に示した構成においては、プリデコーダ2110〜2310のいずれにおいても、OR回路2112等の他方の入力ノードには、電源電位Vcc(“H”レベル)が与えられ、データ選択アドレスの値にかかわらず、すべてのデコーダ2400.1〜2400.mの出力がすべて“H”レベルとなる構成となっている。
【0179】
図18、図20および図21に示したように、メモリアレイ2000においては、その主要部分は変更することなく、データ選択デコーダ部分の配線パターンのみを変更することで、I/O数を柔軟に変更させることが可能である。
【0180】
以上説明したような構成においては、たとえば、データの読出時に用いられるラッチの個数をNLRとするとき、以下のような関係式が成り立つ。
【0181】
NLR=(デコーダ2400.1〜2400.mの個数)×(I/O数)/(マルチセレクションの縮退度)
ここでマルチセレクションの縮退度とは、たとえば、データ選択アドレスについて、1ビット分のデータを不能化することで、同時に2つのゲート回路2700が選択される場合には、その縮退度は2であるということになる。
【0182】
図22は、さらに、図21に示した構成の変形例を示す回路図である。
図22に示した構成では、図21に示した構成のうち、読出用のメインI/O線対と書込用のメインI/O線対とを分離する構成となっている。
【0183】
このような構成とすることで、リードデータとライトデータの衝突を回避することが可能となる。
【0184】
なお、上述のとおり、図20〜図22においては、I/O線、バス配線等は図面の簡単のために単線で示しているが、実際の構成としては、単線でも相補線で構成される構成としても構わない。
【0185】
[実施の形態3]
図23は、本発明の実施の形態3のビット線対、センスアンプおよびゲート回路M−I/O線対との間のゲート回路の構成を説明する回路図である。
【0186】
すなわち、図23においては、図18において示したデコード回路2600.1等からの出力信号はセグメントデコード線SG0〜SG3により伝達される構成となっている。その他の基本的な構成は、以下に説明する点を除いて、実施の形態2の構成と同様である。
【0187】
図23を参照して、8対のビット線対BLL0,/BLL0〜BLL3,/BLL3およびBLR0,/BLR0〜BLR3,/BLR3が一対のI/O線対を共有する構成を示している。ただし、本発明はこのような場合に限定されることなく、より多くのビット線対がI/O線対を共有する構成とすることも可能である。
【0188】
センスアンプS/A0およびイコライズ回路EQCKT0は、図23中、左側のビット線対BLL0,/BLL0と右側のビット線対BLR0,BLR0とに共有されている。ここで、センスアンプS/A0およびイコライズ回路EQCKT0は、信号BLILにより制御されるトランジスタTRL10およびTRL20により、選択的にビット線対BLL0,/BLL0に結合され、信号BLIRにより制御されるトランジスタTRR10およびTRR20により、選択的にビット線対BLR0,/BLR0に結合される。
【0189】
センスアンプS/A0の感知ノードは、それぞれセグメントデコード線SG0により制御されるトランジスタTRG1,TRG2を介してセグメントI/O線対SGI/Oと結合される。
【0190】
セグメントI/O線対SGI/O上のデータは、読出/書込ゲートR/WCKTを介して、選択的にI/O線対に伝達される。
【0191】
読出/書込ゲートR/WCKTは、セグメントI/O線対のうちの一方のセグメントI/O線SGI/O1とゲートが接続し、ソースが接地電位GNDと結合するトランジスタTDC1と、セグメントI/O線対SGI/Oのうちの他方のセグメントI/O線SGI/O2とゲートが接続し、ソースが接地電位GNDと結合するトランジスタTDC2と、トランジスタTDC1のドレインとI/O線対のうちの一方のI/O線I/O2との間に設けられ、ゲート電位が信号R−CSLにより制御されるトランジスタTRI1と、トランジスタTDC2のドレインとI/O線対のうちの他方のI/O線I/O1との間に設けられ、ゲート電位が信号R−CSLにより制御されるトランジスタTRI2と、I/O線対のうちの一方のI/O線I/O1とゲートが接続し、ソースが接地電位GNDと結合するトランジスタTWC2と、I/O線対I/Oのうちの他方のI/O線I/O2とゲートが接続し、ソースが接地電位GNDと結合するトランジスタTWC1と、トランジスタTWC1のドレインとセグメントI/O線SGI/O線I/O1との間に設けられ、ゲート電位が信号W−CSLにより制御されるトランジスタTWI1と、トランジスタTWC2のドレインとセグメントI/O線SGI/O2との間に設けられ、ゲート電位が信号W−CSLにより制御されるトランジスタTWI2と、セグメントI/O線SGI/O1と接地電位GNDとの間に設けられ、ゲート電位がイコライズ信号IOEQにより制御されるトランジスタTPC1と、セグメントI/O線SGI/O2と接地電位GNDとの間に設けられ、ゲート電位がイコライズ信号IOEQにより制御されるトランジスタTPC2とを含む。
【0192】
他のビット線対BLL1,/BLL1およびBLR1,/BLR1〜BLL3,/BLL3およびBLR3,/BLR3に対しても、ビット線対BLL0,/BLL0と同様のセンスアンプ、イコライズ回路、ゲートトランジスタ等が設けられている。
【0193】
図24は、読出動作において、図23に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【0194】
図23を参照して、時刻t0の待機状態においては、ビット線対は1/2Vccレベルにプリチャージされている。一方、セグメントI/O線対SGI/Oは、信号IOEQが活性状態(”H”レベル)であることに応じて、GNDレベルにプリチャージされている。すべてのセグメントデコード線SG0〜SG3は、接地電位GNDであって、すべてのビット線対についてのトランジスタTRG1,TRG2は遮断状態である。
【0195】
いわゆるシェアードセンスアンプ構成となっているセンスアンプS/Aとビット線対との接続を開閉するするための信号BLIL,信号BLIRは、中間電位(電源電位Vccと昇圧電位Vppとの中間の電位)に保持されている。
【0196】
ビット線イコライズ信号は、活性状態(”H”レベル)であって、I/O線対は電源電位Vccにプリチャージされている。
【0197】
ここで、信号BLILと信号BLIRとが、中間電位に保持されているのは、これら信号により制御されるトランジスタTRL1,TRL2,TRR1およびTRR2のゲートに印加される電位を小さくするためである。ただし、ビット線対の電位がイコライズされる必要があるために、電源電位Vcc以上の中間電位に設定されている。
【0198】
時刻t1において、信号BLILが昇圧電位レベルのVppに、信号BLIRが接地電位GNDへと変化し、左側のビット線対BLL0,/BLL0からBLL3,/BLL3が選択される。
【0199】
時刻t2において、イコライズ信号EQおよびIOEQが接地電位GNDに向かって変化し始め、時刻t3においてセグメントデコード線SG0のレベルがトランジスタTRG1,TRG2のしきい値を超えると、ビット線対BLL0,/BLL0とセグメントI/O線対SGI/O1,SGI/O2が接続され、ビット線対の電位レベルは、プリチャージレベルの1/2Vccよりも低下し、セグメントI/O線対の電位レベルは、プリチャージレベルの電位GNDよりも上昇し始める。
【0200】
ここで、時刻t4において、ビット線対の電位レベルとワード線WLの電位レベルの差が、アクセストランジスタTAのしきい値を超えると、メモリセルキャパシタMCに保持されていたデータに応じて、ビット線BLL0の電位レベルと相補ビット線/BLL0の電位レベルとの間に差が生じる。同様にセグメントI/O線対SGI/Oにも電位差が生じる。時刻t5において、ワード線の電位レベルは、中間電位まで上昇する。ここで、メモリセルキャパシタからのデータ読出の直前のビット線対の電位レベルが1/2Vccよりも小さくなっているので、ワード線の電位レベルは、昇圧電位Vppまで上昇させる必要がない。言いかえると、ワード線の電位レベルが、ビット線対の電位レベルが1/2Vccの状態から出発して、データを読み出す場合に比べて、より低いレベルでビット線対にデータが読み出されるので、読出速度を向上させることが可能である。
【0201】
時刻t6において、信号R−CSLが活性状態に変化すると、プリチャージレベルにあったI/O線対の電位レベルは、セグメントI/O線対の電位レベルに応じて、トランジスタTDC1およびTDC2により駆動され、変化することになる。以上のようにして、データのI/O線対への読出が行なわれる。
【0202】
ここで、信号R−CSLを活性化させるタイミングは、時刻t6よりももっと以前であってもよい。これは、セグメントI/O線対SGI/OとI/O線対とが直接接続される構成とはなっていないため、このような場合でも、I/O線対の電位レベルにより、メモリセルに保持されているデータを破壊することがないからである。
【0203】
また、ビット線対の電位差は、たとえば、時刻t7において、センスアンプが活性化されることにより増幅される。これにより、メモリセルへのリストア動作が行われる。しかし、上述したとおり、データをI/O線対に読み出す際には、センスアンプで増幅されたデータを用いる必要がないため、センスアンプの動作速度はゆっくりとしたものであっても、読出速度に影響を与えない。したがって、センスアンプのサイズは、データをリストアできることを保証できるだけのサイズであれば十分で、センスアンプのレイアウト面積を小さくすることが可能である。なお、時刻t7以降のセンスアンプの増幅電位の振幅は、電源電位Vccまでフルスイングさせずに、電源電位Vccと接地電位GNDとの中間の電位としておけば、ビット線対に生じるノイズにより、このビット線対に接続する他の非選択状態のメモリセルに保持された電荷が失われることがない。
【0204】
次に、データ書込動作とプリチャージ動作について説明する。
図25は、書込み動作とプリチャージ動作において、図23に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【0205】
図25を参照して、時刻t0においては、セグメントデコード線SG0が活性状態(”H”レベル)であって、センスアンプS/Aが活性化することにより、選択されているメモリセル中の記憶データに応じて、ビット線対およびセグメントI/O線対SGI/Oに電位差が生じている。
【0206】
時刻t1において、信号W−CSLが活性化することにより、トランジスタTWI1およびTWI2が導通状態となり、I/O線対により伝達された書込みデータが、セグメントI/O線対SGI/Oに伝達される。このとき、I/O線対の電位は、I/O線対が直接セグメントI/O線対SGI/Oと接続されることで伝達されるのではなく、I/O線対の電位がトランジスタTWC1およびTWC2の電位を駆動することにより伝達される。
【0207】
したがって、I/O線対の電位は、互いに相補レベルでフルスイングさせなくても、セグメントI/O線対SGI/Oに伝達することが可能である。このため、データをセグメントI/O線対SGI/Oに伝達後、I/O線対のプリチャージに要する時間を短縮することができ、高速動作が可能である。
【0208】
時刻t2から、センスアンプの感知ノードまで伝達された書込みデータが、センスアンプにより増幅され始める。
【0209】
時刻t3において、信号W−CSLが不活性状態となり、I/O線対からセグメントI/O線対へのデータ伝達は遮断される。これに応じて、I/O線対は、電源電位Vccレベルにプリチャージされる。
【0210】
時刻t4において、ワード線の電位レベルと信号のBLILのレベルが、ともに昇圧電位Vppまで駆動される駆動される。これに応じて、センスアンプの感知ノードと選択されたメモリセルとが結合される。さらに、時刻t5において、センスアンプの駆動信号のうち、PチャネルMOSトランジスタを駆動する信号SPのレベルがさらに上昇し、かつ、NチャネルMOSトランジスタを駆動する信号SNのレベルがさらに低下することで、ビット線対の電位レベルがフルスイングする。ワード線の電位レベルが昇圧レベルまで上昇しているので、”H”レベルのデータまたは”L”レベルのデータのいずれも十分なマージンをもってメモリセルに書込まれる。
【0211】
時刻t6において、セグメントデコード線SG0のレベルが不活性状態へと遷移し始め、セグメントI/O線対とビット線対とが分離される。その後、ワード線も不活性レベルとなる。
【0212】
時刻t8において、信号IOEQが活性状態へと遷移し、セグメントI/O線対SGI/Oは、接地電位GNDにプリチャージされる。
【0213】
時刻t9において、イコライズ信号EQが活性状態へと遷移し、ビット線対の電位レベルは、たとえば、1/2Vccレベルにプリチャージされる。時刻t10において、信号BLILおよびBLIRのレベルが中間電位とされる。
【0214】
なお、時刻t10以降の待機状態においては、イコライズ信号EQのレベルは、電源電位Vcc以下の所定の電位とすることもできる。このようにすると、待機時において、たとえば、イコライズ回路EQCKT0中のトランジスタの電流供給能力を低くすることで、ビット線が何らかの配線とショートした際にも、1/2Vcc電位を供給する電源からビット線を介して流れるリーク電流を抑制し、メモリセルアレイの消費電力を抑制することが可能となるからである。
【0215】
[実施の形態3の変形例]
図26は、実施の形態3の変形例の半導体記憶装置のセンスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【0216】
図23に示した構成と異なる点は、セグメントI/O線対をプリチャージするためのトランジスタTPC1’およびTPC2’が、ともにPチャネルトランジスタであって、セグメントI/O線対SGI/Oのプリチャージ電位レベルが電源電位Vccとなっていることである。
【0217】
その他の点は、図23に示した構成と同様であるので、同一部分には沿ういつ符号を付して、説明は繰り返さない。
【0218】
図27は、読出動作において、図26に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【0219】
図24に示した動作と異なる点は、まず、時刻t0において、セグメントI/O線対SGI/Oは、電源電位Vccにプリチャージされていることである。
【0220】
したがって、セグメントデコード信号SG0の活性化により、ビット線対とセグメントI/O線対の電位レベルは、ビット線対のプリチャージレベルの電位1/2Vccよりも高い電位となる。したがって、図24の場合のように、ワード線の電位レベルの変化の開始からデータが読み出しのまでの時間が短縮されることはないが、たとえば、センスアンプへの接地電位の供給がトランジスタを介して行なわれ、センスアンプのソース側の寄生抵抗が無視できない場合などにおいては、図27に示した方式の方が、センスアンプを高速に駆動できるという利点がある。
【0221】
図28は、書込動作およびプリチャージ動作において、図26に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【0222】
セグメントI/O線対SGI/Oのプリチャージレベルが、電源電位Vccとなっている点を除いては、基本的に図25に示した動作と同様である。
【0223】
[実施の形態4]
図29は、本発明の実施の形態4のメモリアレイ4000の構成を示す概略ブロック図であり、実施の形態1の図14と対比される図である。
【0224】
実施の形態4の半導体記憶装置は、このメモリセルアレイ部分を除いて、その基本的な構成は、実施の形態1の半導体記憶装置1000の構成と基本的に同様である。
【0225】
図29を参照して、メモリセルアレイ4000が、図14に示したメモリセルアレイ1100との構成と異なる点は、以下のとおりである。
【0226】
まず、列方向の選択、すなわち選択されたメモリセルの接続するビット線対の電位レベルを増幅するセンスアンプとメインI/O線対との接続を選択的に開閉するゲート回路2162の制御を行なうセグメントYS線が、階層構造を有する点である。
【0227】
すなわち、行方向に沿って配置されるメインセグメントYS線SGYSのレベルと、YSセグメントデコーダからの信号とに応じて制御されるサブYSデコーダ2210により、サブYS線が活性化され、これに応じて、ゲート回路2162が制御される構成となっている点である。
【0228】
さらに、後に説明するように、メモリセルアレイ4000においては、行方向の冗長構成は、メモリセルアレイの端部に配置された行冗長部2300にまとめて配置される構成となっている点である。
【0229】
さらに、列方向の冗長構成が、細分化されたメモリセルアレイ単位MCAUとは別個の領域のスペアコラム領域SPCLに設けられる構成となっている点である。
【0230】
なお、図29においては、1つのメモリセルアレイ単位MCAU0のすぐ右横に配置されている冗長列の構成のみを示しているが、実際には、同様の構成が、サブI/O線対SM−I/Oに沿って配置されている。
【0231】
さらに、後に説明するように、たとえばこの冗長列領域SPCLを挟んで、対称にメモリセルアレイ単位MCAUがさらに配置される構成となっていてもよい。
【0232】
冗長列領域においても、正規のメモリセルアレイ単位領域MCAUと同様に、メインワード線MWLの活性化と、バンク選択線の活性化に応じて活性化されるサブワードドライバ2168bに応じて、サブワード線SWLが活性化される構成となっている。
【0233】
さらに、冗長列領域の選択されたメモリセル列とサブI/O線対との接続を選択的に制御するゲート回路2210bも、正規のメモリセルアレイ単位領域と同様に、階層的なセグメントYS線により制御される構成となっている。
【0234】
図30は、図29のメモリセルアレイ4000のサブワードドライバ部8000の構成を説明するための拡大図である。
【0235】
1つのメインワード線MWLが、各バンクにおいて、4本のサブワード線を制御する。4本のサブワード線SWLのうちのいずれが選択されるかは、選択線SLのいずれかが選択的に活性化することにより行なわれる。
【0236】
ここで、図30に示したサブワードドライバ部8000の構成は、基本的には図15に示した構成と同様であるものとする。
【0237】
すなわち、ラッチ回路LTWは、図15に示した構成においては、トランジスタ8100および8102により構成され、ドライバ回路WDCは、図15の構成では、トランジスタ8104および8106により構成されている。
【0238】
バンク選択線BSLは、活性化動作時には、昇圧電位Vppレベル(内部電源電位Vccよりも昇圧された電位レベル)にあり、サブワード線SWLが活性化した後は、接地電位レベルVssに保持される。これに応じて、ラッチ回路LTWが、サブワード線SWLの活性状態に対応する電位レベルをラッチする。ここで、選択線SLとリセット線RSLの電位レベルは互いに相補に変化する。
【0239】
待機動作中は、バンク選択線BSLの電位レベルは接地電位Vssに、選択線SLの電位レベルも接地電位Vssに、リセット線の電位レベルは電源電位Vccレベルに保持される。コレクタにより、待機動作中は、サブワード線SWLは、接地電位レベルVssと結合している。
【0240】
活性化動作時においては、まず、対応するリセット線RSLが接地電位レベルVssとなり、活性化すべきサブワード線SWLに対応するバンク選択線BSLが活性化されて、電位Vppレベルになる。メインワード線MWLが選択的に活性化され、電位レベルVccレベルとなるのとほぼ同時に、選択線SLも選択的に電位Vccレベルとされる。これに応じて、選択されたサブワード線SWLの電位レベルは、電位Vcc−Vthレベルとなる。ここで、電位Vthは、トランジスタ8102のしきい値電圧である。その後、バンク選択線BSLは、接地電位レベルVssレベルとされ、ラッチ回路中に電荷が閉じ込められ、活性電位レベルが保持される。
【0241】
この電荷が保持された状態において、選択線SLの電位レベルをさらに昇圧電位Vppレベルまで上昇させれば、サブワード線SWLのレベルも昇圧電位Vppレベルまで上昇する。
【0242】
以上のようにして、選択されたサブワード線SWLの電位レベルが、昇圧電位まで昇圧される。
【0243】
一方、リセット動作時には、バンク選択線を電源電位Vccレベルまで上昇させ、かつ選択線SLを接地電位Vssとする。一方、リセット線は電位レベルVccとされ、これに応じて、サブワード線の電荷が接地に放電される。
【0244】
ここで、図30に示した構成においては、各バンクは、図30において斜線部分で示したように、交互に配置されるサブワード線ごとに区切られているものとする。
【0245】
このようにすることで、選択されたバンク内のみのサブワード線を活性化させることが可能である。
【0246】
図31は、図29に示した構成において、センスアンプを選択的に活性化させる構成を示す図である。
【0247】
図31を参照して、行方向に沿って、センスアンプ選択線SASLおよびプリチャージ選択線PCSLが配置される。一方、列方向に沿って、バンク選択線BSLが配置されている。
【0248】
センス選択線SASLおよびバンク選択線BSLの電位レベルを受けるAND回路に応じて、フリップフロップ2404の出力レベルはセットされ、プリチャージ選択線PCSLとバンク選択線BSLのレベルを入力として受けるAND回路2402の出力レベルに応じて、フリップフロップ回路2404の出力レベルがリセットされる。フリップフロップ回路2404の出力レベルに応じて、センスアンプ2166が活性化される。
【0249】
したがって、バンク選択線およびセンス選択線により、選択されたバンク中のセンスアンプのみが活性化され、プリチャージ選択線PCSLおよびバンク選択線BSLにより、選択されたバンク内のセンスアンプのみがプリチャージされることになる。
【0250】
以上のような構成とすることで、センスアンプ帯に配置されたセンスアンプのうち、活性化されたバンク内のセンスアンプのみを活性化することが可能となり、消費電力の低減を図ることが可能となる。
【0251】
図32は、図29に示したメモリセルアレイにおいて、行冗長部2300の構成を示す概略ブロック図である。
【0252】
図32に示した構成では、メモリセルアレイ単位の端部に冗長素子としてラッチ回路が設けられている。バンクアドレスとロウアドレスが冗長比較判定部において比較され、一致した場合は、このラッチ回路がアクセスされる。このとき、上述したのと同様に、冗長判定動作と並行してノーマル領域のメモリセルに対するアクセス動作を行う構成としても良い。冗長判定結果が出るのを待ってから、ノーマル領域のメモリセルにアクセス動作を開始するのに比べて、アクセス時間を短縮することが可能である。
【0253】
図32の構成では、データがラッチ回路に保持されているために、アクセスを行う際にワード線を活性化させる必要はない。
【0254】
読出動作、書込動作とも、プログラムされたアドレスと入力アドレスとが一致すると、対応する列選択信号CSLが活性化されることでデータの読出および書込を行うことができる。
【0255】
ここで、冗長回路を線アンプ等のラッチ回路により構成することは、DRAMのメモリセルでの構成とは異なり、ワード線を活性化させる必要が無いため、ロウアクセス時には、正規メモリセル領域に対して、そのアクセスされる部位の正常/不良に関係無く、アクセス動作を実施すれば良い。つまり、冗長判定動作がロウアクセス時には不要となるため、ロウアクセス時間の高速化を図ることができる。
【0256】
また、コラムアクセス時に、正規のバンク(または、メモリセルマット)をアクセスするか、ラッチ回路で構成された冗長部をアクセスするかを判定するためには、不良アドレスのバンクアドレス、または、マットアドレスのみを判定することで十分なため、アクセス時間が増加することがない。
【0257】
正規のメモリ行からなるノーマル領域との間でデータを授受するためのメインI/O線対M−I/Oとは独立に冗長行との間でデータを授受するための冗長用メインI/O線対M−I/ORが設けられる。
【0258】
図33は、図29に示したメモリセルアレイ4000の構成のうち、行冗長領域(ロウスペア領域)および列方向の冗長領域(スペアセル領域)の配置を説明するための概略ブロック図である。
【0259】
図33を参照して、メモリセル行を置換するためのロウスペア領域は、メモリセルアレイの最外周に設けられている。
【0260】
一方、列方向のスペアセルは、メモリセルアレイのバンク間の境界部分に設けられる。I/O線対にそれぞれ読みだされたデータは、アンプ5010により増幅され、ラッチ回路5020に保持される。ラッチ回路5020のデータは、ラッチ回路5020にそれぞれ対応して設けられているドライバ回路5030により、シフトスイッチ回路5040により選択されたデータバスDBSのうちのいずれかに伝達される。
【0261】
図34は、図33に示した構成のうち、シフトスイッチ回路5040の構成を説明するための概念図である。
【0262】
シフトスイッチ回路5040は、図34に示すように、たとえば2段のシフト部から構成される。すなわち、第1シフト部5050および第2シフト部5060は、互いに独立に制御されて、メインI/O線対とデータバスDBSとの接続状態を切換える。
【0263】
図34に示した状態においては、正規のメインI/O線対に対応する部分には、いずれも不良メモリセルが存在せず、正規のメインI/O線対が、そのままデータバスDBSに接続される状態を示している。
【0264】
一方、図35は、シフト回路5040が、不良メモリセルが存在する場合に、シフト動作した場合の状態を示す概念図である。
【0265】
図35に示した例においては、メインI/O線対のうち、M−I/O1およびM−I/O2に対応するメモリセル中に不良が存在しているとする。
【0266】
この場合、第1シフト部5050および第2シフト部5060がそれぞれシフト動作を行なうことで、データバスDBSには、これら2つのメインI/O線対M−I/O1およびM−I/O2はいずれも接続されない。これに代わって、メインI/O線対M−I/O3が本来メインI/O線対M−I/O1が接続していたデータバスと接続されている。さらに、本来メインI/O線対M−I/O2が接続されていたデータバスには、メインI/O線対M−I/O4が接続されている。
【0267】
以下、隣接する他のメインI/O線対も順次シフト部によりシフトされ、対応するデータバスと接続される。
【0268】
以上のような構成とすれば、不良メモリセルが存在するメインI/O線対はデータバスとは接続されることなく、冗長置換を行なうことが可能である。
【0269】
なお、スペアセル領域のスペアI/O線対から読出されたデータが、いずれのデータバスと接続されるかは、マルチプレクサ5100により選択される構成とすることも可能である。
【0270】
[第1シフト部および第2シフト部の接続の他の例]
図36は、シフトスイッチ回路5040による、冗長列との置換を行うための他の構成および動作をより詳しく説明する。
【0271】
図36は、シフトリダンダンシを行なう際のシフトスイッチ回路5040の構成を示す概略ブロック図である。
【0272】
図36は、その中央部にスペアI/Oを2本備える構成が示されている。ここでは、データバス側とリード/ライトアンプ側の間に存在するシフト部の構成を、上述したスペアI/O部を中心として示している。
【0273】
中央の2本のスペアI/Oは、各々、図中上側のI/Oに対応するメモリセル列の救済にも図中下側のI/O線に対するメモリセルの救済にも対応することが可能である。さらに、シフト動作を2段分行なうことで、図中上側のI/O線群に対応して2個の欠陥がある場合でも、下側に2個の欠陥がある場合でも、各々救済を行なうことが可能となる。
【0274】
そのために、まず単方向1段シフトを行なうための第1シフト部5050と続いて、単方向1段シフトするための第2シフト部5060とが配置される構成となっている。これに対して、後に説明するように、スペアI/O−AおよびスペアI/O−Bの第2シフト部5060bは双方向シフトを行う。
【0275】
第1シフト部5050は図中上側のI/O線については上側に1段シフトさせ、図中下側のI/O線については下側に1段シフトさせる。
【0276】
第2シフト部5060は、基本的には第1シフト部と同様の動作を行なうが、2本のスペアI/Oに対する第2シフト部5060bは、各々上側にも下側にもシフトする構成となっている。
【0277】
図36は通常救済する前の接続状態を示している。救済前、もしくは救済する必要がなければ、初期の接続状態が維持される。つまり、正規I/O線、スペアI/O線ともに、元々対応していたちょうど左側の接続ノードに接続することとなり、スペアI/Oは、いずれのデータバスにも接続されない。
【0278】
一方、図37のように、救済を行なう上で、スペアI/Oを2本とも上側にシフトさせる必要がある場合は、まず、第2シフト部5060および5060bをスペアI/O−A、スペアI/O−Bともに上側にシフトさせる。同様に、第1シフト部5050においても上側にシフトを行なうことで、このような冗長置換が実現される。
【0279】
図38のように、救済を行なう上で、スペアI/Oを2本とも下側にシフトさせる必要がある場合は、まず、第2シフト部5060および5060bをスペアI/O−A、スペアI/O−Bとも下側にシフトさせる。同様に、第1シフト部5050においても下側にシフト動作を行なうことでこのような冗長置換が実現される。
【0280】
図39に示すように救済を行なう上でスペアI/O線を1本は上側にシフトし、1本は下側にシフトする必要がある場合、第1シフト部はシフト動作を行なわず、第2シフト部5060および5060bにおいて上側は各々1つずつ上側にシフト動作を行ない、下側は各々下側に1つずつシフト動作を行なう。
【0281】
[ヒューズ素子によるシフト動作の構成]
図40は、シフトスイッチ回路5040のヒューズ素子を用いた構成をより詳しく示す概略ブロック図である。
【0282】
ここでは、説明を容易にするために、第1シフト部の下側のスペアI/Oを含む部分の構成に注目し、接続のためのトランジスタをNチャネルMOSトランジスタとした上で、かつ、並列配置するヒューズリンクのレーザブローによる固定的な接続変更を行なう構成としている。
【0283】
救済前、もしくは、救済する必要がない場合は、初期の接続(右側の相補I/Oと左側の相補I/Oとが1対1に接続されている状態)で維持されている。リダンダンシ接続判定時には、信号TRが“H”レベルとなり、リダンダンシコントロール回路の制御で電流を制御されるトランジスタを介して電流が流される。
【0284】
ヒューズ素子による接続(ヒューズリンクと称する)はブローされていない状態では、ヒューズリンクのうちヒューズ73から79の系列が接地電位GNDに、ヒューズ72から78の系列が“H”レベルとなり、上記のような接続状態を維持する。(ここで点線が接続状態を示している。)
この場合、図中において、一番上のI/Oでは、トランジスタ56、57がオン状態となり、直鎖の接続ノードに接続されている。また、トランジスタ58、59はオフ状態となっており、1段下への接続は遮断状態とされている。
【0285】
図41は、メモリセル列84に不良が存在する場合の救済を行なう構成を示す。
【0286】
I/O線対84に対応して不良が発生した場合、不良箇所に該当するヒューズリンク部76および77をレーザブローすることで、不良箇所への接続を行なわず、1段下にシフトする構成変更が行なわれる(点線が接続状態を示している)。
【0287】
図42は、NチャネルMOSトランジスタで構成されていた切換回路を、CMOSトランジスタで構成することで、ヒューズリンク部を1列にする構成である。リダンダンシコントロール回路の代わりに、単に抵抗素子を配置して電流制限を行なっている。また、接続部のトランスファーゲートをCMOS化することで、I/O線の抵抗を低減している(点線が接続状態を示している)。
【0288】
図43は、不要箇所のヒューズリンク部122をレーザブローしたことで、1段シフトされた状態を示す図である。
【0289】
図中において点線がこの場合の接続形態を示している。
以上の説明では、I/O線対の接続の切換は、ヒューズ素子を用いる構成としていた。しかしながら、図33の構成において、ヒューズ素子により接続を開閉している部分をシフトトランジスタにより接続を開閉する構成とすることも可能である。この場合、このシフトトランジスタは、スペアI/O線対による置き換えに応じて、エンコード信号により制御されることになる。
【0290】
この場合、スペアI/O部の第1シフト部は、上述したように、ヒューズ素子をシフトトランジスタに置き換える構成とすればよい。
【0291】
ただし、スペアI/O部についての第2シフト部は、上側にも下側にも切換が可能である必要がある。これを満足させる動作としては、たとえば、スペアI/O−Aは、上側のシフト場所のエンコード信号がすべて“L”レベルなら直左に接続する状態を維持するか、下側に向かってシフトされる。逆に、スペアI/O−Bは、下側のシフト箇所のエンコード信号がすべて“L”レベルなら、直左に接続する状態を維持するか、上側に向かってシフトされる。
【0292】
図44は、この部分の構成の回路図を示す。下側からのエンコード信号をNORゲート5400.0で処理し、このNORゲート5400.0に入力する信号のすべてが“L”レベルであると判定された場合は、スペアI/O−Bは、1段上、つまり、スペアI/O−Aの直左のターミナルに接続される。
【0293】
I/O線ごとの置き換えを実施することで、多数I/O出力構成である冗長構成を実現することが可能となる。また、2段シフトさせる構成とすることで、複数の不良箇所に対して対応することが可能となり、効率のよい置換動作を行なうことが可能となる。ここでは、2段の場合について説明したが、より多くの段数とすることで、さらに多くのI/O線の冗長置換を行なうことも可能である。
【0294】
[シフトトランジスタによりシフト動作を行なう構成]
図45は、シフトリダンダンシの他の構成を示す概略ブロック図である。
【0295】
図33に示した構成と異なる点は、以下のとおりである。
まず、スペアI/Oの設けられている領域には、冗長行に対応する構成が存在しない。
【0296】
また、後に説明するように、シフト回路は、トランジスタを、デコード信号に応じて開閉することでその接続を切換える構成となっている。
【0297】
ここで、図45に示した構成においては、正規のメインI/O線対からのデータは、シフトスイッチ回路5040によりシフトされるのに対し、ロウスペア領域から読出されたデータはシフトスイッチ回路によってはシフトされない構成となっている。
【0298】
この場合、シフトスイッチ回路5040からの読出データと、ロウスペア領域からの読出データは、マルチプレクサ回路5100により、選択的にラッチ回路5020に与えられる。
【0299】
さらに、図45に示した構成においては、このようなメモリアレイ端に2つのスペアI/O線対S−I/O−AおよびS−I/O−Bとが配置されている。
【0300】
正規のメインI/O線対から読出されたデータは、リード動作時には、ロウスペア領域から読出されたデータとマルチプレクスされて、ラッチ回路5020に取込まれ、増幅された後、リードアンプ5030でデータバスに接続される。
【0301】
行アドレスに対する冗長判定結果がノーマル使用であれば、そのデータをフラグとして保持し、コラムアクセス時にバンクにアクセスした際に、ノーマル使用であることを認識して、そのままノーマルI/O上のデータをラッチに取込んで増幅する。
【0302】
その冗長判定結果がスペア使用であるならば、そのデータをフラグとして保持し、コラムアクセス時にバンクにアクセスした際に、スペア使用であることを認識して、そのままロウスペアから読出されたデータをラッチに取込んで増幅する。
【0303】
正規のメインI/O線対の部分は、アクセス動作の当初は判定結果に関係せずアクセス動作を行なうものの、判定結果により、そのままアクセス動作を継続するのか中止するのかが決定される。
【0304】
ライト動作時は、データバスのデータをアンプ回路5030で受けた後、ラッチ回路5020に取込まれたデータにより、ライトドライバ5110は、ノーマルI/O線対M−I/Oをドライブすると同時に、ライトドライバ5110の出力を受けるシフトドライバ回路5120は、ロウスペア上のI/O線対をドライブする。
【0305】
フラグとして取込まれ保持されている行アドレスに対する冗長判定結果をもとに、ノーマルの列選択線を活性化してデータを書込むのか、ノーマルの列選択線の活性化を中止して、データ書込を中止し、スペアのロウに接続して、データの書込が行なうかが決定される。このとき、スペアのロウとスペアのロウ上のI/O線対とは、行アドレスの冗長判定時の結果を保持するフラグと、コラムアクセス時のバンクの対応とに応じて、コラムアクセスを行なうバンクのフラグが冗長使用であれば、その冗長に対応するサブYS線が活性化される。
【0306】
ロウスペア部は、ラッチで構成するために、それ自体はワード線の活性化を必要としない。また、ロウスペア部に結果が発生する可能性も低いことにより、コラムの冗長が不要となるため、ロウスペア(行冗長)部においては、I/O線対M−I/ORとリード/ライトアンプとを1対1に対応させればよい。
【0307】
コラムのスペアとなる第1のスペアI/O線対S−I/O−A、S−I/O−Bは、コラム系のシフトリダンダンシにより2段のシフトでノーマルI/O線対の接続関係がシフトされ、端のI/O線対とデータバスDBSN、DBSN−1の接続が非接続になることに応じて、そのデータバス部分DBSN、DBSN−1に接続されるように活性化される。
【0308】
したがって、スペアI/O部には、シフト回路は存在せず、データバスとの接続の取換え回路6000および6100が存在する。リード動作時には、2つのスペアI/Oは、ラッチ5020bにデータを伝達する。
【0309】
ラッチ5020bのデータのそれぞれに対応する取換ロジック回路6000および6100は、いずれのデータバスにデータを接続するかを、冗長判定結果に応じて決定する。これは、いずれかのI/O線対が、既に、他のバンクのI/O線対と置換されるように設定されている場合、残りのスペアI/O線対で対応するためである。このような構成とすれば、異なるバンク間で、同一のスペアで救済を行なうことが可能となるため、全体で配置するスペアの数が少なくとも、冗長置換の自由度が向上し、ひいては歩留りが向上することになる。
【0310】
また、スペアI/Oは、サブYS線単位で不良アドレスとの置換が可能なため、所定数のビット線ペアを含むビット線ペア単位で救済を行なうことが可能となる。このことも、歩留りの向上に寄与する。なお、図44に示した例では、シフト回路は2段のシフト回路となっているが、たとえば、3段以上のシフト回路とすることも可能である。
【0311】
なお以上の構成において、スペアI/O部のメモリセルの動作試験を行なう際には、たとえば、不良アドレスが不揮発性の記憶回路に書き換え可能に保持されている構成ならば、不良アドレスの値を自動的に任意アドレスに設定するだけで、スペアI/O部のメモリセルのリード/ライトを行なうことが可能である。また、一度プログラムした不良アドレスをクリアすれば、不良箇所を再度リード/ライトすることが可能でもある。
【0312】
図46は、アレイ側のI/O線対とリード/ライトアンプ用のI/O線側の接続のシフト位置を決定するためのデコード信号SDSに応じて、シフト動作を行なう構成を示す概略ブロック図である。
【0313】
図46に示した構成においては、1段分のシフト回路のみを示しているが、このような構成を2段設けることで、図45に示したような2段のシフト回路を構成することが可能である。
【0314】
信号SDSを受けるAND回路5300.0の出力を一方の入力ノードに受け、他方の入力ノードに接地電位を受けるOR回路5310.0からの出力に応じて、インバータ5320.0および5330.0の信号により、シフトトランジスタSTR01およびSTR02が開閉され、OR回路5310.0からの出力に応じてシフトトランジスタSTR03およびSTR04が開閉される。
【0315】
また、信号SDSを受けるAND回路5300.1の出力を一方の入力ノードに受け、他方の入力ノードにOR回路5310.0を受けるOR回路5310.1からの出力に応じて、インバータ5320.1および5330.1の信号により、シフトトランジスタSTR11およびSTR12が開閉され、OR回路5310.1からの出力に応じてシフトトランジスタSTR13およびSTR14る。
【0316】
他のメインI/O線対に対応しても、同様の構成が設けられる。
以上は、第1シフト分について説明したが、第2シフト部も基本的には同様の構成である。
【0317】
I/O線ごとの置き換えを実施することで、多数I/O出力構成である冗長構成を実現することが可能となる。これに対して、従来のブロックあたりn個の冗長を配置する構成では、このI/Oごとに冗長を配置しなければならず、冗長部が不必要に多くなり、面積が無駄となる。
【0318】
また、2段シフトさせる構成とすることで、複数の不良箇所に対して対応することが可能となり、効率のよい置換動作を行なうことが可能となる。ここでは、2段の場合について説明したが、より多くの段数とすることで、さらに多くのI/O線の冗長置換を行なうことも可能である。さらに、ダイナミックに接続形態を変更することで、マルチバンク構成の場合のバンクごと、マットごとに不良箇所を置換できるため、より救済効率を高めることが可能である。
【0319】
図47は、リダンダンシのシフト場所を示すデコード信号を生成するための回路7000の構成を示す。
【0320】
対応するロウ(バンクまたはマット)のアドレスと、コラムのアドレス、およびこのアドレスの入力時に対応するI/Oのシフト位置の場所を示す情報が比較回路7010.1〜7010.p(p:所定の自然数)にプログラムされている。
【0321】
入力されるロウアドレスと、コラムアドレスとの両者が不良アドレスと一致した場合は、まず、比較回路7010.1〜7010.pの出力を受けるOR回路7200からの出力に応じて、プリチャージ回路7210が、マルチプレクサ7330の出力ノードのプリチャージを解除する(プリチャージレベルは”L”レベルとする)。一方、マルチプレクサ7300を介してI/Oの切換位置を示すデコード信号が出力される。このデコード信号は、予め、それぞれ比較回路7010.1〜7010.pに保持される不良アドレスに対応して、プログラム回路7100.1〜7100.pに保持されている。
【0322】
マルチプレクサ7300から出力されたデコード信号は、リード用ラッチ回路7400、ライト用ラッチ回路7500にとりあえず保持される。
【0323】
後に説明する、アドレス信号が1サイクル分コマンド信号よりも先読みされるモードでは、アドレスの判定期間においては、リード動作であるのかライト動作であるのかの区別がつかないため、このようなラッチ回路が設けられている。
【0324】
したがって、ラッチ回路7400および7500は、通常動作においては、データをシフト動作によりタイミングを遅らせることなく、そのまま出力する。
【0325】
したがって、リード/ライト選択スイッチになっているマルチプレクサ7600から、シフトリダンダンシを制御するデコード信号として伝達される。
【0326】
一方、アドレス信号が1サイクル分コマンド信号よりも先読みされるモードでは、リード動作ではラッチ回路7400は1サイクルクロック分だけデコード信号をシフト動作する。このモードでは、ライト動作時におけるライト用のラッチ回路7500は、ライトコマンドの入力を、ライトレイテンシに従ってシフトした後、シフトリダンダンシのデコードを行なうために出力する。
【0327】
図48は、アドレス信号処理の流れを示すフロー図である。
通常モードでは、コマンドデータともにロウアドレスが取りこまれると、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、最終的に選択を行うためのプリデコードアドレスがラッチされ、これに基づいて行選択が行なわれる。このモードでは、コラムアドレスがコマンドデータとともに取りこまれると、バーストアドレスが発生され、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、最終的に選択を行うためのリードプリデコードアドレスまたはライトプリデコードアドレスがラッチされ、これに基づいて列選択が行なわれる。
【0328】
アドレス信号が1サイクル分コマンド信号よりも先読みされるモードでは、ロウアドレスが取りこまれると、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、コマンドデータが入力されると、最終的に選択を行うためのプリデコードアドレスがラッチされ、これに基づいて行選択が行なわれる。このモードでは、コラムアドレスが取りこまれると、バーストアドレスが発生され、冗長判定とプリデコードが平行して行なわれる。冗長判定結果はラッチ回路に保持されるとともにロウアドレスに対するプリデコード結果が出た後、コマンドデータが入力されていれば、これがリードコマンドであるかライトコマンドであるかに応じて、最終的に選択を行うためのリードプリデコードアドレスまたはライトプリデコードアドレスがラッチされ、これに基づいて列選択が行なわれる。
【0329】
図49は、図44に示した1対2の取換えロジック回路6000の構成を示す概略ブロック図である。
【0330】
図49に示した構成では、1対2の取換ロジック回路6000のうちリード側のみを表示している。
【0331】
この1対2の取換えロジック回路6000は、既にスペアI/O−Aに不良が存在することが、冗長部の試験で発覚しているから、一度スペアI/O−Aを使って救済を行なったが、その後、スペアI/O−Aが使用不可能状態に陥った場合に使用不可能の認識を行なって、さらにスペアI/O−Aと、スペアI/O−Bとの接続を切換えるための回路である。
【0332】
2個のシフト部におけるそれぞれの冗長判定結果において、冗長を使用するか否かの信号がそれぞれ必要とされる。また、同時にスペアI/O−AおよびI/O−Bのうち、スペアI/O−Aが優先的に使用されるが、もしも、I/O−Aが使用不可能の状態にある場合、たとえば、初期不良チェックにおいて、I/O−Aの中に不良セルが存在する場合、または、一度、I/O−Aを用いて救済を行なったが再度チェックを実施すると、I/O−Aの中に不良が発生して、再度I/O−Bを用いて救済を行なわなければならないような場合、I/O−Aを使用不可能とみなすための情報が出力される。
【0333】
判定回路6010は、第1シフト部使用可否の判定を行い、冗長使用不可なら”H”レベルの信号を、冗長使用可能なら”L”レベルの信号を出力する。
【0334】
判定回路6020は、第1シフト部での冗長判定に応じて、冗長使用なら”H”レベルの信号を、冗長非使用なら”L”レベルの信号を出力する。
【0335】
判定回路6030は、第2シフト部での冗長判定に応じて、冗長使用なら”H”レベルの信号を、冗長非使用なら”L”レベルの信号を出力する。
【0336】
なお、リード動作とライト動作では、レイテンシの大きさが異なるので、判定回路6020および6030は、それぞれ、リード動作用とライト動作用とで別々のラッチ回路を有している。
【0337】
リード動作において、少なくともスペアI/O−A、スペアI/O−Bのいずれかの冗長列を使用しており、しかも、スペアI/O−Aは、使用可能状態である場合、スペアI/O−Aからの読出データは、スイッチ回路SW11を介して、データバスDBSNに伝達される。
【0338】
リード動作において、スペアI/O−A、スペアI/O−Bのいずれかの冗長列を使用しており、しかも、スペアI/O−Aは、使用不可能状態である場合、スペアI/O−Bからの読出データは、スイッチ回路SW12を介して、データバスDBSNに伝達される。
【0339】
リード動作において、スペアI/O−A、スペアI/O−Bのいずれ冗長列も使用されている場合、スペアI/O−Bからの読出データは、スイッチ回路SW13を介して、データバスDBSN−1に伝達される。
【0340】
図50は、2対1の取換えロジック回路6100を示す概略ブロック図である。
【0341】
図50においてはライト側のみの構成が表示されている。
ライト動作において、少なくともスペアI/O−A、スペアI/O−Bのいずれかの冗長列を使用しており、しかも、スペアI/O−Aは、使用可能状態である場合、データバスDBSNからの書込データは、スイッチ回路SW21を介して、スペアI/O−Aに伝達される。
【0342】
ライト動作において、スペアI/O−A、スペアI/O−Bのいずれ冗長列も使用されている場合、データバスDBSN−1からの書込データは、スイッチ回路SW22を介して、スペアI/O−Bに伝達される。
【0343】
ライト動作において、スペアI/O−A、スペアI/O−Bのいずれかの冗長列を使用しており、しかも、スペアI/O−Aは、使用不可能状態である場合、データバスDBSNからの書込データは、スイッチ回路SW23を介して、スペアI/O−Bに伝達される。
【0344】
図51は、上述したようなダイナミックに接続状態が変更可能となるようにした制御の構成例を示す図である。すなわち、マルチバンク構成の場合のバンクごと、マットごとに不良箇所を置換する構成の場合の制御のフローを示す。
【0345】
マルチバンク(マルチマット)構成の場合、I/O線が他のバンク(マット)上を跨いで配置される。そのため、バンクごと(マットごと)で救済するI/Oが異なる場合には、接続形態を変更する必要がある。
【0346】
したがって、入力されるバンクアドレス(マットアドレス)に従って、第1シフト部のシフト情報、第2シフト部のシフト情報を変更する。
【0347】
まず、不良アドレスをプログラムするプログラム素子は、強誘電体膜を用いた不揮発メモリや、フラッシュROM等による不揮発型RAM構造によるものなど種々の構造が可能である。
【0348】
第1シフト部用、第2シフト部用とも共通で、不良アドレスを保持する構成となっている。
【0349】
これらの情報は電源投入後のチップ活性化時に比較部に配置されるラッチに転送される。転送されるタイミングは、パワーオンリセットが発生された時点から、比較動作が必要となるコラムの動作までの間に行なわれる構成となっている。上述したような転送を行なう構成としては、並列に転送する手法や、シフトレジスタを用いてシリアルに転送する場合などがある。
【0350】
シフトレジスタで転送する場合には、比較部のラッチも含めてシフトレジスタの一部とすることで、転送作業を容易にする。転送クロックは、内部にて適当な周期のリングオシレータで発生する構成としてもよいし、外部クロックをもとに発生する構成としてもよい。
【0351】
比較部は、バンクアドレス(マットアドレス)の入力を、ROM部から読出された情報と比較して、一致/不一致の結果に従って、救済情報を出力する。救済情報は、シフト場所のエンコード信号として出力され、この信号をさらにデコードすることでシフト状態を変更する。このとき、上記シフト構成でのデータブローでのヒューズリンク部は、MOSトランジスタで構成され、デコード信号はスイッチとして機能するMOSトランジスタのオン/オフを制御する。
【0352】
図52は、図51に示した制御フローをより詳しく説明するフローチャートである。
【0353】
リード動作においては、まず、与えられた行アドレスと不良行アドレスとの比較が行なわれるとともに、並行して、バンクアドレス、列アドレスのデコードが行なわれる。正規メモリアレイにおいては、このデコード結果に基づいて、列選択のための信号YSが生成される。
【0354】
一方で、列アドレスと不良列アドレスとの比較も行なわれる。この比較結果により、スペアコラムI/Oが選択される場合、第1に正規のメモリアレイでの信号YSによる列選択が中止される。第2に、シフタの設定が完了することにより第2シフト部5060のシフト動作が行なわれ、つづいて、第1シフト部5050のシフト動作が行なわれる。
【0355】
つづいて、スペア行から読出されたデータとスペアI/Oからのデータとがマルチプレクサ5100により、選択されてデータバスDBSに与えられる。
【0356】
ライト動作においては、まず、与えられた行アドレスと不良行アドレスとの比較が行なわれるとともに、並行して、バンクアドレス、列アドレスのデコードが行なわれる。
【0357】
一方で、列アドレスと不良列アドレスとの比較も行なわれる。これと並行して書込データはデータバスDBSを介してラッチ回路5020に伝達され、ライトドライバ5110により増幅される。これにより、書込みデータは、シフトスイッチ回路5040およびスペア行のI/O部に伝達される。
【0358】
行アドレスと不良行アドレスとの比較に応じて、スペア行が選択される場合、スペア行の列選択信号YS(CSL)が活性化され、正規のメモリアレイ領域に対する列選択動作が中止される。
【0359】
一方、列アドレスと不良列アドレスとの比較結果により、スペアコラムI/Oが選択される場合、第1シフト部5050のシフト動作が行なわれ、つづいて、第2シフト部5060のシフト動作が行なわれる。
【0360】
これにより、メインI/O線対M−I/Oを介してデータの書き込みが行われ、スペアI/O線対S−I/Oによりスペアコラムにデータが書きこまれる。
【0361】
図53は、通常リード動作時のアクセス、コマンド、データ処理について示す図である。
【0362】
外部アドレスは、コマンドとともにラッチされ、冗長判定処理が行なわれる。冗長判定は、アドレスのプリデコードと並行して実施される。
【0363】
冗長判定結果はラッチされた後、その結果に従って、メモリアレイにアクセスするアドレスを通常アドレスを用いるのか、冗長アドレスを用いるのかの決定が行なわれる。コマンド信号は、バーストサイクルの終了まで保持される。メモリアレイでの動作は、アドレスの処理(冗長判定結果)を待ってから開始され、コラム選択線の活性化等の処理が行なわれる。次のサイクル以降は、バーストアドレスの発生に従って、同様の動作が繰返される。
【0364】
図54は、リード動作時にアドレスをコマンドに対して1サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【0365】
したがって、アドレス信号は、各サイクルごとに取込むことになる。
取込まれたアドレス信号は、冗長判定とプリデコード処理が行なわれ、半導体記憶装置はコマンド入力待ち状態になる。もしも、コマンド入力がなければ、次のサイクルにおいて、再び取込まれた新規アドレスに対して処理が行なわれ内容が更新される。コマンド入力がなされると、冗長判定結果が活性化されてラッチされ、その結果に従って、メモリアレイにアクセスするアドレスを通常アドレスを用いるのか、冗長アドレスを用いるのかが決定される。
【0366】
コマンド信号は、バーストサイクルの終了までその値が保持される。メモリアレイでの動作は、既にアドレスの処理(冗長判定結果)が終了しているため、コマンドの転送とともに開始され、コラム選択線の活性化等の処理が行なわれる。
【0367】
次サイクル以後においては、バーストアドレスの発生に従って、同様の動作が繰返される。バーストの終了までは、バーストアドレスでアドレス処理を行ない、バースト終了とともに、再び、外部アドレスにより冗長判定処理が実施される。
【0368】
図55は、通常ライト動作時のアクセス、コマンド、データ処理について示す図である。
【0369】
アドレス信号の処理は、リード時と同様である。ただし、取りこまれたアドレスが、ライト時の内部レイテンシ(この場合、1クロック)分だけ、最終プリデコードアドレスとしてラッチされ、シフト動作が行われると言う動作が加わる。
【0370】
図56は、ライト動作時にアドレスをコマンドに対して1サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【0371】
この場合、コマンド取りこみ時には、アドレスの処理が終了していることから、ライトレイテンシの値としては、たとえば、0.5クロック分有れば、メモリアレイのアクセスを開始することが可能である。
【0372】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0373】
【発明の効果】
請求項1〜3および5〜6記載のメモリ回路/ロジック回路集積システムは、メモリ回路の設計期間や製造工程を短縮することが可能で、メモリ回路/ロジック回路集積システムの開発期間を短縮することが可能である。
【0374】
請求項4記載のメモリ回路/ロジック回路集積システムは、複数のメモリセル列がデータの入出力の構成を共有できるので、ロジック回路との間で大きなデータバス幅でデータを授受する構成を効率的に実現できる。
【0375】
請求項7〜8記載のメモリ回路/ロジック回路集積システムは、データ入出力の速度を向上できるので、ロジック回路との間で大きなデータバス幅でデータを授受する動作を効率的に実現できる。
【0376】
請求項9〜14のメモリ回路/ロジック回路集積システムは、メモリセルアレイとは独立に設けた冗長メモリセルブロック内の冗長メモリセルと不良メモリセルとを置換する構成としたので冗長置換の効率を向上させることが可能である。
【図面の簡単な説明】
【図1】 本発明の実施の形態1の半導体記憶装置1000の構成を示す概略ブロック図である。
【図2】 半導体記憶装置1000をシリコンウェハ10上に形成していく場合の配置の例を示す概念図である。
【図3】 メモリコアを用いて、ロジック回路とを組合せたシステムを構成する場合のデバイス形成工程を概念的に示す図である。
【図4】 メモリコア1000と、ロジックコア3000とを互いに貼合わせた状態におけるP−P′断面を示す断面図である。
【図5】 写真製版工程のワンショットの領域12で形成されるメモリコア1000の配置の様子をより詳細に説明するための拡大図である。
【図6】 写真製版工程のワンショット分の領域に形成されるインターフェイス層1200のパターンを説明するための拡大図である。
【図7】 メモリコアに対してインターフェイス層1200を形成した場合のメモリコアの構成をより詳細に説明するための拡大図である。
【図8】 メモリ容量の単位を大きくする場合の形成プロセスを説明するためのフロー図である。
【図9】 図8に示したインターフェイス層を形成するためのマスクパターン14を示す拡大図である。
【図10】 左右に並んだ2つのチップ1000aおよび1000bに対してインターフェイス層1200を形成した場合の構成を示す拡大図である。
【図11】 ロジック部3000と対向して貼合わすためのメモリコア1000の構造を説明するための断面図である。
【図12】 図11のようなメモリコアに対して、さらにインターフェイス層1200を形成した場合の断面構造を示す断面図である。
【図13】 図12に示したようなメモリコア1000をロジックコア3000にフリップチップ上で接続した場合の断面構造を示す図である。
【図14】 図1に示したメモリアレイ1100の構成を説明するための概略ブロック図である。
【図15】 図14に示したサブワードドライバ帯BSDRnの詳細な構成を示すための回路図である。
【図16】 センスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【図17】 SDRAM1000の動作を説明するためのタイミングチャートである。
【図18】 本発明の実施の形態2の半導体記憶装置のメモリアレイ2000の構成を説明するための概略ブロック図である。
【図19】 図18に示したようなメモリコアの動作を説明するためのタイミングチャートである。
【図20】 図18に示した構成において、データ選択デコーダ2100をデータ選択デコーダ2800に置き換えた構成を示す図である。
【図21】 メモリアレイ2000の第2の変形例を示す概略ブロック図である。
【図22】 図21に示した構成の第3の変形例を示す回路図である。
【図23】 本発明の実施の形態3のビット線対、センスアンプおよびゲート回路M−I/O線対との間のゲート回路の構成を説明する回路図である。
【図24】 読出動作において、図23に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図25】 図23に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図26】 実施の形態3の変形例の半導体記憶装置のセンスアンプ部とデータ線部との接続を行なう構成を示す回路図である。
【図27】 読出動作において、図26に示したセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図28】 書込動作/プリチャージ動作でのセンスアンプ部とデータ線部との接続を行なう回路の動作を説明するためのタイミングチャートである。
【図29】 本発明の実施の形態4のメモリアレイ4000の構成を示す概略ブロック図である。
【図30】 図29のメモリセルアレイ4000のサブワードドライバ部8000の構成を説明するための拡大図である。
【図31】 図29に示した構成において、センスアンプを選択的に活性化させる構成を示す図である。
【図32】 図29に示したメモリセルアレイにおいて、行冗長部2300の構成を示す概略ブロック図である。
【図33】 メモリセルアレイ4000の構成のうち、行冗長領域および列方向の冗長領域の配置を説明するための概略ブロック図である。
【図34】 図33に示した構成のうち、シフトスイッチ回路5040の構成を説明するための概念図である。
【図35】 シフト回路5040が、不良メモリセルが存在する場合に、シフト動作した場合の状態を示す概念図である。
【図36】 シフトスイッチ回路5040による、冗長列との置換を行うための他の構成および動作をより詳しく説明する図である。
【図37】 救済を行なう上で、スペアI/Oを2本とも上側にシフトさせる必要がある場合の構成を示す概念図である。
【図38】 救済を行なう上で、スペアI/Oを2本とも下側にシフトさせる必要がある場合の構成を示す概念図である。
【図39】 救済を行なう上でスペアI/O線を1本は上側にシフトし、1本は下側にシフトする必要がある場合の構成を示す概念図である。
【図40】 シフトスイッチ回路5040のヒューズ素子を用いた構成をより詳しく示す概略ブロック図である。
【図41】 メモリセル列84に不良が存在する場合の救済を行なう構成を示す図である。
【図42】 切換回路をCMOSトランジスタで構成することで、ヒューズリンク部を1列にする構成を示す図である。
【図43】 不要箇所のヒューズリンク部122をレーザブローしたことで、1段シフトされた状態を示す図である。
【図44】 シフトリダンダンシの他の構成を示す回路図である。
【図45】 デコード信号SDSに応じて、シフト動作を行なう構成を示す概略ブロック図である。
【図46】 スペアセル領域に対応する第2シフト部も基本的には同様の構成を示す図である。
【図47】 リダンダンシのシフト場所を示すデコード信号を生成するための回路7000の構成を示す図である。
【図48】 アドレス信号処理の流れを示すフロー図である。
【図49】 1対2の取換えロジック回路6000の構成を示す概略ブロック図である。
【図50】 2対1の取換えロジック回路6100を示す概略ブロック図である。
【図51】 ダイナミックに接続状態が変更可能となるようにした制御の構成例を示す図である。
【図52】 制御フローをより詳しく説明するフローチャートである。
【図53】 通常リード動作時のアクセス、コマンド、データ処理について示す図である。
【図54】 リード動作時にアドレスをコマンドに対して1サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【図55】 通常ライト動作時のアクセス、コマンド、データ処理について示す図である。
【図56】 ライト動作時にアドレスをコマンドに対して1サイクル分早く取込んで処理を行なう動作を示すタイミングチャートである。
【符号の説明】
150,152 クロック入力バッファ、1002 クロック信号入力端子、1010 外部制御信号入力端子群、1012、1014、1016、1018、1020 制御信号入力バッファ、1022 モードデコーダ、1030 アドレス信号入力端子群、1032〜1044 入力バッファ、1046 モードレジスタ、1048 ロウアドレスラッチ、1050 コラムアドレスラッチ、1052 バンクアドレスラッチ、1054 セルフリフレッシュタイマ、1056 リフレッシュアドレスカウンタ、1058 マルチプレクサ、1060バーストアドレスカウンタ、1062 ロウプリデコーダ、1064 コラムプリデコーダ、1066 バンクデコーダ、1070 データ入出力端子、1072〜1082 入出力バッファ回路、1086 データ入出力回路、1100メモリアレイブロック、2142 メインロウデコーダ、2104、コラムデコーダ、2152 I/Oポート、1000 同期型半導体記憶装置。
Claims (14)
- 第1の半導体基板の第1の主表面に形成されるロジック回路チップを備え、
前記ロジック回路チップは、外部との電気的インターフェースを取るための複数の第1の入出力パッドを含み、
第2の半導体基板の第2の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも2つの前記メモリ回路を含むメモリチップをさらに備え、
前記メモリチップは、
最表面に設けられる絶縁層と、
前記絶縁層の直下に、前記メモリ回路に共通に設けられるインターフェース配線層を含み、
前記インターフェース配線層は、
前記メモリ回路のそれぞれの入出力ノードを接続する配線部と、
外部との電気的インターフェースを取るために、前記絶縁層の開口部に対応する位置に設けられる複数の第2の入出力パッド部とを有し、
前記ロジック回路チップの第1の主表面と前記メモリチップの第2の主表面とを対向させた状態で、前記複数の第1の入出力パッドと対応する前記第2の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える、メモリ回路/ロジック回路集積システム。 - 前記複数のメモリ回路の各々は、互いに同一の回路構成を有する、請求項1記載のメモリ回路/ロジック回路集積システム。
- 前記複数の第2の入出力パッド部は、それぞれ対応する前記第1の入出力パッドと、前記第1の主表面と前記第2の主表面とを対向させた状態で、整合する位置に配置される、請求項1記載のメモリ回路/ロジック回路集積システム。
- 前記メモリ回路の各々は、
複数のメモリセルが行列状に配列されたメモリセルアレイを備え、
前記メモリセルアレイの行方向に沿って配置される複数のワード線と、
前記メモリセルアレイに対応して設けられ、アドレス信号に応じて前記ワード線を選択的に活性化する行選択回路と、
前記メモリセルアレイのメモリセル列に対応して設けられる複数のビット線対と、
第1複数個の前記ビット線対ごとに設けられ、選択されたメモリセルとデータの授受を行うための複数のデータ線対と、
前記データ線対と対応する前記第1複数個のビット線対との間で、選択的にデータ伝達を可能とする複数の選択回路をさらに備える、請求項1記載のメモリ回路/ロジック回路集積システム。 - 第2複数個の前記データ線対からなるデータ線グループごとに設けられる複数の選択ゲート回路と、
前記複数の選択ゲート回路に共通に設けられるデータバスと、
前記選択ゲート回路ごとに設けられ、前記選択ゲート回路を選択的に活性化し、対応する前記データ線グループからのデータを前記データバスに伝達させる複数のデコード回路とをさらに備える、請求項4記載のメモリ回路/ロジック回路集積システム。 - 前記デコード回路を制御するプリデコード回路をさらに備え、
前記プリデコード回路は、前記複数のデコード回路のうち、少なくとも2つを同時に活性化する、請求項5記載のメモリ回路/ロジック回路集積システム。 - 前記選択回路は、
前記第1複数個のビット線対にそれぞれ対応して設けられ、選択的に導通状態とされる第1複数個の第1のスイッチ回路と、
前記第1複数個の第1のスイッチ回路からの出力を受けて、選択されたビット線対の電位レベルに応じて、対応する前記データ線対の電位を駆動するデータ伝達ゲートとを含み、
前記データ伝達ゲートは、
前記データ線対のうちの一方と所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの一方により駆動される第1のMOSトランジスタと、
前記データ線対のうちの他方と前記所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの他方により駆動される第2のMOSトランジスタとを有する、請求項4記載のメモリ回路/ロジック回路集積システム。 - 前記選択回路と前記データ伝達ゲートとを結合する複数のセグメントデータ線対と、
待機状態において、前記セグメントデータ線対を第1のプリチャージレベルにプリチャージする第1のプリチャージ回路と、
待機状態において、前記ビット線対を第2のプリチャージレベルにプリチャージする第2のプリチャージ回路とをさらに備える、請求項7記載のメモリ回路/ロジック回路集積システム。 - 前記メモリセルアレイ端部に設けられる冗長メモリセル行をさらに備え、
前記冗長メモリセル行は、前記メモリセル列に対応する個数であって、記憶データを保持するためのラッチ回路を有する、請求項4記載のメモリ回路/ロジック回路集積システム。 - 前記メモリセルアレイに対応して、前記第1複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第1複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記メモリセルアレイとの間でデータの授受を行うためのデータバスと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対および前記冗長データ線対と前記データバスとの接続を切換える、データ伝達切換回路とをさらに備える、請求項9記載のメモリ回路/ロジック回路集積システム。 - 前記メモリセルアレイに対応して、前記第1複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第1複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記データ線対ごとに設けられ、前記冗長メモリセル行からの読出データと前記データ線対を介して伝達された読出データとを受けて、前記冗長メモリセル行への置換が行なわれているかに応じて、いずれかを出力する複数のマルチプレクサと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対と前記マルチプレクサとの接続を切換えるデータ伝達切換回路と、
前記マルチプレクサとの間でデータの授受を行うためのデータバスとをさらに備える、請求項9記載のメモリ回路/ロジック回路集積システム。 - 前記データ伝達切換回路の動作を制御するための冗長列置換制御回路をさらに備え、
前記冗長列置換制御回路は、
予め記憶された冗長置換が行なわれるべき行アドレスと行アドレス信号とが一致する場合、第1のヒット信号を活性化し保持する行アドレス比較回路と、
予め記憶された冗長置換が行なわれるべき列アドレスと列アドレス信号とが一致する場合、第2のヒット信号を活性化する列アドレス比較回路と、
前記第1および第2のヒット信号の活性化に応じて、前記データ伝達切換回路の動作を制御するための切換制御信号を生成する、列置換信号生成回路とを含む、請求項11記載のメモリ回路/ロジック回路集積システム。 - 列置換信号生成回路は、読出動作モードおよび書込動作モードに応じて、アドレス信号が与えられてから、前記切換制御信号を前記データ伝達切換回路に与えるまでのタイミングを調整するためのシフト回路をさらに含む、請求項12記載のメモリ回路/ロジック回路集積システム。
- 前記データ伝達切換回路は、
前記冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第1および第2のシフト回路を含み、
前記第1のシフト回路は、前記対応する前記データ線対からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、
前記第2のシフト回路は、前記第1シフト回路からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える、請求項11記載のメモリ回路/ロジック回路集積システム。
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