JP2000223661A5 - メモリ回路／ロジック回路集積システムおよび集積デバイス - Google Patents

Description

【特許請求の範囲】
【請求項１】 第１の半導体基板の第１の主表面に形成されるロジック回路チップを備え、
前記ロジック回路チップは、外部との電気的インターフェースを取るための複数の第１の入出力パッドを含み、
第２の半導体基板の第２の主表面上に分離可能な間隔を有するように形成される複数のメモリ回路のうちから一体として分離され、少なくとも２つの前記メモリ回路を含むメモリチップをさらに備え、
前記メモリチップは、
最表面に設けられる絶縁層と、
前記絶縁層の直下に、前記メモリ回路に共通に設けられるインターフェース配線層を含み、
前記インターフェース配線層は、
前記メモリ回路のそれぞれの入出力ノードを接続する配線部と、
外部との電気的インターフェースを取るために、前記絶縁層の開口部に対応する位置に設けられる複数の第２の入出力パッド部とを有し、
前記ロジック回路チップの第１の主表面と前記メモリチップの第２の主表面とを対向させた状態で、前記複数の第１の入出力パッドと対応する前記第２の入出力パッド部とをそれぞれ接続する複数の接続部材とを備える、メモリ回路／ロジック回路集積システム。
【請求項２】 前記複数のメモリ回路の各々は、互いに同一の回路構成を有する、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項３】 前記複数の第２の入出力パッド部は、それぞれ対応する前記第１の入出力パッドと、前記第１の主表面と前記第２の主表面とを対向させた状態で、整合する位置に配置される、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項４】 前記メモリ回路の各々は、
複数のメモリセルが行列状に配列されたメモリセルアレイを備え、
前記メモリセルアレイの行方向に沿って配置される複数のワード線と、
前記メモリセルアレイに対応して設けられ、アドレス信号に応じて前記ワードを選択的に活性化する行選択回路と、
前記メモリセルブロックのメモリセル列に対応して設けられる複数のビット線対と、
第１複数個の前記ビット線対ごとに設けられ、選択されたメモリセルとデータの授受を行うための複数のデータ線対と、
前記データ線対と対応する前記第１複数個のビット線対との間で、選択的にデータ伝達を可能とする複数の選択回路をさらに備える、請求項１記載のメモリ回路／ロジック回路集積システム。
【請求項５】 第２複数個の前記データ線対からなるデータ線グループごとに設けられる複数の選択ゲート回路と、
前記複数の選択ゲート回路に共通に設けられるデータバスと、
前記選択ゲート回路ごとに設けられ、前記選択ゲート回路を選択的に活性化し、対応する前記データ線グループからのデータを前記データバスに伝達させる複数のデコード回路とをさらに備える、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項６】 前記デコード回路を制御するプリデコード回路をさらに備え、
前記プリデコード回路は、前記複数のデコード回路のうち、少なくとも２つを同時に活性化する、請求項５記載のメモリ回路／ロジック回路集積システム。
【請求項７】 前記選択回路は、
前記第１複数個のビット線対にそれぞれ対応して設けられ、選択的に導通状態とされる第１複数個の第１のスイッチ回路と、
前記第１複数個の第１のスイッチ回路からの出力を受けて、選択されたビット線対の電位レベルに応じて、対応する前記データ線対の電位を駆動するデータ伝達ゲートとを含み、
前記データ伝達ゲートは、
前記データ線対のうちの一方と所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの一方により駆動される第１のＭＯＳトランジスタと、
前記データ線対のうちの他方と前記所定の電源電位との間に結合され、ゲート電位が前記選択されたビット線対のうちの他方により駆動される第２のＭＯＳトランジスタとを有する、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項８】 前記選択回路と前記データ伝達ゲートとを結合する複数のセグメントデータ線対と、
待機状態において、前記セグメントデータ線対を第１のプリチャージレベルにプリチャージする第１のプリチャージ回路と、
待機状態において、前記ビット線対を第２のプリチャージレベルにプリチャージする第２のプリチャージ回路とをさらに備える、請求項７記載のメモリ回路／ロジック回路集積システム。
【請求項９】 前記メモリセルアレイ端部に設けられる冗長メモリセル行をさらに備え、
前記冗長メモリセル行は、前記メモリセル列に対応する個数であって、記憶データを保持するためのラッチ回路を有する、請求項４記載のメモリ回路／ロジック回路集積システム。
【請求項１０】 前記メモリセルアレイに対応して、前記第１複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記メモリセルアレイとの間でデータの授受を行うためのデータバスと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対および前記冗長データ線対と前記データバスとの接続を切換える、データ伝達切換回路とをさらに備える、請求項９記載のメモリ回路／ロジック回路集積システム。
【請求項１１】 前記メモリセルアレイに対応して、前記第１複数個を単位として設けられる、複数の冗長メモリセル列と、
前記第１複数個の冗長メモリセル列ごとに設けられ、選択された冗長メモリセルとデータの授受を行うための複数の冗長データ線対と、
前記データ線対ごとに設けられ、前記冗長メモリセル行からの読出データと前記データ線対を介して伝達された読出データとを受けて、前記冗長メモリセル行への置換が行なわれているかに応じて、いずれかを出力する複数のマルチプレクサと、
前記冗長メモリセル列への置換が行なわれているかに応じて、前記データ線対と前記マルチプレクサとの接続を切換えるデータ伝達切換回路と、
前記マルチプレクサとの間でデータの授受を行うためのデータバスとをさらに備える、請求項９記載のメモリ回路／ロジック回路集積システム。
【請求項１２】 前記データ伝達切換回路の動作を制御するための冗長列置換制御回路をさらに備え、
前記冗長列置換制御回路は、
予め記憶された冗長置換が行なわれるべき行アドレスと行アドレス信号とが一致する場合、第１のヒット信号を活性化し保持する行アドレス比較回路と、
予め記憶された冗長置換が行なわれるべき列アドレスと列アドレス信号とが一致する場合、第２のヒット信号を活性化する列アドレス比較回路と、
前記第１および第２のヒット信号の活性化に応じて、前記データ伝達切換回路の動作を制御するための切換制御信号を生成する、列置換信号生成回路とを含む、請求項１１記載のメモリ回路／ロジック回路集積システム。
【請求項１３】 列置換信号生成回路は、読出動作モードおよび書込動作モードに応じて、アドレス信号が与えられてから、前記切換制御信号を前記データ伝達切換回路に与えるまでのタイミングを調整するためのシフト回路をさらに含む、請求項１２記載のメモリ回路／ロジック回路集積システム。
【請求項１４】 前記データ伝達切換回路は、
前記冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第１および第２のシフト回路を含み、
前記第１のシフト回路は、前記対応する前記データ線対からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、
前記第２のシフト回路は、前記第１シフト回路からのデータを受けて、前記切換制御信号に制御されて、前記対応するデータ線対に隣接する左右いずれかの前記データ線対の前記冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える、請求項１１記載のメモリ回路／ロジック回路集積システム。
【請求項１５】
集積デバイスであって、
第１の半導体基板の第１の主表面上に形成される第１の回路を含む第１の回路チップを含み、前記第１の回路は、前記第１の回路チップの外部と電気的インターフェイスを取るための複数の第１の入出力ノードを有し、前記集積デバイスはさらに、
第２の半導体基板の第２の主表面上に形成される第２の回路を含む第２の回路チップを含み、前記第２の主表面は前記第１の主表面と対向し、前記第２の回路は、前記第２の回路チップの外部と電気的インターフェイスを取るための複数の第２の入出力ノードを有し、前記集積デバイスはさらに、
前記複数の第１の入出力ノードを前記第２の入出力ノードにそれぞれ電気的に接続する接続部分を含み、前記接続部分は、
前記複数の第２の入出力ノードからの電気的接続を確立するための第１の接続部材と、
前記第１の接続部材と前記複数の第１の入出力ノードとの間に設けられ、前記第１の接続部材を前記複数の第１の入出力ノードに電気的に接続するための第２の接続部材とを含む、集積デバイス。

【０００１】
【発明の属する技術分野】
この発明は、メモリ回路／ロジック回路集積システムおよび集積デバイスに関し、より特定的には、メモリ回路とロジック回路とを組合せたシステムデバイスの製造に適したメモリ回路／ロジック回路集積システムおよび集積デバイスの構成に関する。

本発明は、上記のような問題点を解決するためになされたものであって、メモリ回路とロジック回路とを含むシステムを、半導体基板上に形成された集積回路を用いて構成するシステムにおいて、その開発期間を短縮することが可能なメモリ回路／ロジック回路集積システムおよび集積デバイスを提供することである。

この発明の他の目的は、メモリ回路とロジック回路との間で大きなデータバス幅でデータを授受することが、効率的に行なうことが可能なメモリ回路／ロジック回路集積システムを提供することである。

この発明のさらに他の目的は、メモリ回路とロジック回路との間での大きなデータバス幅でのデータ授受を可能とするとともに、冗長救済の効率を高めることが可能なメモリ回路／ロジック回路集積システムを提供することである。

請求項１４記載のメモリ回路／ロジック回路集積システムは、請求項１１記載のメモリ回路／ロジック回路集積システムの構成に加えて、データ伝達切換回路は、冗長メモリセル置換が行なわれない場合における対応するデータ線対の各データ伝達経路上に直列に配置される第１および第２のシフト回路を含み、第１のシフト回路は、対応するデータ線対からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与え、第２のシフト回路は、第１シフト回路からのデータを受けて、切換制御信号に制御されて、対応するデータ線対に隣接する左右いずれかのデータ線対の冗長メモリセル置換が行なわれない場合におけるデータ伝達経路に与える。
請求項１５記載の集積デバイスは、第１の半導体基板の第１の主表面上に形成される第１の回路を含む第１の回路チップを含み、第１の回路は、第１の回路チップの外部と電気的インターフェイスを取るための複数の第１の入出力ノードを有し、集積デバイスはさらに、第２の半導体基板の第２の主表面上に形成される第２の回路を含む第２の回路チップを含み、第２の主表面は第１の主表面と対向し、第２の回路は、第２の回路チップの外部と電気的インターフェイスを取るための複数の第２の入出力ノードを有し、集積デバイスはさらに、複数の第１の入出力ノードを第２の入出力ノードにそれぞれ電気的に接続する接続部分を含み、接続部分は、複数の第２の入出力ノードからの電気的接続を確立するための第１の接続部材と、第１の接続部材と複数の第１の入出力ノードとの間に設けられ、第１の接続部材を複数の第１の入出力ノードに電気的に接続するための第２の接続部材とを含む。

請求項９〜１４のメモリ回路／ロジック回路集積システムは、メモリセルアレイとは独立に設けた冗長メモリセルブロック内の冗長メモリセルと不良メモリセルとを置換する構成としたので冗長置換の効率を向上させることが可能である。
請求項１５記載の集積デバイスは、回路の設計期間や製造工程を短縮することが可能で、集積デバイスの開発期間を短縮することが可能である。