KR100820294B1 - 반도체기억장치 - Google Patents

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KR100820294B1
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후지사와히로키
쿠보우치슈우이치
니노미야코우이치로
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엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 반도체기억장치에 관한 것으로서 제 1방향에 따라서 설치된 복수의 비트선, 상기 제 1방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향으로 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기의 센스앰프영역에 대응하는 비트선과 제 1 선택회로를 통하여 접속되는 제 1 공통입출력선을 설치하고 상기 제 1방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1 공통입출력선과 제 2 선택회로를 통하여 접속되는 제 2 공통입출력선을 설치하고 상기 제 2 공통입출력선을 상기 제 2 방향으로 연장시켜 상기 메모리셀로부터 독출신호 및 상기 메모리리 셀로 독출신호를 전달하는 신호전달경로를 형성하는 기술이 제시된다.

Description

반도체기억장치{A SEMICONDUCTOR MEMORY DEVICE}
도 1 은 본 발명에 관한 DRAM의 한실시예를 나타내는 전체개략 레이아웃도이다.
도 2 는 도 1 부분의 확대된 레이아웃도이다.
도 3 은 도 2에 나타난 메인입출력선 MIO와 메모리배열부에 설치되는 로컬입출력선 LIO와의 관계를 설명하기 위한 레이아웃도이다.
도 4 는 본 발명에 관한 DRAM의 다른 한 실시예를 나타내는 전체개략 레이아웃도이다.
도 5 는 본 발명에 관한 서브앰프의 한 실시예를 나타내는 구성도이다.
도 6 은 도 5의 서브앰프의 동작의 일례를 설명하기 위한 파형도이다.
도 7 은 본 발명에 관한 DRAM의 다른 한 실시예를 나타내는 전체개략 레이아웃도이다.
도 8 은 본 발명에 관한 DRAM의 한 실시에를 나타내는 디바이스 단면구조도이다.
도 9 는 본 발명에 관한 DRAM에 있어서의 크로스영역에 설치되는 회로의 한 실시예를 나타내는 회로도이다.
도 10 은 본 발명에 관한 DRAM의 다른 한 실시예를 나타내는 개략적 전체개 략 레이아웃도이다.
도 11 은 도 10의 배열상의 확대된 한 실시예를 나타내는 레이아웃도이다.
도 12 는 도 11의 DRAM의 동작의 일례를 설명하기 위한 타이밍도이다.
도 13 은 본 발명에 관한 DRAM에 이용되는 메인앰프의 한 실시예를 나타내는 회로도이다.
도 14A, 도 14B 는 본 발명에 관한 DRAM의 메모리매트를 설명하기 위한 한 실시예를 나타내는 구성도이다.
도 15 는 본 발명에 관한 다이나믹형 RAM의 다른 한 실시예를 나타내는 회로도이다.
도 16 은 본 발명에 관한 다이나믹형 RAM의 한 실시예를 나타내는 블록도이다.
<주요부분에 대한 도면부호의 설명>
BANK 0 ~ 3 : 메모리뱅크 MWD : 메인워드 드라이버
MIO : 메인입출력선 YDC : Y디코더 회로
MA : 메인 앰프 SA : 센스앰프
SWD : 서브워드 드라이버 LIO : 로컬출력선
GIO : 글로벌입출력선 AC : 배열제어회로,
Q1 ~ Q51 : MOSFET G1 ~ G6 : 게이트회로
10 : 메모리칩 11 : 배열제어회로
12 : 메인워드 드라이버 13 : 컬럼디코더
15 : 서브배열(메모리매트) 16 : 센스앰프
17 : 서브워드드라이버 18 : 교차영역
200A ~ D : 메모리셀 배열 201A ~ D : 로우 디코더
202A ~ D : 센스앰프 203A ~ D : 컬럼디코더
204 : 어드레스버퍼 205 : 로우어드레스버퍼
206 : 컬럼어드레스버퍼 207 : 컬럼어드레스카운터
208 : 리플레쉬 카운터 209 : 컨트롤 회로
210 : 데이터입력회로 211 : 데이터출력회로
212 : 뱅크셀렉트회로 213 : 모드레지스터
214 : DLL 214 : DQS버퍼
본 발명은 반도체기억장치에 관하여 다이나믹형 메모리셀이 접속되는 워드선 및 비트선이 복수로 분할되어 단계층워드선 및 단계층IO선을 갖는 것에 이용하는 유효한 기술에 관한 것이다.
본 발명을 구성한 후의 조사에 의해 다음에서 설명하는 본 발명에 관련된다고 사려되는 것으로서 일본국특개평2-308489호 공보(이하, 선행기술 1로 명기), 일본국특개평9-205182호 공보(상응 USPATENT NO. 5793664, 이하, 선행기술 2로 명기), 일본국특개평10-178158호 공보(상응 USPATENT NO.5949697, 이하, 선행기술 3으로 명기)를 판명하였다. 선행기술 1에는 메모리셀배열 이외로 중간앰프(서브앰프)를 설치한 것이지만, 선행기술 2에는 센스앰프와 센스 앰프행과 서브워드드라이버열과 교차하는 크로스부에 센스앰프제어회로의 N채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 P채널형 MOSFET를 분산하여 배치한 것이고 선행 기술3에는 감지증폭행(센스앰프)과 서브워드드라이버열과 교차하는 연결영역에 있어서, 계층구조가 되는 GIO(글로벌 입출력선)과 LIO(로컬입출력선)을 접속하는 스위치수단을 분산하여 배치시키고 상기 감지증폭기의 P채널형의 드라이버MOSFET와 N채널형의 드라이버MOSFET의 쌍을 동일한 연결영역에 배치시키는 것이 개시되어 있다. 그런데, 이들 공보에는 어느 하나에 있어서도 다음에 설명하는 바와 같은 본원 발명에 관한 계층IO구조를 향한 배려는 어느것도 개시되어 있지 않다.
본원 출원인에 있어서는 워드선을 서브워드 드라이버영역에 의해 분할하고 비트선을 센스앰프영역에 의해 분할하고, 상기 센스앰프영역에는 상기 비트선에 접속되는 로컬입출력선을 배치하고 상기 서브워드드라이버영역에는 메인입출력선을 배치하고 상기 양자가 교차하는 크로스영역에는 상기 로컬입출력선과 메인입출력선을 접속시키면서 신호증폭을 실행하는 서브앰프를 분산배치한 다이나믹형RAM을 개발하였다. 상기의 다이나믹형RAM(이하, 단순히 DRAM으로 명기)의 칩사이즈의 저감을 위해서는 반복회수가 많은 서브워드 드라이버영역, 센스앰프영역의 축소화(수축형)를 피할수 없다.
상기의 결과, 상기 크로스영역의 면적은 상기 센스앰프폭과 서브워드드라이버폭의 축소분에 대응하여 대폭으로 작아져버리기 때문에 상기 로컬입출력선과 메 인입출력선과의 선택적인 접속과 신호증폭을 실행하는 상기 서브앰츠를 형성하는 영역확보가 곤란해지는 것이다.
상기 서브워드드라이버에 따라서 설치되는 메인입출력선과, 선택된 메모리셀이 접속된 비트선을 센스앰프에 따라서 설치되는 로컬입출력선에 접속시키는 컬럼스위치선택신호는 상기 메인입출력선과 평행하게 연장되는 것으로 이루어진다. DRAM의 베트스모드에서는 상기 컬럼스위치의 선택신호를 차례로 절환하여 복수비트의 독출과 기입을 실행하지만 상기의 경우 상기 메인입출력선과 상기 컬럼스위치의 선택신호가 동일한 방향으로 배열하여 배치되지 때문에 상기 컬럼선택신호가 상기에 의해 절환된 비트선의 메모리셀의 독출신호 또는 기입신호에 대해서 선상이에 노이즈가 생기는 결과가 되고 동작한계가 저하해버리는 문제가 생긴다.
상기 발명의 목적은 고집적화와 동작의 안정화를 실현한 계층IO구조의 반도체기억장치를 제공하는 것이다. 상기 발명의 다른 목적은 고집적화와 고속화를 실현산 계층IO구조의 반도체기억장치를 제공하는 것이다. 상기 발명의 상기 및 그 외의 목적과 신규특징은 본 명세성의 기술 및 첨부도면에서 명확해질 것이다.
본원에 있어서 개시되는 발명가운데 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 제 1 방향에 따라서 설치된 복수의 비트선, 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향에 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기의 센스앰프영역에 대응하는 비트선과 제 1 선택회로를 통하여 접속되는 제 1 공통입출력선을 설치하고, 상기 제1 방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1 공통입출력선과 제 2 선택회로를 통하여 접속되는 제 2 공통입출력선을 설치하고 상기 제 2 공통입출력선을 상기 제 2 방향으로 연장하고 상기 메모리셀과의 사이에서의 독출신호 및 기입신호를 전달하는 신호전달경로를 형성한다.
본원에 있어서, 개시되는 발명가운데 다른 대표적인 것의 개요를 간단하게 설명하면 하기와 같다. 제 1 방향에 따라서 설치된 복수의 비트선, 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향으로 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기 센스앰프영역에 대응하는 비트선과 제1 선택회로를 통하여 접속되는 제 1 공통입출력선을 설치하고 상기 제 1 방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1 공통입출력선과 제 2 공통입출력선과의 사이에서 선택신호에 의해 신호의 전달을 실행하는 증폭회로를 이용하여 제 2 선택회로를 구성하고 상기 증폭회로를 상기 제 1 공통입출력선이 게이트에 접속되어 드레인이 교차적으로 제 2 공통입출력선에 접속된 차동(差動)형태의 제 1 과 제 2 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와, 차동형태의 제 1과 제 2 MOSFET의 각각의 소스에 설치되고 선택신호에 의해 동작전류를 형성하는 제 3과 제 4 MOSFET와 상기 차동MOSFET의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET로 이루어지는 리드용서브앰프와 상기 제 2 공통입출력선으로부터의 상호보조신호에 대응하여 상기 제 1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET와 N채널형 MOSFET으로 이루어지는 라이트용의 CMOS(Complementary Metal Oxide Semiconductor)버퍼로 구성된다.
도 1에는 본 발명에 관한 DRAM의 한 실시예의 전체 개략레이아웃도가 나타나고 도 2에는 그 가운데 한부분이 확대된 레이아웃도가 나타나고 있다. 상기 도 1과 도 2에 있어서는 상기 발명에 관한 다이나믹형 RAM을 구성하는 각회로 블록가운데 상기 주요부를 알수 있도록 나타나 있고 상기가 공지된 반도체집적회로의 제조기술에 의해 단결정실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
특히 제한은 두지 않지만, 본 발명이 적용되는 DRAM은 각각 독립적으로 메모리엑세스되는 BANK 0 내지 3과 같은 4개의 메모리뱅크가 설치된다. 이들 4개의 메모리뱅크BANK 0 내지 3은 각각이 동일한 회로구성 및 레이아웃으로 되어 있고, 가운데 메모리뱅크BANK 0에 있어서는 대표적으로서 본 발명에 관한 계층IO구조와 관련하는 부분이 예시적으로 나타나고 있다.
도 1에 있어서 메모리셀배열영역(이하, 단순히 메모리셀 배열로 명기)은 전체에서 4개로 나뉜다. 즉, 반도체칩(10)의 길이방향에 대해서 좌우로 나누어지고 중앙부분(14)에는 도시하지 않았지만 어드레스입력회로, 데이터입출력회로 및 본딩패드열로 이루어지는 입출력 인터페이스회로 및 승압회로와 하강회로를 포함하는 전원회로등이 설치된다. 이들 중앙부분(14)의 양측과 메모리배열이 접하는 부분에는 메인앰프(MA), 메모리배열제어회로(Array Control)(11), 메인워드 드라이버(MWD)(12)등이 배치된다, 상기 메모리배열제어회로(11)는 서브워드선택선과 센스앰프를 구동하기 위한 제어회로로 이루어진다, 상기 기술한 바와 같이 반도체칩(10)의 길이방향에 대해서 좌우로 2개, 상하로 2개씩 나누어진 4개로 이루어지는 각 메모리셀배열에 있어서 길이방향에 대해서 상하중앙부에 컬럼디코더영역(YDC)(13)이 설치된다.
상기 기술한 바와 같은 각 메모리셀 배열에 있어서, 메인워드 드라이버(12)는 각각 대응한 1개의 메모리배열영역(이하, 단순히 메모리배열로 명기)을 관통하도록 연장되는 메인워드선의 선택신호를 형성한다. 상기 메인워드드라이버 영역(12)에 서브워드선택용의 서브워드선택선의 드라이버도 설치되고, 다음에 기술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드선택선의 선택신호를 선택한다. 컬럼디코더(13)는 상기에 대응한 1개의 메모리셀배열을 관통하도록 연장되는 컬럼선택선의 선택신호를 형성한다.
상기 각 메모리셀배열은 복수로 이루어지는 상기 메모리배열(이하, 단순히 배열 또는 메모리매트로 명기)(15)로 분할된다. 메모리매트(15)는 도 2의 확대도애 나타나는 바와 같이 센스앰프영역(16), 서브워드드라이버영역(17)에 둘러싸여 형성된다. 상기 센스앰프영역(16)과 상기 서브워드드라이버영역(17)의 교차부는 교차영역(크로스영역)(18)이 된다. 상기 센스앰프영역(16)에 설치되는 센스앰프는 CMOS구성의 래치회로에 의해 구성된다. 특별히 제한은 두지 않지만 상기 실시예의 메모리셀배열은 센스앰프를 중심으로 하여 좌우로 연장되는 상호보조 비트선의 신호를 증폭한다는 이른바 1교점 방식 또는 오픈비트라인형이 된다.
하나의 메모리매트(15)는 특별히 제한은 두지 않지만 서브워드선(워드선)이 512개와 상기와 직교하는 상호보조비트선의 한쪽(또는 데이터선)은 1024개가 된다. 상기하나의 메모리셀배열(BANK0~3)에 있어서 상기 메모리매트(15)가 비트선 연장방향으로 정규용으로 32개와 참조전압을 형성하기 때문에 더미비트선이 설치되는 단(더미)매트가 3개씩 설치된다. 상기 단매트는 통상의 메모리매트의 메모리셀의 수가 절반이 되므로 범용적으로 이용하여도 좋다.
상기 3개의 단매트가운데 도면상에서는 메모리셀배열의 비트선 방향의 양단측에 2개 설치되도록 2개가 상기에 상당하고 남은 1개의 단매트는 단매트로 칭하는 것과 관계없이 메모리셀배열의 중앙부에 설치된다. 상기 실시예에서는 하나의 메모리셀배열(메모리뱅크)은 1회의 선택동작에 의해 2단어(워드)분의 데이터를 독출하고 상기를 출력부에 병렬로 출력하고 클록신호의 상승에지와 하강에지의 양쪽에서 한단어씩 직렬로 출력하는 DDR(Double Data Rate Synchronous Dynamic Random Access Memory; 이하 단순히 DDR SDRAM)에 대응하기 위하여 2분할 되어 있다. 기입동작시에는 역으로 직렬로 2단어분의 데이터를 입력하고 2단어가 동시에 병렬로 메모리셀에 기입된다.
이와 같은 DDR SDRAM에 대응시키기 위한 하나의 메모리뱅크에 대응한 메모리셀배열은 비트선방향에 있어서 2개의 메모리블록으로 분할되어 각각으로부터 한단씩 대응한 메모리셀을 선택하게 된다. 그 결과 메모리셀배열의 중앙부의 메모리배열의 비트선의 절반씩 상기 분할된 2개의 메모리블록의 단매트로서 이용된다.
상기 1교점 방식에 있어서 상기 메모리매트(15)는 센스앰프(16)를 중심으로 하여 한쌍의 상호보조비트선이 좌우로 나뉘어서 설치되므로 비트선의 연장방향에서 보면 비트선은 상기 메모리매트(15)에 의해 실질적으로 16분할된다. 또한, 상기 메모리매트(15)는 워드선의 연장방향으로 4개가 설치된다. 상기에 의해 워드선의 연장방향에서 보면 서브원드선은 상기 메모리매트(15)에 의해 4분할된다.
하나의 메모리매트(15)에 있어서 상기와 같은 단메모리매트를 제외한 비트선이 1024개 설치되므로 워드선방향에는 약 4K분의 메모리셀이 접속되고 서브워드선이 512개 설치되므로 비트선 방향에는 512 ×32 = 16K분의 메모리셀이 접속된다. 상기에 의해 하나의 메모리셀배열(메모리뱅크)에는 4K ×16K = 64M비트와 같은 기억용량을 가지고 4개의 메모리배열(메모리뱅크)에 의해 메모리칩의 전체에서는 4 ×64M = 256M비트와 같은 기억용량을 갖도록 된다.
도 2에 있어서, 메모리셀 배열의 워드선방향의 양측에 서브앰프(Sub Amp)가 설치된다. 상기 서브앰프에 대응하여 메인 입출력선(MIO)이 서브앰르와 상기 메모리 셀배열의 외측으로 평향하게 연장된다. 상기의 경우 워드선 방향에는 4개의 메모리배열(메모리매트)가운데 2분할 된 우측 절반의 2개의 메모리배열에 대응한 메인입출력(MIO)가 메모리셀배열의 우측, 즉 상기 반도체칩의 중앙형으로 8비트분이 배치되고 좌측 절반인 2개의 메모리배열에 대응한 메인입출력(MIO)이 메모리셀의 좌측 즉 상기 반도체 칩의 길이방향의 단부측으로 8비트분이 배치된다.
상기와 같이 하나의 메모리셀배열에 있어서, 각 메모리블록이 8비트씩 18비트의 단위로 데이터의 입출력이 실행되므로 메인앰프(MA)는 각각에 대응하여 16개씩 전체가 32개 설치된다. 상기 메인앰프(MA)는 독출동작에 대응한 증폭앰프외에 기입용의 라이트앰프도 포함하는 것으로 이해하면 된다. 상기에 의해 1회의 메모리엑세스에서 16비트씩 32비트 독출에 있어서, 하나의 클록의 상승과 하강에 동기하여 16비트씩 2회로 나누어서 출력하는 경우, 혹은 16비트씩 2회로 분할하여 포위하여 32비트단위로 메모리셀로 기입하도록 하는 것이 가능하다.
도 3에는 상기 메인입출력선(MIO)과 메모리배열부에 설치되는 로컬입출력선(LIO)과의 관계를 나타내는 한 실시예의 레이아웃도가 나타나고 있다. 메모리배열은 배열(매트) 1에서 4와 같이 워드선의 연장방향으로 4개가 설치된다. 상기 워드선방향으로 설치되는 각 배열 1에서 4에는 서브워드(SWD)가 설치되고 이들의 SWD에 의해 메모리셀이 접속되는 워드선이 4분할 된다. 또한, 비트선은 센스앰프(SA)에 의해 상기와 같이 상호보조비트선으로 볼 경우에는 16분할된다. 상기 센스앰프(SA)상에 로컬이출력선(LIO)이 비트선 방향으로 연장된다. 동도에서는 생략되어 있지만, 상기 센스앰프(SA)상에 설치되는 로컬입출력선(LIO)은 제 1 선택회로로서 컬럼스위치MOSFET를 매개하여 메모리배열의 비트선과 선택적으로 접속된다.
배열 1에 대응한 로컬입출력선(LIO)은 트루(TRUE)-T(비반전)과 바(BAR)-B(반전)으로 이루어지는 상호보조신호를 전하는 2쌍으로 이루어지고 트루-T와 바-B의 가운데 한쪽이 센스앰프를 중심으로 하여 한쪽의 메모리매트에 설치된 비트선에 접속되어 다른쪽이 센스앰프를 중심으로 하여 다른쪽의 메모리매트에 설치된 비트선에 접속된다. 상기의 경우 워드선이 선택된측의 메모리매트에 비트선으로 독출된 신호는 워드선이 비선택된측의 메모리매트의 비트선의 프리챠지전압을 참조전압으로서 센스앰프에 의해 증폭된다.
상기 배열 1의 센스앰프(SA)에 대응한 상기 2쌍의 로컬입출력선은 그 상태로 칩의 외측을 향하여 바꾸어 말하면 2개의 서브앰프회로를 향하여 연장한다. 배열 2에 대응한 로컬 입출력선(LIO)도 상기와 동일하게 2쌍이 되지만 배열 2 및 배열 1상을 연장하는 신호선에 의해 반도체 칩의 외측으로 연장하여 2개의 서브앰프회로와 접속된다, 상기에 의해 배열 1과 2에 있어서 하나의 센스앰프열로부터 4비트분의 데이터의 입출력이 실행된다.
상기 배열 1의 워드선이 선택될 경우 상기와 교차하는 1024개의 비트선가운데 절반씩 나누어서 센스앰프로 접속된다. 그 이유는 상기 배열 1의 워드선이선택될 경우에는 상기 배열 1을 끼우도록 설치되는 다른쪽의 센스앰프(SA)에 있어서도 상기와 동일하게 2비트분의 데이터의 입출력이 실행되는 로컬입출력선(LIO)이 설치된다. 상기의 경우는 배열 2에 대응한 다른쪽의 센스앰프(SA)에 설치되는 로컬입출력선(LIO)에 있어서도 동일하다. 따라서, 상기 배열 1과 2에 있어서 전체로 8비트분의 데이터의 독출과 기입이 가능 해진다.
상기 배열 4의 센스앰프(SA)에 대응한 상기 2쌍의 로컬입출력선은 배열 1 및 2와는 역방향인 상태로 칩의 내측을 향하여 바꾸어말하면 메인워드 드라이버로 근접하게 설치된 2개의 서브앰프회로를 향하여 연장된다. 배열 3에 대응한 로컬입출력선(LIO)도 상기와 동일하게 2쌍이 되지만 2개의 서브앰프회로와 접속된다. 상기에 의해 배열 3과 4에 있어서 하나의 센스앰프열로부터 4비트분의 데이터의 입출력이 실행된다.
그리고 상기와 동일하게 배열 3과 4의 워드선이 선택된 경우 상기의 배열 3 과 4를 끼우도록 설치되는 다른쪽의 센스앰프(SA)에 있어서도 동일하게 2비트분의 데이터의 입출력이 실행되는 로컬입출력선(LIO)이 설치된다. 따라서, 상기 배열 3과 4에 있어서도 전체 8비트분의 데이터의 독출과 기입이 가능 해진다. 상기의 결과 하나의 메모리블록에 있어서는 16비트의 독출과 기입이 가능해지며 16개의 메인앰프(MA)(라이트앰프도 포함)가 설치되는 경우가 된다.
도 2의 실시예에서는 상기 메모리셀 배열의 워드선방향의 메모리셀 배열의 외측으로 설치되는 메인 입출력선(MIO) 가운데 반도체 칩의 길이방향으로 외주변에 따라서 설치되는 8비트분의 메인입출력선(MIO)은 상기 메모리셀 배열(워드선 방향으로 배열한 4개의 메모리배열 또는 메모리매트)를 횡단하도록 연장되고 또한 상기 메인워드 드라이버(MWD) 및 배열제어회로를 횡단하여 메인앰프(MA)로 인도된다. 상기에 대해서 상기 메모리셀 배열의 워드선 방향의 메모리셀 배열의 외측에 설치되는 메인입출력선(MIO) 가운데 반도체칩의 길이방향으로 내측에 설치되는 남은 8비트분의 메인 입출력선(MIO)은 상기 메인워드 드라이버(MWD) 및 배열제어회로를 횡단하여 메인앰프(MA)로 인도된다.
도 2의 실시예에서는 상기 반도체칩의 길이방향으로 외주변을 따라서 설치되는 8비트분의 메인입출력선(MIO)에 대해서 상기 메모리셀배열의 워드선 방햐으로 배열되는 4개의 메모리배열 또는 메모리매트를 횡단하도록 연장되는 배선은 하나의 메모리블록이 비트선 방향으로 16개의 메모리매트로 분할되어 있고 그 가운데 절반인 8비트분에 대응한 신호를 전달하는 8쌍의 신호선을 8개의 메모리매트에 분산시켜서 설치된다. 상기 8개의 메모리매트는 상호 근접하는 8개의 메모리매트로 설 치되는 구성으로 하여도 좋고 하나 걸러서 메모리매트로 나누도록 하여도 좋다.
도 4에는 본 발명에 관한 DRAM의 다른 한 실시예의 전체 개략 레이아웃도가 나타나 있다. 본 실시예에 있어서 상기 메모리셀배열의 워드선 방향의 메모리셀 배열의 외측에 설치되는 메인입출력선(MIO) 가운데 반도체 칩의 길이방향으로 외주변을 따라서 설치되는 8비트분의 메인입출력선(MIO)을 상기 메모리셀 배열의 워드선 방향으로 배열되는 4개의 메모리배열(메모리 매트)을 횡단하여 연장하도록 배치되는 배선은 상기 도 2의 실시예와 같이 각 메모리매트로 분산하여 배치하는 것과는 다르고 각 메모리셀배열이 2개의 메모리블록의 각각에 있어서 반도체 칩의 중앙측에 제일 가까운 하나의 메모리매트에 상기 8비트분의 신호선을 집중하여 배치시킨다.
즉, 메모리뱅크(BANK 0)를 예를들어 설명하면 상기와 같이 2개의 메모리블록 가운데 반도체칩의 외측에 위치하는 메모리블록을 구성하는 비트선 방향으로 배열된 16개의 정규배열가운데 무엇보다도 반도체칩의 내측 또는 해당하는 메모리뱅크 BANK 0의 비트선 방향의 거의 중앙측으로 설치된 메모리배열을 워드선 방향으로 횡단하도록 상기 배선이 배치된다. 이와 같은 신호선의 집중배치에 대응하여 집중적으로 8비트분의 메인앰프(라이트 앰프도 포함)(MA)가 배치된다.
동일한 형태로 상기 메모리셀 배열의 워드선 방향의 메모리셀 배열의 내측에 설치되는 남은 8비트분의 메인입출력선(MIO)에 접속되는 배선도 집중적으로 설치된다. 상기에 대응하여 남은 8비트분에 대응한 메인앰프(MA)가 설치된다. 따라서 상기 메모리뱅크 BANK 0의 상기와 같이 2개의 메모리블록 가운데 반도체 칩의 외측 에 위치하는 메모리블록에 대응한 16개의 메인앰프가 2개의 메모리블록의 거의 경계부에 집중하여 설치되게 된다.
상기 메모리뱅크 BANK 0의 다른쪽의 메모리블록 또는 반도체칩의 내측에 위치하는 메모리블록에 있어서는 상기 메모리셀배열의 워드선 방향의 메모리셀 배열의 외측에 설치되는 8비트분의 메인입출력선(MIO)은 메모리비트선 방향으로 배열된 16개의 정규배열 가운데 무엇보다도 반도체칩의 내측, 또는 해당하는 메모리뱅크 BANK 0의 비트선방향의 중앙측 단부에 설치된 메모리배열을 집중적으로 워드선 방향으로 횡단하도록 배선에 의해 8비트분의 메인앰프(MA)로 인도된다. 동일하게 상기 메모리셀 배열의 워드선 방향의 메모리셀 배열의 내측에 설치되는 남은 8비트분의 메인입출력선(MIO)에 접속되는 배선도 상기와 근접하도록 집중적으로 설치되어 남은 8비트분에 대응한 메인앰프(MA)와 접속된다.
상기의 구성은 다른 메모리뱅크 BANK 1에서 3에 있어서도 동일하다. 이와 같은 4개의 메모리뱅크 BANK 0 ~3의 상기 16개씩의 메인앰프(MA)는 글로벌입출력선(GIO)을 통하여 공통으로 접속되고 16비트의 데이터 입출력단자(DQPAD)에 대응한 데이터입출력회로와 접속된다. 이와 같은 각 메모리뱅크(메모리셀 배열)BANK 0 ~ 3에 있어서 메인앰프(MA)의 집중배치에 의해 상기 글로벌 입출력선(GIO)의 길이를 반도체칩의 길이방향의 약 절반으로 짧게할 수 있다.
즉 상기 도 1의 실시예와 같이 각 메모리뱅크 BANK 0 ~ 3의 각각에 있어서 메인앰프(MA)를 각 메모리매트에 대응시켜서 분산배치한 경우에는 각 메모리뱅크 BANK 0 ~ 3에 설치되는 전체대응하는 메인앰프(MA)를 상기 글로벌입출력선(GIO)에 의해 공통으로 접속시키도록 하기 위해서는 상기 길이가 거의 반도체칩의 길이방향의 길이에 대응한 것으로 이루어지고 상기 글로벌 입출력선(GIO) 에서의 신호전달이 상기 도 4의 실시예에 비하여 느려지게 된다. 바꾸어 말하면 상기 도 4의 실시예에서는 메인앰프(MA)의 배치, 혹은 상기와 메인입출력선(MIO)과의 접속을 실행하는 배선방법에 의해 상기 글로벌 입출력선(GIO)에서의 신호전달시간이 짧아지고 동작의 고속화가 가능해지는 것이다.
도 5에는 상기 발명에 관한 서브앰프의 한 실시예의 구성도가 나타나고 있다. 동도에는 상기 도 3의 실시예에 대응한 서브앰프와 그 제어회로의 배치와 상기 회로가 구체적으로 나타나고 있다. 상기와 같이 하나의 메모리배열에 대응한 센스앰프영역(SA)상에는 2쌍의 로컬입출력선(LIO)이 배치된다, 메모리셀배열의 외측에는 서브워드 드라이버영역(SWD)에 근접하도록 센스앰프열(워드선 방향)에 따라서 설치된 2개분의 메모리배열로부터 합계 4쌍의 로컬입출력선(LIO)에 대응된 4개의 서브앰프가 설치된다. 4개의 서브앰프는 특히 제한은 두지않지만 중앙부에 설치된 제어회로를 끼워서 2개씩 서브앰프에 나누어서 배치된다.
서브앰프는 리드계의 증폭회로와 라이트계의 증폭회로로 이루어지고 상기 로컬입출력선(LIO)과 메인입출력선(MIO)과의 사이를 접속하는 스위치의 기능도 함께 가지도록 한다. 즉, 로컬입출력선(LIO)과 메인입출력선(MIO)은 리드계의 증폭회로 또는 라이트계의 증폭회로의 어느하나가 동작상태가 되는 것에 의해 신호전달이 실행되어 양자 사이에 선택적인 접속이 실행되는 것이다.
로컬입출력선(LIO)과 메인입출력선(MIO)과의 사이를 스위치MOSFET에 의해 접 속하고 래치회로로 이루어지는 서브앰프를 설치하여 리드/라이트동작의 쌍방으로 이용하는 것도 고려되지만 상기 경우에는 래치회로의 동작 타이밍의 설정이 어려워지고 고속화가 힘들어진다. 즉, 래치회로를 이용한 증폭동작에서는 래치회로가 안정적으로 동작하기에 필요한 신호량을 구할때까지 동작타이밍을 기다리지 않으면 되지 않고 나쁜케이스를 설정한 타이밍한계의 설정이 필요해지게 되어 동작속도가 늦어진다.
상기에 대해서 상기 실시예와 같이 리드계의 증폭회로와 라이트계의 증폭회로를 별도로 설치하는 구성에서는 신호는 한방향밖에 전달되지 않기 때문에 타이밍설정에 제약이 없이 독출동작에서는 로컬입출력선(LIO)에 나타난 신호상태에서 메인입출력선(MIO)에 증폭하여 전달되고 기입동작에서는 역으로 메인입출력션(MIO)에 전달된 신호가 상기 상태에서 로컬입출력선(LIO)에 전달되므로 고속의 독출과 기입이 가능해지는 것이다.
리드계의 증폭회로는 트루(TRUE)측의 로컬입출력선(LIO)에 게이트가 접속된 N채널형 MOSFET Q21과 바(BAR)측의 로컬입출력선(LIO)에 게이트가 접속된 N채널형 MOSFETQ22와 각각의 증폭 MOSFETQ21과 Q22의 소스와 회로의 접지전위와의 사이에 설치되어 선택신호에 의해 동작전류를 보내는 N채널형 MOSFET Q23과 Q24와, 리드동작시에 상기 증폭 MOSFET Q21와 Q22의 소스사이에는 스위치 MOSFET Q25와 Q26이 배열상태로 설치된다. 이들 MOSFET Q25와 Q26은 리드동작시에 온상태가 되어 증폭 MOSFET Q21과 Q22의 소스간을 접속하여 차동동작을 실행시켜 라이트동작시에는 오프상태가 되어 기입신호에 의해 증폭 MOSFET Q21와 Q22가 온상태가 되어도 메인입 출력선 MIOT과 MIOB와의 사이를 접속시켜버리는 것을 방지한다.
상기 스위치 MOSFET Q25와 Q26은 기본적으로는 하나의 MOSFET에 의해 구성가능하지만 상기 실시예와 같이 2개의 MOSFET Q25와 Q26의 배열접속으로 하는 것에 의해 차동 MOSFET Q21과 Q22의 소스에 접속되는 저항을 작 게하고 상기 증폭동작을 고속으로 하기 위하여 회로를 좌우대칭하여 소자레이아웃도 미러반전구성으로 하여 레이아웃의 효율화와 차동의 페어특성도 함께 개선시키도록 하는 것이다.
상기 트루측의 로컬입출력선(LIOT)의 신호를 받는 차동 MOSFET Q21의 드레인은 바측의 메인입출력선(MIOB)과 접속된다. 상기 바측의 로컬입출력선(LIOB)의 신호를 받는 차동 MOSFET Q22의 드레인은 트루측의 메인 입출력선(MIOT)과 접속된다. 상기에 의해 로컬입출력선(LIO)의 신호와 상기가 전달되는 메인입출력선(MIO)의 신호는 동기신호가 된다.
라이트계의 증폭회로는 CMOS버퍼회로에 의해 구성된다. 즉, 라이트동작 이외는 출력 하이인피던스상태가 되도록 CMOS의 3 상태출력회로가 이용된다. 트루측의 로컬입출력선(LIOT)은 N채널형 MOSFET Q33와 P채널형 MOSFET Q31에 의해 드라이브된다. 바측의 로컬입출력선(LIOB)은 N채널형 MOSFET Q32와 P채널형 MOSFET Q30에 의해 드라이브된다.
트루측의 로컬입출력선(LI0)을 드라이브하는 N채널형 MOSFET Q33의 게이트에는 노어게이트회로(G2)를 통하여 투루측 메인입출력선(MIOT)의 신호가 공급된다. 트루측의 로컬입출력선(LIOB)을 드라이브하는 P채널형 MOSFET Q31의 게이트에는 노어게이트회로(G1)와 인버터회로(N1)를 통한 바측의 메인입출력선(MIOB)의 신호가 공급된다. 바측의 로컬입출력선(LIOB)를 드라이브하는 N채널형 MOSFET Q32의 게이트에는 상기 노어게이트회로(G1)를 통하여 바측의 메인 입출력선(MIOB)의 신호가 공급된다. 바측의 로컬입출력선(LIOB)을 드라이브하는 P채널형 MOSFET Q30의 게이트에는 상기 노어게이트회로(G2)와 인버터회로(N2)를 통한 트루측의 메인입출력선(MIOT)의 신호가 공급된다.
상기 노어게이트회로(G1, G2)는 서브앰프제어회로에 의해 형성된 제어신호에 의해 라이트동작이외의 경우에는 메인입출력선(MIOT, B)의 신호에 관계없이 로우레벨으 신호를 형성하여 출력한다. 상기에 의해 상기 드라이브용의 N채널형 MOSFET Q 32, Q33 및 P채널형 MOSFET Q30, Q31이 오프상태가 되고 출력 하이인피던스상태가 된다. 라이트동작의 경우에는 상기 노어게이트회로(G1, G2)의 출력신호는 메인입출력선(MIOT, MIOB)에 대응한 신호를 전달하므로 각각 대응하여 로컬입출력선(LIOT, LIOB)가 동상신호가 되도록 드라이브된다.
상기 로컬입출력선(LUOT 와 LIOB)은 중간전압(VBLR)에 프리챠지하는 N채널형의 MOSFET Q37 ~ Q39와 내부전원전압(VCL)에 프리챠지 하는 P채널형 MOSFET Q34 ~ Q37이 설치된다. 상기 프리챠지회로는 리드/라이트동작에 대응하여 로컬입출력선 LIO의 프리챠지 레벨을 상기 NBLR과 VCL로 절환하여 사용하는 것이다.
이상과 같이 본 발명에 관한 DRAM에서는 서브앰프회로를 크로스영역으로 배치시키지 않고 메모리셀배열의 외측에 서브워드드라이버(SWD)와 병행하여 집중배치하고 서브앰프회로로부터 떨어진 로컬입출력선(LIO)은 센스앰프(SA)상에서 배열상을 통하여 서브앰프로 접속한다. 메인입출력선(MIO)선은 서브앰프영역상을 통하여 메인앰프(MA)로 접속한다. 메인앰프(MA)회로는 Y디코더영역과는 수직방향으로 배열하여 배치하는 것이다.
상기 실시예에서는 서브앰프를 크로스영역에 배치시키지 않고 메모리셀배열의 외측으로 SWD열과 병행하여 배치하는 것이다. 상기 구성에 있어서는 배열 1의 로컬입출력선(LIO)은 센스앰프상을 통하여 접속하고 배열 2는 상기에 대응한 센스앰프상을 통한 후 배열상을 통하여 대응한 서브앰프로 접속하는 것이다. 따라서 크로스영역에 서브앰프를 배치하지 않아도 계층IO구성을 실현가능하다.
크로스영역에 서브앰프를 배치하지 않는 것에 의해 서브워드 드라이버영역 SWD상의 배선개수의 저감, 크로스영역내의 회로수 저감, 서브앰프회로의 면적 제약 저감의 각 메리트가 생긴다. 또한, 로컬 입출력선(LIO)장이 상기 서브앰프를 메모리셀 배열의 외측에 설치되는 구성으로 하는 것에 의해 상기 분만큼 길어진다. 그러나, 로컬입출력선(LIO)에 접속되는 센스앰프수는 동일하고 로컬 입출력선(LIO)의 기생용량은 상기의 센스앰프를 구성하는 MOSFET의 소스, 드레인 확산층에 의해 지배된다. 따라서, 상기 실시예와 같은 배선을 설치하는 것에 의해 배선장치가 길어지는 것에 의한 신호전달속도의 저하는 거의 없다.
상기 실시예에서는 메인 앰프(MA)를 Y디코더(YDC)측이 아니라 메인워드드라이버(MWD)측으로 배치하고 메인입출력선(MIO)을 메모리셀배열상을 통하여 접속하는 것이다. 상기의 구성에서는 서브앰프블록상을 통하는 MIO선의 갯수를 반감할 수 있다. 메인앰프(MA)를 Y디코더(YDC)측에 배치하면 상기와 같은 1개의 메모리셀배열(메모리뱅크)을 2개의 메모리블록으로 나누어서 구성하는 경우 서브앰프블록상에 메인 입출력선(MIO)을 32개 통과하지 않으면 안된다. 따라서, 상기 실시예에 있어서는 상기 도 2 도 3과 같이 서브앰프 블록상에 절반의 16개로 삭감할 수 있다. 메모리 셀 배열상을 횡단하는 배선은 메인워드선(MWL선)의 사이를 통하는 것에 의해 용이하게 실현되기 때문에 문제없다.
상기 도 4의 실시예와 같이 메인앰프(MA)를 중앙배치한 경우에는 메인입출력선(MIO)을 어느 배열상으로 통과하는가의 제약이 없어진다. 따라서 메인 앰프(MA)의 출력(GIO선) 신호선장치 무엇보다도 짧아지도록 칩 중앙에 메인앰프(MA)를 배치하고 상기 위치에 대응한 메모리셀배열상에 메인입출력선(MIO)선을 횡단시키는 배선을 통과한다. 상기에 의해 반도체칩의 거의 장길이방향 전체에 이동하던 글로벌입출력선(GIO선)을 약 절반의 배선장까지 저감하는 것이 가능해진다.
상기 도 5의 실시예와 같이 리드계의 서브앰프회로와 라이트계의 CMOS버퍼를 이용하는 구성에서는 서브앰프의 코어부분을 이른바 π형으로 접속한 게이트수신의 차동N채널형 MOSFET Q20과 Q21을 이용하는 것에 의해 로컬 입출력선(LIO) 작은 신호를 메인 입출력선(MIO)에 고속으로 전달하는 것이 가능하다(초과타이밍 자유). 라이트동작은 CMOS버퍼로 실행하는 것에 의해 고속으로 로컬입출력선(LIO)의 CMOS진폭이 가능해진다. 또한, 상기 실시예와 같은 리드계와 라이트게의 증포회로를 이용하는 구성은 크로스영역에 배치하는 것은 소자수에 있어서 거의 불가능하므로 상기 서브앰프의 메모리셀배열의 외측 배치에 적합하다.
도 6에는 상기 도 5의 서브앰프의 동작의 일례를 설명하기 위한 파형도가 나타나고 있다. 리드동작시에는 컬럼선택신호(YS)를 선택 레벨하면 로컬입출력선(LIO)상에 선택된 센스앰프(SA)의 증폭출력에 대응한 소진폭의 신호가 출력된다. 상기를 서브앰프회로에 의해 증폭하고 메인입출력선(MIO선)에 전파한다. 상기에서, 본 실시예의 서브앰프회로의 특징으로서 서브앰프의 기동 타이밍(DIRORET)과 로컬입출력선(LIO)의 신호량과의 사이에 타이밍이 불필요한 점이다. 이것은, 본 실시예의 서브앰프회로가 비피드백회로이기 때문에 로컬입출력선(LIO)의 신호량이 작은 경우에서는 데이터를 파괴하는 경우가 없기 때문이다. 따라서 타이밍설계가 용이해지고 고속으로 동작시키는 것이 가능 해진다.
라이트동작시에는 메인입출력선(MIO)의 데이터를 로컬입출력선(LIO)에 전파한다. 이 때 본 실시예의 CMOS버퍼는 메인입출력선(MIO) 데이터를 완충하여 출력하기 때문에 고속으로 동작이 가능해진다. 또한, 기동 신호(DIOWET)를 앞서 활성화해두는 것이 가능 해지고 리드계와 동일한 타이밍이 불필요하다.
도 7에는 본 발명에 관한 DRAM의 다른 한 실시예의 전체 개략레이아웃도가 나타나 있다. 여기에서는 서브앰프블록을 메모리셀배열(메모리뱅크)뱅크의 워드선 방향의 중앙부와 칩중앙측의 2열로 배치하는 것이다. 특별하게 제한되지 않지만 메모리배열(메모리 매트)는 상기 도 1의 실시예의 2 ×2배가 된다. 동도에서는 하나의 메모리 뱅크 BANK 0에 대해서 주요한 회로블록에 부여된 회로기호가 확대하여 나타나고 있다.
즉, 하나의 메모리뱅크는 도 1의 하나의 메모리칩에 상당하는 기억용량을 갖고 Y디코더(YDC)를 중심으로 하여 2개의 메모리블록으로 나누어지고 각각이 비트선 방향으로 정규배열만으로 32개씩 설치된다. 또한, 상기 중앙측의 서브앰프블록에 의해 2개로 나위어져 각각이 워드선방향으로 4개의 메모리배열을 갖도록 한다. 이 결과, 하나의 메모리뱅크에 있어서 메모리배열은 워드선의 연장방향에 8개로 설치되고 비트선방향에는 정규배열만으로 64개가 설치된다. 메모리배열에 상기와 같이 1024 ×512의 메모리셀이 배치되는 것은 전체에서 약 1G(기가)비트와 같은 기억용량을 갖는 것이 된다.
상기 도 1의 실시예와 동일한 기억용량이 256M비트인 경우에는 하나의 메모리배열이 512 ×256비트로 구성되고 한개의 비트선에 접속되는 메모리셀의 수가 256개로 작아지고 한개의 서브워드선에 접속되는 메모리셀의 수가 512개로 작아지기 때문에 메모리셀로부터 독출신호량의 확대와 워드선의 선택동작의 고속화에 의해 고속의 DRAM을 실현하는 것이 가능한 것이다.
도 8에는 본 발명에 관한 DRAM의 한 실시예의 디바이스 단면구조도가 나타나고 있다. 배열부는 메모리셀을 구성하는 어드레스선택용의 MOSFET와 기억용의 커패시터(콘덴서)가 설치된다. 워드선은 MOSFET의 게이트전극과 일체적으로 구성되고 비트선은 제 1층째의 메탈배선(Metal 1, 이하 단순히 M1으로 명기)에 의해 구성된다. 메모리셀의 축적전극은 MOSFET의 한쪽 소스, 드레인(활성화영역)확산층을 접속하는 콘택트에 의해 접속되고 비트선은 상기 MOSFET의 한쪽소스, 드레인(활성화영역) 확산층을 접속하는 콘택트에 의해 접속된다. 상기 메탈(M1)과 비트선은 동일한 배선층이고 제1 층째의 폴리실리콘층(FG)과 서브워드선(WL)도 동일한 배선층으로 구성된다.
메모리셀은 COB(Capacitor over Bitline)구조를 이용 하고 있다. 즉, 축적 전극을 비트선의 상부에 설치한다. 본 경우에 의해 플레이트는 메모리배열안에서 비트선과 상기 어드레스선택MOSFET의 접속부에 의해 분단되지 않고 1매의 평면형으로 형성되는 것이 가능하기 때문에 플레이트의 저하를 저감하는 것이 가능하다. 플레이트는 특히 제한은 두지 않지만 PL(D)과 PL(U)과 같은 적층구조이고 상기 플레이트의 씨트저항치를 내리는 것이 가능하다. 일례로서 커패시터의 용량절연막(CP)에 BST와 Ta205와 같은 고유전체막을 이용 한 경우 축적전극 및 상부전극하층(PL(D))에는 Ru를 이용 하면 커패시터의 용량을 높이는 것이 가능하다. Ru는 폴리Si에 비하면 씨트저항치가 낮기때문에 플레이트전극(PL)의 저항치를 내리는 것이 가능하다.
또한, 본 구조에 플레이트(PL(U))로서 W를 적층하면 플 레이트의 저항치를 또한 내리는 것이 가능하다. 이와 같이 하여 플레이트자체의 저항치를 내리면 플레이트에 자리한 노이즈가 소거되는 속도가 고속화되어 플레이트노이즈가 저감된다. 또한, 플레이트(PL(U))로서 TiN을 이용 하여도 좋다. 상기의 경우에도 상기와 동일한 효과가 구해진다.
상기 메모리배열 상측배선으로서는 제 2 층째 및 제 3층째 메탈배선(Metal2, Metal 3, 이하 단순하게 M2, M3로 명기)이 이동하고 있고, 각각 메인워드선(MWL), 컬럼선택선(YS)으로서 사용된다. 그러나 배선피치로 필요개수를 고려하면 메인워드선(MWL) 및 YS선의 총수의 배가되는 배선을 사용하는 것이 가능 하므로 통상은 1개걸러 전원선을 통하여 배열상에 메쉬상태의 전원망을 구축하고 있다.
상기 실시예에서는 상기 전원선의 일부를 메인입출력선(MIO)선 및 로컬입출 력선(LIO선)으로 할당한다. 즉 메인워드선(상기 메탈배선 M2)간에 상기 워드선방향으로 메모리셀 배열을 횡단하는 메인입출력선(MIO선) 및 배열 2와 3의 센스앰프영역에 형성된 로컬입출력선(LIO)은 서브워드드라이버상은 통상 메탈배선(M3)에 메인입출력선(MIO선) 및 서브워드드라이버선택신호선(FX)을 통하여 메탈배선(M2)은 메인워드선(MWL) 및 전원선을 통과시키는 것에 사용한다.
도 9에는 본 발명에관한 DRAM에 있어서의 크로스영역의 회로도가 나타나 있다. 상기 실시예와 같이 서브앰프를 메모리셀배열의 외측에 배치하는 경우에는 서브워드드라이버영역(SWD)과 센스앰프영역(SA)과 교차하는 크로스영역에는 센스앰프의 구동회로로서의 센스앰프의 P채널형 MOSFET로 동작전압(VLD)을 전하는 N채널형의 드라이버 MOSFET Q15와 센스앰프의 P채널형 MOSFET에 VDD와 같은 오버드라이브용의 전압을 공급하는 N채널형 MOSFET Q16과 센스앰프의 N채널형 MOSFET에 회로의 접지전위(VSS)를 전하는 N채널형 MOSFET Q14가 설치된다.
상기 센스앰프를 구성하는 상기 N채널형 MOSFET의 공유소스선(NCS) 및 P채널형 MOSFET의 공유소스선(PCS)을 프리챠지기간에 중간전압(VBLR)으로 프리챠지하는 N채널형 MOSFET Q40~ 42로 이루어지는 프리챠지회로와 상기의 프리챠지회로에 공급되는 프리챠지신호(BLEQT)를 공급하는 드라이브용의 인버터회로, 및 서브워드드라이버에 공급되는 서브워드선 선택신호(FXB0, FXB1)를 형성하는 드라이브용 인버터회로가 설치된다. 이와 같이 크로스영역에 서브앰프를 배치할 필요가 없어진 결과 크로스영역에 남은 회로로서는 센스앰프 및 서브워드 드라이버의 제어계의 회로만으로 이루어진다.
도 10에는 본 발명에 관한 DRAM의 다른 한 실시예의 개략적 전체개략 레이아웃도가 나타나고 있다. 본 실시예에서는 서브앰프가 크로스영역으로 분산배치된다. 즉, 서브워드드라이버영역상에 메인입출력선(MIO)가 분산하여 배치되고 센스앰프영역에 설치된 로컬입출력선(LIO)과 교차하는 부분에 서브앰프가 배치된다. 그리고, 메인입출력선(MIO선)은 배열상을 통하여 Y디코더(YDC)와는 수직방향, 즉 메인워드드라이버와 배열제어회로와 나열하여 배치되는 메인앰프(MA)로 접속하는 것에 의해 동일한 효과를 구하는 것이 가능하다.
Y디코더회로(YDC)측에 메인앰프를 배치한 경우, 서브워드드라이버영역 가운데 Y디코더회로에 근접하여 설치되는 메모리블록에 있어서는 그 자신의 메인입출력선(MIO)외에 상기 다른쪽의 메모리블록의 메인입출력선(MIO)를 상기 Y디코더회로(YDC)에 근접하게 설치되는 메인앰프에 인도하기 위한 배선이 설치된다. 그 이유는 상기 Y디코더회로(YDC)에 근접하여 설치되는 메모리블록에 있어서는 독출과 기입신호를 전달하는 신호선과, 로컬입출력선(LIO)과 비트선을 접속되는 컬럼선택선(YS)과 평행하게 연장된다.
양자는 베스트모드에서는 메모리배열의 컬럼스위치를 절환하면서 상기 메인입출력선(MIO)을 통하여 독출신호를 구하기 때문에 상기 메인 입출력선(MIO)를 전달하는 신호에 컬럼선택선(YS)이 노이즈로서 수신되고 동작한계를 악화시킨다. 상기에 대해서 상기 실시예와 같이 메인입출력선(MIO)을 배열상을 통하여 Y디코더(YDC)와는 수직방향, 즉 메인워드드라이버와 배열제어회로와 나열하여 배치되는 메인앰프(MA)에 접속하는 구성에서는 컬럼선택선(YS)으로 이루어지는 노이즈 의 영향이 거의 없고 동작한계의 개선이 도모된다.
도 11에는 상기 도 10의 실시예에 대응 한 배열상의 확대된 레이아웃도가 나타나 있다. 동도에는 주로 메인입출력선(MIO)의 배선을 중심으로 하여 나타내고 있다. 배열상에는 2층째의 메탈배선(M2)에 의해 메인워드선(MWL선)과 전원선이 대응하고 있지만 상기 전원선을 일부간 간격을 두어 상기 메인앰프(MA)로 인도하는 메인입출력선(MIO선)통하도록 하는 것이다.
즉, 배열의 비트선에 대응 하여 설치되는 로컬입출력선(LIO)은 센스앰프영역(SA)상을 연장한다. 상기의 센스앰프영역(SA)과 서브워드드라이버영역(SWD)가 교차하는 크로스영역에 서브앰프회로를 배치하고 상기 서브워드드라이버(SWD)상에 설치된 메인입출력선(MIO)과 상기 로컬입출력선(LIO)을 선택적으로 접속하고 상기의 서브워드드라이버영역(SWD)상에 설치된 메인입출력선(MIO)과 상기 메인앰프(MA)를 접속하는 배선에 상기 메탈 배선(M2)을 이용 하도록 하는 것이다. 이와 같은 배열상을 횡단하는 메인입출력선(MIO)선의 개수는 전원선에 비하여 압도적으로 적기 때문에 전원선간을 간격을 두는 영향은 작고 문제가 되는 것은 아니다.
도 12에는 상기 도 11에 나타난 DRAM의 동작의 일례를 설명하기 위한 타이밍도가 나타나 있다. 메인워드선(MWL)은 뱅크액티브코맨드(ACTV)가 삽입되어 있기 때문에 특정 메인워드선이 비선택레벨레서 선택레벨로 변화하는 것에 대해서 메인입출력선(MIO)선에 전달되는 신호는 리드명령등이 삽입되어 있기 때문에 클록신호(CLK)에 동기하여 컬럼스위치의 절환이 실행되어 변화한다. 따라서, 이들 의 신호를 배열상에 교대로 배치하여도 선간 노이즈에 의한 동작한계의 저하는 발생하지 않는다.
도 11에 있어서, 예를들면 메인앰프(MA)를 Y디코더회로(YDC)측의 영역에 배치하고 메인입출력선(MIO) 서브워드 드라이버상을 통하여 접속하는 구성에서는 상기와 같이 하나의 메모리뱅크를 2개의 메모리블록으로 나누어서 구성한 경우에는 상기 2개의 메모리블록의 각각에 있어서 매트가 선택되기 때문에 동시 활성화매트열이 2열이 된다. 그리고 각각의 매트로부터 다른 메인입출력선(MIO선)을 취출할 필요가 있고 Y디코더회로(YDC)에 근접하게 설치되는 메모리블록에서는 그 자신의 메인입출력선(MIO)외로 상기 다른쪽의 메모리블록의 메인 입출력선도 서브워드드라이버상을 통과시킬 필요가 있고 서브워드 드라이버상을 통과하는 메인입출력선(MIO선)의 개수도 증가한다.
이와 같은 구성에서는 메모리용량이 증가하고 동시 활성화 매트열이 증가하는 것에 따라서 또한, 문제가 되지만 상기 도 1의 실시예와 같은 메인앰프(MA)의 배치 및 배열상을 횡단하는 메인입출력선(MIO)을 설치하는 구성에서는 서브워드드라이버상을 통과하는 메인입출력선(MIO선)은 그 자신의 메모리블록에 필요한 개수만으로 이루어지고 동시활성화 매트열이 증가하여도 그 개수는 증가하지 않는다.
도 13에 상기 발명에 관한 DRAM에 이용되는 메인앰프의 한 실시예의 회로도가 나타나 있다. 상기 실시예에서는 독출계의 증폭회로가 대표로하여 예시적으로 나타나 있다. 상호보조신호가 전달되면 메인입출력선(MIOT과 MOIOB)에 전달되는 독출신호는 입력삽입 타이밍신호(MAIC)에 의해 제어되는 스위치 MOSFET Q48과 Q49 로 이루어지는 패스게이트를 매개하여 삽입된다. 상기 입력신호는 활성화신호(DMATET)에 의해 동작상태가 되는 P채널형 MOSFET Q43과 Q44 및 N채널형 MOSFET Q45와 Q46으로 이루어지는 CMOS래치회로에 의해 증폭되고, NAND게이트 회로 G3과 G4로 이루어지는 CMOS래치회로에 의해 증폭되고 NAND게이트회로 G5와 NOR게이트회로 G6로 이루어지고, 출력타이밍신호(MAOC)에 의해 제어되는 출력제어회로를 통하여 P채널형 MOSFET Q50과 N채널형 Q51로 이루어지는 CMOS버퍼를 통하여, 글로벌 입출력선(GIO)에 전달되는 출력신호가 형성된다.
본원에 있어서, 용어 'MOS'는 근원은 메탈·옥사이드·세미컨덕터구성을 간략하게 호칭하도록 이루어진 것으로 이해된다. 그러나 최근의 일반적 호칭으로 MOS는 반도체장치의 본질부분 가운데 메탈을 폴리실리콘과 같은 금속이 아닌 전기도전체로 변환하거나 옥사이드를 다른 절연체로 변환하거나 하는 것을 포함하고 있다. CMOS도 또한, 상기와 같은 MOS에 있어서 취급 변화에 응하여 폭넓은 기술적 의미를 가진다고 이해되고 있다. MOSFET도 또한 동일하게 좁은 의미로 이해되는 것은 아니고, 실질상은 절연게이트 전계효과 트랜지스터로서 취급되도록 광의의 구성을 포함하는 의미로 되고 있다. 본 발명의 CMOS, MOSFET등은 상기와 같은 일반적인 호칭으로 보편화하고 있다.
도 14A, 14B에서는 본 발명에 관한 DRAM의 메모리매트를 설명하기 위한 한 실시예의 구성도가 나타나 있다. 도 14A는 상기 도 1과 같은 계층워드선 방식의 DRAM에 설치되는 2개의 메모리매트(MAT 0, MAT 1)에 대응한 회로가 나타나고 도 14B는 상기에 대응한 레이아웃이 나타나 있다. 도 14A에 있어서 비트선(BL)과 서 브워드선 (WL)이 전체교점에 MOSFET와 셀용량(CS)으로 이루어지는 메모리셀(MC)이 접속되어 있다. 비트선 (BL)은 센스앰프(SA), 워드선(WL)에는 서브워드드라이버(SWD)가 접속된다.
본 실시예에서는 메인워드선의 수를 감소하기 위하여 바꾸어 말하면, 메인워드선의 배선 피치를 완화하기 위하여 특히 제한은 두지 않지만, 하나의 메인워드선에 대해서 상호보조비트선 방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 상기 도 1의 실시예와 같이 4개의 메모리매트에 분할된 경우 메인워드선방향에는 2개로 분할되면 또한 비트선방향에 대해서, 상기 4개씩 할당된 서브워드선안에서 한개의 서브워드선을 선택하기 위하여 서브워드선택 드라이버가 배치된다. 상기 서브워드선택 드라이버는 상기 서브워드 드라이버의 배열방향(서브워드 드라이버열(SWDA))으로 연장되는 4개의 서브워드 선택선안에서 하나를 선택하는 선택신호를 형성한다. 메인워드선(MWL)은 미도시의 서브워드선(WL)과 평행하게 연장된다. 컬럼선택선(YS)은 미도시의 상기와 직교하도록 비트선(BL)이 연장방향과 평행하게 배치된다.
상기 2개의 메모리매트(MAT 0과 MAT 1)간에 설치된 센스앰프열(SAA)의 센스앰프(SA)는 상기2개의 메모리매트(MAT 0 과 MAT 1)의 양측에 연장하도록 상호보조 비트선에 접속된다. 이들의 센스앰프(SA)는 상기 센스애프열(SAA)에 있어서 특히 제한되지 않지만 2개의 비트선별로 하나의 센스앰프(SA)가 배치된다. 따라서 상기 메모리매트(MAT 0과 MAT 1)간에 설치된 센스앰프열(SAA)에는 상기와 같이 비트선(BL)이 1024개 있는 경우에는 그 절반의 512개의 센스앰프(SA)가 설치된다.
그리고, 메모리매트MAT 0에 있어서 나머지 512개의 비트선은 메모리매트 MAT 1은 반대측의 센스앰프열(SAA)에 설치된 센스앰프(SA)에 접속된다. 메모리매트 MAT 1에 있어서, 나머지 512개의 비트선은 메모리매트 MAT 0과는 반대측 에 설치된 센스앰프열(SAA)에 설치되는 센스앰프(SA)에 접속된다. 이와 같은 센스앰프(SA)의 비트선방향의 양측의 분산배치에 의해 2개분의 비트선에 대해서 하나의 센스앰프를 그 양단에 교대로 분산하여 형성하면 좋기 때문 에 센스앰프(SA)와 비트선(BL)의 피치를 모두 고밀도로 메모리매트 및 센스앰프열을 형성하는 것이 가능하다.
상기의 경우는 서브워드드라이버(SWD)에 있어서도 동일하다. 메모리매트 MAT 0에 설치된 512개의 서브워드선(WL)은 256개씩 나누어지고 메모리매트 MAT 0의 양측에 배치된 서브워드드라이버열(SWDA)의 256개의 서브워드드라이버(SWD)에 접속된다. 상기 실시예에서는 2개의 서브워드선(WL)을 1조로하여 2개씩 서브워드 드라이버(SWD)가 분산배치된다. 즉 비트선과의 접속부를 공통으로 하는 2개의 메모리셀로 대응한 서브워드선을 한조로 하여 2개의 서브워드 드라이버가 메모리매트 MAT 0의 일단측(도의 상측)에 배치되고 상기와 근접하는 상기와 동일한 2개의 서브워드선을 한조로 하여 2개의 서브워드 드라이버가 메모리매트 MAT 0의 타단측(도의 하측)에 배치된다.
상기 서브 워드 드라이버(SWD)는 미도시이지만 상기가 형성되는 서브워드 드라이버열(SWDA)을 끼워서 양측에 설치되는 메모리매트의 서브워드선의 선택신호를 형성한다. 상기에 의해 메모리셀의 배열피치로 모두 형성된 서브워드선에 대응하여 서브워드드라이버(SWD)를 효율좋게 분산배치시키면서 서브워드선(WL)의 선택동 작을 고속으로 실행하도록 하는 것이 가능하다.
상기와 같은 서브워드 드라이버열(SWDA)와 센스앰프열(SAA)로 포위되어 이루어지는 메모리매트 MAT 0, MAT 1등의 비트선 (BL)과 서브워드선 (WL)의 각 교점에 메모리 셀(MC)이 형성된다. 상기 각 메모리셀(MC)이 형성되는 메모리매트 MAT 0에 있어서 도14B와 같이 기억커패시터(CS)의 상부전극(플레이트전극)(PL)은 메모리매트 MAT 0, MAT 1내의 전체의 메모리셀(MC)에서 공통으로 형성되어 평면형의 전극이 된다. 상기의 플레이트전극(PL)의 급전은 비트선(BL)의 연장방향에 배선된 전원배선(VPLT)에 의해 접속부(PLCT)를 매개하여 서브워드드라이열(SWDA)과 메모리매트(MAT 0, MAT 1)과의 경계에서 실행하도록 한다. 동도에 있어서, 축적노드(SN)는 기억커패시터(CS)의 하부전극이고, 어드레스선택(MOSFET)과의 접속부를 나타낸다.
상기 실시예에서는 도 14B와 같이 센스앰프열(SAA)의 양측에 존재하는 메모리매트(MAT 0, MAT 1)에 각각 형성되는 상기와 같은 플레이트전극(PL 0과 PL 1)을 플레이트층 자체를 이용한 배선 (PLSA)에서 상호 접속한다. 그리고 상기 배선(PLSA)을 센스앰프열(SAA)을 관통시키도록 다수 설치하여 2개의 플레이트전극(PL 0과 PL 1)간의 저항을 대폭으로 하강하도록 하는 것이다. 상기에 의해 상기 메모리매트(MAT 0과 MAT 1)의 상호보조비트선(BL)간에 선 택된 메모리셀(MC)로부터 독출된 근소한 신호를 센스앰프(SA)에 의해 증폭할 때 플레이트전극(PL 0과 PL 1)에 발생하는 상호 역상이 되는 노이즈를 고속으로 소거하는 것이 가능해지고 플레이트전극(PL 0과 PL 1)에 생기는 노이즈를 대폭으로 저감하는 것이 가능해진다.
도 15에는 본 발명에 관한 다이나미형 RAM의 다른 한 실시예의 회로도가 나타나 있다. 동도에 있어서는 센스앰프부를 중심으로 하여 어드레스입력에서 데이터출력까지의 간략화된 회로도가 예시적으로 나타나 있다. 본 실시예는 센스앰프를 중심으로 하여 한쌍의 상호보조 비트선을 접어 평행하게 연장되는 이른바 2교점방식으로 향하고 있다. 동도에 있어서는 2개의 서브배열(15)에 상하로부터 끼워지도록 된 센스앰프(16)와 교차배열(18)에 설치되는 회로가 예시적으로 나타나고 다른 블록도로서 나타나고 있다.
다이나믹형 메모리셀은 상기하나의 메모리매트(15)에 설치된 서브워드선(SWL)과 상호보조비트선(BL, BLB) 가운데 한쪽 비트선(BL)과의 사이에 설치된 하나를 대표로하여 예시적으로 나타나고 있다. 다이나믹형 메모리셀은 어드레스 선택MOSFET Qm과 기억커패시터로 구성된다. 어드레스선택 MOSFET Qm의 게이트는 서브워드선(SWL)에 접속되고, 본 MOSFET Qm의 드레인이 비트선(BL)에 접속되고 소스에 기억커패시터(Cs)가 접속된다. 기억커패시터(Cs)의 다른쪽의 전극은 공통화되어 플레이트전압(VPLT)가 전해진다. 상기 MOSFET Qm의 기판(채널)에는 마이너스의 백바이어스전압(VBB)가 인가된다. 특히, 제한은 두지 않지만 상기백바이어스전압(VBB)은 -1V와 같은 전압으로 설정된다. 상기 서브워드선(SWL)의 선택레벨은 상기 비트선의 하이레벨에 대해서 상기 어드레스선택 MOSFETQm의 한계치전압분만큼 높아진 고전압(VPP)이 된다.
센스앰프를 내부하강전압(VDL)로 동작시키도록 한 경우, 센스앰프에 의해 증 폭되어 비트선에 전달되는 하이레벨은 상기 내부전압(VDL)레벨로 된다. 따라서 상기워드선의 선택레벨에 대응한 고전압(VPP)은 VDL + Vth + α가 된다. 센스앰프의 좌측에 설치된 서브배열의 한쌍의 상호보조 비트선(BL, BLB)은 동도에 나타나는 바와 같이 평행하게 배치된다. 상기의 상호보조 비트선(BL, BLB)는 공용스위치 MOSFET Q1 과 Q2에 의해 센스앰프의 단위회로의 입출력노드와 접속된다.
센스앰프의 단위회로는 게이트와 드레인이 교차접속되어 래치형태로 된 N 채널형의 증폭 MOSFET Q5, Q6 및 P채널형의 증폭 MOSFET Q7, Q8로 이루어지는 CMOS래치회로로 구성된다. N채널형 MOSFET Q5와 Q6의 소스는 공통소스선(CSN)에 접속된다. P채널형 MOSFET Q7과 Q8의 소스는 공통소스선(CSP)에 접속된다. 상기공통소스선(CSN 과 CSP)에는 각각 파워스위치 MOSFET가 접속된다.
특별히 제한은 두지 않지만 N채널형의 증폭 MOSFET Q5와 Q6의 소스가 접속된 공통소스선(CSN)에는 특별하게 제한은 없지만 상기의 크로스영역(18)에 설치된 N채널형의 파워스위치 MOSFET Q14에 의해 접지전위에 대응 한 동작전압이 전달된다. 동일한 형태로 상기 P채녈형의 증폭 MOSFET Q7과 Q8의 소스가 접속된 공통소스선(CSP)에는 상기 내부전압(VLD)을 공급하는 N채널형의 파워 MOSFET Q15가 설치된다. 상기 파워스위치 MOSFET는 각 단위회로로 분산하여 설치되도록 하여도 좋다.
상기 N채널형의 파워 MOSFET Q14와 Q15의 게이트에 공급되는 센스앰프용 활성화신호(SAN, SAP)는 센스앰프의 활성시에 하이레벨이 되는 동상의 신호가 된다. 신호 SAP의 하이레벨은 승강전압(VPP) 레벨의 신호가 된다. 승강전압(VPP)은 VDL 이 1.8V의 경우 약 3. 6V가 되므로 상기 N채널형 MOSFET Q15를 충분하게 온상태로 하여 공통소스선(CSP)을 내부전압(VDL)레벨로 하는 것이 가능하다.
상기 센스앰프의 단위회로의 입출력노드에는 상호보조 비트선을 단축격납시키는 균등MOSFET Q11과 상호보조비트선에 반프리챠지전압(VBLR)을 공급하는 스위치 MOSFET Q9와 Q10으로 이루어지는 프리챠지(균등)회로가 설치된다. 이들의 MOSFET Q9 ~ Q11의 게이트는 공통으로 프리챠지신호(PCB)가 공급된다. 이 프리챠지신호(PCB)를 형성하는 드라이버회로는 미도시이지만 상기크로스영역에 인버터회로를 설치하여 상승과 하강을 고속으로 한다. 즉, 메모리엑세스의 개시시에 워드선 선택타이밍으로 선행하여 각 크로스영역에 분산하여 설치된 인버터회로를 통하여 상기 프리챠지회로를 구성하는 MOSFET Q9 ~ Q11을 고속으로 절환하도록 하는 것이다.
상기 크로스영역(18)에는 IO스위치회로 IOSW(로컬 입출력선(LIO)과 메인입출력선(MIO)을 접속하는 스위치 MOSFET Q19, Q20이 재치된다. 또한 상기 설명한 바와 같이 센스앰프의 공통소스선(CSP, CSN)의 반프리챠지회로, 로컬입출력선(LIO)의 반프리챠지회로, 메인입출력선의 VDL프리챠지회로, 공용선택신호선(SHR, SHL)의 분산드라이버회로등도 설치된다.
센스앰프의 단위회로는 공용스위치 MOSFET Q3, Q4를 매개하여 도의 아래측의 서브배열(15)이 동일한 상호보조비트선(BL, BLB)으로 접속된다. 예를들면 상측의 서브배열의 서브워드선(SWL)이 선택된 경우에는 센스앰프의 상측 공용스위치 MOSFET Q 1, Q2는 온상태로 하측공용스위치 MOSFET Q3, Q4가 오프상태가 된다. 스 위치 MOSFET Q12, Q13은 컬럼(Y) 스위치회로를 구성하는 것이고 상기 선택신호(YS)가 선택레벨(하이레벨)이 되면 온상태가 되고 상기 센스앰프의 단위회로의 입출력노드와 로컬입출력선(LIO1, LIO1B, LIO2, LIO2B)등을 접속시킨다.
상기에 의해 센스앰프의 입출력노드는 상기 상측의 상호보조 비트선(BL, BLB)에 접속되어 선택된 서브워드선(SWL)에 접속된 메모리셀의 최소신호를 증폭하고 상기 컬럼스위치회로(Q12, Q13)을 통하여 로컬입출력선(LIO1, LIO1B)에 전달된다. 상기 로컬입출력선(LIO1, LIO1B)은 상기 센스앰프열에 따라서 즉 동도에서는 횡방향으로 연장된다. 상기 로컬입출력선(LIO1, LIO1B)는 크로스영역(18)에 설치된 N채녈형 MOSFET Q19, Q20으로 이루어지는 IO스위치회로를 매개하여 메인앰프(16)의입력단자가 접속되는 메인입출력선(MIO, MIOB)에 접속된다.
상기 IO스위치회로는 X계의 어드레스 신호를 해독하여 형성된 선택신호에의해 스위치제어된다. 또한, IO스위치회로는 상기 N채널형 MOSFET Q19, Q20의 각각에 P채널형 MOSFET를 배열하여 접속한 CMOS스위치구성이어도 좋다. 동기DRAM의 버스트방식에서는 상기 컬럼선택신호(YS)가 카운터동작에 의해 절환되고 상기 로컬입출력선(LIO1, LIO1B, LIO2, LIO2B)과 서브배열의 2쌍씩의 상호보조비트선(BL, BLB)과의 접속이 차례로 절환된다.
어드레스신호(Ai)는 어드레스 버퍼(51)에 공급된다. 상기 어드레스버퍼는 시분할적으로 동작하여 X어드레스신호와 Y어드레스신호를 취한다. X어드레스 신호는 프리디코더(52) 에 공급되고 메인로우디코더(11)와 메인워드드라이버(12)를 매개하여 메인워드선(MWL)의선택신호가 형성된다. 상기 어드레스버퍼(51)는 외부단 자로부터 공급되는 어드레스신호(Ai)를 수취하는 것이고 외부단자로부터 공급되는 전원전압(VDDQ)에 의해 동작되고 상기 프리디코더는 상기를 하강압한 하강압전압(VPERI(VDD))에 의해 동작되고 상기 메인워드 드라이버(12)는 승강전압(VPP)에 의해 동작된다. 본 메인워드 드라이버(12)로서 상기 프리디코더 신호를 수취하는 레벨변환기능부 논리회로가 이용된다. 컬럼디코더(드라이버)(53)는 상기 VCLP발생회로를 구성하는 MOSFET Q23에 의해 동작전압이 형성되는 구동회로를 포함하고 상기 어드레스버퍼(51)의 시분할적인 동작에 의해 공급되는 Y어드렛, 신호를 수취하여 상기 선택신호(YS)를 형성한다.
상기 메인앰프(61)는 상기 승강전압(VPERI(VDD)) 에 의해 동작되고 외부단자로부터 공급되는 전원전압(VDDQ)에서 동작되는 출력버퍼(62)를 통하여 외부단자(Dout)로부터 출력된다. 외부단자(Din)에서 입력되는 기입신호는 입력버퍼(63)를 통하여 취해지고 동도에 있어서, 메인앰프(61)에 포함되는 라이트앰프(라이트드라이버)를 통하여 상기 메인 입출력선(MIO, MIOB)에 기입신호를 공급한다. 상기 출력버퍼(62)의 입력부에는 레벨변환회로와 상기 출력신호를 상기 클록신호에 대응한 타이밍신호에 동기하여 출력시키기 위한 논리부가 설치된다.
특별하게 제한은 두지 않지만 상기 외부단자로부터 공급되는 전원전압(VDDQ)는 제 1의 형태에서는 3.3V가 되고 내부회로에 공급되는 하강압전압(VPERI(VDD))는 2.5V로 설정되고 상기 센스앰프의 동작전압(VDL)은 1.8V가 된다. 그리고, 워드선의 선택신호(승강전압)은 3.6V가 된다. 비트선의 프리챠지전압(VBLR)은 VDL/2에 대응한 0.9V가 되고 플레이트전압(VPLT)도 0.9V가 된다. 그리고 기판전압(VBB)은 -1.0V이 된다. 상기 외부단자로부터 공급되는 전원전압(VDDQ)은 제 2의 형태로서 2.5V와 같은 저전압이 되어도 좋다. 이와 같이 저 전원전압(VDDQ)일 경우에는 하강전압(VPERI(VDD))과 하강전압(VDL)을 1.8V정도와 같아도 좋다.
혹은 외부단자로부터 공급되는 전원전압(VDDQ)는 3.3V가 되고 내부회로에 공급되는 하강전압(VPERI(VDD))와 센스앰프의 동작전압(VDD)을 동일하게 2.0V또는 1.8V와 같이 하여도 좋다. 이와 같이 외부전원전압(VDDQ)에 대해서 내부전압은 다양한 실시형태를 취할 수 있다.
도 16에는 본 발명에 관한 다이나믹형 RAM 의 한 실시예의 블록도가 나타나 있다. 본 실시예에 있어서 다이나믹형 RAM은 DDR SDRAM (Double Data Rate Synchronous Dynamic Random Access Memory ; 이하 DDR SDRAM 으로 명기)형이다. 상기 실시예의 DDR SDRAM은 특별히 제한은 두지 않지만 4개의 메모리뱅크에 대응 하여 4개의 메모리셀 배열 200A ~ 200D가 설치된다. 4개의 메모리뱅크 0 ~ 3에 각각 대응된 메모리셀 배열 200A ~ 200D는 매트릭스배치된 다이나믹형 메모리셀을 구비하고 도에 따르면 동일 배열로 배치된 메모리셀의 선택단자는 배열별로 워드선(미도시)에 결합되고, 동일행으로 배치된 메모리셀의 데이터입출력단자는 행별로 상호보조 데이터선(미도시)에 결합된다.
상기 메모리셀배열(200A)인 미도시의 워드선은 행(로우)디코더(Row DEC)(201A)에 의한 로우어드레스신호의 디코더 결과에 따라서 1개가 선택레벨로 구동된다. 메모리셀 배열(200A)의 미도시의 상호보조데이터선은 센스앰프(Sence AMP)(202A)및 컬럼선택회로(Column DEC)(203A)의 I/O선에 결합된다. 센스앰프(202A)는 메모리셀 로부터 데이터독출헤 의해 각각의 상호보조데이터선에 나타나는 최소한의 전위차를 검출하여 증폭하는 증폭회로이다. 상기에 있어서 컬럼선택회로(203A)는 상기 상호보조 데이터선을 각별로 선택하여 상호보조 I/O선에 도전시키기 위한 스위치회로를 포함한다. 컬럼스위치회로는 컬럼디코더(203A)에 의해 컬럼어드레스신호의 디코더결과에 따라서 선택동작된다.
메모리셀배열(200B ~ 200D)도 동일하게 로우디코더(201B ~ D), 센스앰프(203B ~ D) 및 컬럼선택회로(203B ~ D)가 설치된다. 상기 상호보조 I/O 선은 각 메모리뱅크에 대해서 공통화되어 라이트버퍼를 갖는 데이터입력회로(Din Buffer)(210)의 출력단자 및 메인앰프를 포함하는 데이터 출력회로(Dout BuffeR)(211)의 입력단자에 접속된다. 단자(DQ)는 특별하게 제한은 두지 않지만 16비트로 이루어지는 데이터(D0 - D15)를 입력 또는 출력하는 데이터 입출력단자가 된다. DQS버퍼(DQS Buffer)(215)는 독출동작일 경우에 상기 단자(DQ)에서 출력하는 데이터의 데이터스트로브신호를 형성한다.
어드레스입력단자에서 공급되는 어드레스신호 A0 ~ A14는 어드레스버퍼(Address Buffer)(204)에서 일단 보유되고 시계열적으로 입력되는 상기 어드레스신호 가운데 로우계 어드레스 신호는 로우어드레스 버퍼(Row Address Budffer)(205)에 보유되고 컬럼계어드레스신호는 컬럼어드레스버퍼(Column Address Buffer)(206)에 보유된다. 리프레쉬카운터(Refresh Counter)(208)는 오토매틱리프레쉬(Automatic Refresh) 및 셀프 리프레쉬(Self Refresh)시의 행어드레스를 발생한다.
예를들면, 256M비트와 같은 기억용량을 갖는 경우 컬럼어드레스신호로서는 2비트단위에서의 메모리엑세스를 실행하도록 하는 경우에는 어드레스신호(A14)를 입력하는 어드레스단자가 설치된다. ×4비트 구성에서는 어드레스신호(A11)까지 유효가 되고 ×8비트구성에서는 어드레스신호(A10)까지 유효하고 ×16비트 구성에서는 어드레스신호(A9)까지 유효가 된다. 64M비트와 같은 기억용량의 경우에는 ×4비트 구성에서는 어드레스신호(A10)까지 유효가 되고 ×8비트구성에서는 어드레스신호(A9)까지 유효하고 ×16비트 구성에서는 어드레스신호(A8)까지 유효가 된다.
상기 컬럼어드레스버퍼(206)의 출력은 컬럼어드레스카운터(Column Address Counter)(207)의 프리 셋 데이터로서 공급되고 열(컬럼) 어드레스 카운터(207)는 후 기술하는 명령등에서 지정되는 버스트방식에 있어서 상기 프리셋 데이터로서 컬럼어드레스신호 또는 상기 컬럼어드레스신호를 차례로 증가된 값을 컬럼디코더(203A ~ 203D)를 향하여 출력한다.
모드 레지스터(Mode Register)(213)는 각종 동작모드 정보를 보지한다. 상기 로우디코더(Row Decoder)(201A ~ 201D)는 뱅크셀렉트(Bank Select)회로(212)에서 지정된 뱅크에 대응한 것만이 동작하고 워드선의 선택동작을 실행시킨다. 컨트롤회로(Control Logic)(209)는 특별하게 제한은 두지 않지만 클록신호(CLK, /CLK)(기호 /는 여기에 부여된 신호가 로우 이네이블 신호인 것을 의미하는 바신호를 나타내고 있다), 클록이네이블신호(CKE), 칩셀렉트신호(/CS), 컬럼어드레스 스트로브신호(/CAS), 로우 어드레스 스트로브신호(/RAS) 및 라이트이네이블신호(/WE)등의 외부제어신호와, /DM 및 /DQS와 모드레지스터(213)를 매개한 어드레스신호가 공급 되고 상기의 신호레벨의 변화와 타이밍등에 의거하여 DDR SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로 각각에 신호에 대등한 입력버퍼를 구비한다.
클록신호(CLK, /CLK)는 클록 버퍼를 매개하여 DLL회로(214)에 입력되어 내부클록이 발생된다. 상기 내부클록은 특별히 제한은 두지 않지만 데이터출력회로(211)와 DQS버퍼(215)의 입력신호로서 이용된다. 또한, 상기 클록버퍼를 매개한 클록신호는 데이터입력회로(210)와 열어드레스카운터(207)에 공급되는 클록단자에 공급된다.
다른 외부입력신호는 해당하는 내부클록신호의 상승에지에 동기하여 산출한다. 칩셀렉트신호(/CS)는 상기 로우레벨에 의해 명령입력셀렉트의 개시를 지시한다. 칩 셀렉트신호(/CS)가 하이레벨일 경우(칩 비선택상태)와 그 외의 입력은 의미를 갖지 않는다. 단, 후 기술 하는 메모리뱅크의 선택상태와 버스트동작등의 내부동작은 칩비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CS, /WE의 각 신호는 통상 DRAM에 있어서의 대응 신호와는 기능이 상이하고 후 기술 하는 명령사이클을 정의할 때에 중요한 신호가 된다.
클록이네이블신호(CKE)는 다음의 클록신호의 유효성을 지시하는 신호이고 해당하는 신호(CKE)가 하이레벨이면 다음의 클록신호(CLK)의 상승에지가 유효가 되고 로우레벨일 경우에는 무효가 된다. 또한, 리드모드에 있어서 데이터출력회로(211)에 대한 출력이네이블의 제어를 실행하는 외부제어신호(/OE)를 설치한 경우에는 상기의 신호(/OE)도 컨트롤회로(209)에 공급되고 상기 신호가 예를들면 하이레벨일 경우에는 데이터출력회로(211)는 고출력인피던스상태가 된다.
상기 로우어드레스신호는 클록신호(CLK)(내부클록신호)의 상승 에이지에 동기하는 후 기술하는 로우 어드레스 스트로브·뱅크액티브 명령사이클에 있어서의 A0 ~ A11의 레벨에 의해 정의된다.
어드레스신호 A12, A13은 상기 로우어드레스 스트로브·뱅크엑티브 명령사이클에 있어서 뱅크선택신호로 보여진다. 즉, A12와 A13의 조합에 의해 4개의 메모리뱅크 0 ~ 3의 가운데 하나가 선택된다. 메모리뱅크의 선택제어는 특히 제한은 두지 않지만 선택메모리뱅크측의 로우디코더만의 활성화, 비선택메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택 메모리뱅크측만의 데이터입력회로(210) 및 데이터출력회로로의 접속등의 처리에 의해 실행하는 것이 가능하다.
상기 컬럼어드레스신호는 상기와 같이 256M비트에서 ×16비트구성의 경우에는 클록신호(CLK)(내부클록)의 상승에지에 동기하는 리드 또는 라이트명령(후 기술하는 컬럼어드레스·리드 명령, 컬럼어드레스 ·라이트 코맨드)사이클에 있어서의 A0 ~ A9의 레벨에 의해 정의된다. 그리고 상기와 같이 하여 정의된 컬럼어드레스는 버스트엑세스의 스타트어드레스가 된다.
다음으로 명령에 의해 지시되는 SDRAM의 주요한 동작모드를 설명한다.
(1) 모드레지스터 세트 명령(Mo)
상기 모드레지스터(30)를 세트하기 위한 명령이고 /CS, /RAS, /CAS, /WE = 로우레벨에 의해 해당명령이 지정되고 세트해야할 데이터(레지스터 세트 데이터)는 A0 ~ A11을 매개로 전달된다. 레지스터세트데이터는 특별하게 제한은 되지 않지 만 버스트 길이, CAS잠재시간, 라이트모드등으로 이룬다. 특별하게 제한은 두지 않지만 설정가능한 버스트길이는 2, 4, 8 이되고 설정가능한 CAS잠재시간은 2, 2.5가 되고 설정가능한 라이트모드는 버스트라이트와 싱글라이트가 된다.
상기 CAS잠재시간은 후 기술하는 컬럼 어드레스 ·리드 명령에 의해 지시되는 리드동작에 있어서 /CAS의 하강에서 출력버퍼(211)의 출력동작까지의 내부클록신호의 임의의 사이클분을 소비할 것이가를 지시하는 것이다. 독출데이터가 확정하기 까지는 데이터독출을 위한 내부동작시간이 필요해지고 상기를 내부클록신호의 사용주파수에 응하여 설정하기 위한 것이다. 말하자면, 주파수가 높은 내부클록신호를 이용하는 경우에는 CAS잠재시간을 상대적으로 큰 값으로 설정하고 주파수가 낮은 내부클록신호를 이용하는 경우에는 CAS잠재시간을 상대적으로 낮은 값으로 설정한다.
(2) 로우어드레스 스트로브 ·뱅크엑티브명령(Ac)
상기는 로우어드레스 스트로브의 지시와 A12, A13에 의한 메모리뱅크의 선택을 유효하게 하는 명령이고 /CS, /RAS = 로우레빌, /CAS, /WE= 하이 레벨에 의해 지시되고 이때 A0 ~ A9에 공급되는 어드레스가 로우어드레스신호로서 A12와 A13에 공급되는 신호가 메모리뱅크의 선택신호로서 수취된다. 수취된 동작은 상기 기술한 바와 같이 내부클록신호의 상승에지에 동기하여 실행된다. 예를들면 해당하는 명령이 지정되면 상기에 의해 지정되는 메모리뱅크에 있어서 워드선이 선택되고 해당하는 워드선에 접속된 메모리셀이 각각 대응하는 상호보조 데이터선에 도전된다.
(3) 컬럼 어드레스 ·리드 명령(Re)
상기 명령은 버스트리드동작을 개시하기 위하여 필요한 명령이면서, 컬럼 어드레스 스트로브의 지시를 전달하는 명령이고 /CS, /CAS = 로우레벨, /RAS, /WE = 하이 레벨에 의해 지시되고 이 때 이때 A0 ~ A9(×16비트구성의 경우)에 공급되는 컬럼어드레스가 컬럼어드레스 신호로서 수취된다. 상기에 의해 수취된 컬럼어드레스 신호는 버스트스타트 어드레스로서 컬럼어드레스 카운터(207)에 공급된다.
상기에 의해 지지된 버스트리드동작에 있어서는 상기 전에 로우어드레스 스트로브·뱅크엑티브 명령사이클에서 메모리뱅크와 상기에 있어서 워드선의 선택이 실행되고 해당선택워드선의 메모리셀은 내부클록신호에 동기하여 컬럼어드레스 카운터(207)로부터 출력되는 어드레스신호에 따라서 차례로 선택되어 연속적으로 독출된다. 연속적으로 독출되는 데이터수는 상기 버스트길이에 의해 지정된 개수가 된다. 또한, 출력버퍼(211)에서 데이터독출개시는 상기 CAS 잠재시간에서 규정되는 내부클록신호의 사이클수를 대기하여 실행된다.
(4) 컬럼어드레스·라이트명령(Wr)
해당 명령은 /CS, /CAS, /WE = 로우레벨, /RAS = 하이레벨에 의해 지시되고 이때 A0 ~ A9에 공급되는 어드레스가 컬럼어드레스 신호로서 수취된다. 상기에 의해 수취된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트 스타트 어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 상기에 의해 지시된 버스트라이트동작의 순서도 버스트리드동작과 동일하게 실행된다. 단 라이트동작에는 CAS잠재시간없이 라이트 데이터의 수취는 해당컬럼어드레스·라이트명령사이클의 1클록후로부터 개 시된다.
(5) 프리챠지명령(Pr)
상기는 A12, A13에 의해 선택된 메모리뱅크에 대한 프리챠지동작의 개시명령이되고 /CS, /RAS, /WE = 로우레벨, /CAS = 하이레벨에 의해 지시된다.
(6) 오토리프레쉬 명령
상기 명령은 오토리프레쉬를 개시하기 위하여 필요가 되는 명열이고 /CS, /RAS, /CAS = 로우레벨, /WE, CKE = 하이레벨에 의해 지시된다.
(7) 노 오퍼레이션 명령(Nop)
상기는 실질적인 동작을 실행하지 않는 것을 지시하는 명령이고 /CS = 로우레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.
DDR SDRAM에 있어서는 하나의 메모리뱅크에서 버스트 동작이 실행되고 있을 경우 그 도중에 별도의 메모리뱅크를 지정하여 로우어드레스 스트로브 ·뱅크엑티브 명령이 공급되면 해당하는 실시중 한쪽의 메모리뱅크에서의 동작에는 어떤 영향도 주는 경우 없이 해당하는 별도의 메모리뱅크에 있어서 로우어드레스계의 동작이 가능해진다.
따라서, 예를들면 16비트로 이루어지는 데이터입출력단자에 있어서 데이터 D0 - D15가 충돌 하지 않는 한 처리가 종료하고 있지 않는 명령실행중에 해당하는 실행중의 명령이 처리대상이 되는 메모리뱅크와는 상이한 메모리뱅크에 대한 프리챠지명령, 로우어드레스 스트로브·뱅크엑티브 명령으로 발생하여 내부동작을 미리 개시시키는 것이 가능하다. 상기 실시예의 DDR SDRAM은 상기와 같이 16비트단위에 서 메모리엑세스를 실행하고 A0 ~ A11의 어드레스에 의해 약 4M어드레스를 가지고 4개의 메모리뱅크로 구성되는 것으로 전체로는 약 256M비트(4M ×4뱅크 ×16비트)와 같은 기억용량을 가지도록 한다.
DDR SDRAM의 상세한 독출동작은 다음과 같다. 칩셀렉터 /CS, /RAS, /CAS, 라이트 이네이블/WE의 각 신호는 CLK신호에 동기하여 입력된다. /RAS =0과 동시게 행어드레스와 뱅크선택신호가 입력되고 각각 로우어드레스 버퍼(205)와 뱅크 셀렉트회로(212)에서 보지된다. 뱅크셀렉트회로(212)에서 지정된 뱅크의 로우디코더(210)가 로우어드레스신호를 디코더하여 메모리셀 배열(200)에서 행 전체의 데이터가 최소신호로서 출력된다. 출력된 최소신호는 센스앰프(202)에 증폭, 보지된다. 지정된 뱅크는 액티브(Active)가 된다.
행 어드레스입력에서 3CLK후 CAS = 0과 동시에 열 어드레스와 뱅크선택신호가 입력되고 각각이 컬럼어드레스 버퍼(206)와 뱅크셀렉트회로(212)로 보지된다. 지정된 뱅크가 엑티브이면 보지된 열 어드레스가 컬럼어드레스 카운터(207)로부터 출력되고 컬럼 디코더(203)가 열을 선택한다. 선택된 데이터가 센스앰프(202)로부터 출력된다. 이 때 출력되는 데이터는 2조합분이다.(×4비트구성에서는 8비트, ×16비트 구성에서는 32비트)
센스 앰프(202)에서 출력된 데이터는 데이터버스(Data Bus)를 매개하여 데이터출력회로(211)에서 칩외로 출력된다. 출력타이밍은 DLL214로부터 출력되는 QCLK의 상승, 하강의 양 에이지에 동기한다. 이 때 상기와 같이 2조합분의 데이터는 병렬 →직렬변환되고 1조합분 ×2의 데이터가 된다. 데이터출력과 동시에 DQS 버퍼(215)로부터 데이터스트로브신호(DQS)가 출력된다. 모드레지스터(213)에 보존되어 있는 버스트길이가 4이상인 경우 컬럼어드레스 카운터(207)는 자동적으로 어드레스를 증가하여 다음의 열데이터를 독출하도록 한다.
상기 DLL214의 역활은 데이터출력회로(211)와 DQS 버퍼(215)의 동작클록을 생성한다. 상기 데이터 출력회로(211)와 DQS 버퍼 (215) 는 DLL214에서 생성된 내부클록신호가 입력되고 나서 실제로 데이터신호와 데이터스트로브신호가 출력되기 까지의 시간이 걸린다. 그로 인하여, 적당한 복제회로를 이용하여 내부클록신호의 위상을 외부CLK보다도 진전하는 것에 의해 데이터신호와 데이터스트로브신호의 위상을 외부클록CLK에 일치시킨다. 따라서 상기 DQS버퍼는 상기와 같은 데이터출력동작 이외의 경우에는 출력 하이인피던스 상태가 된다.
기입동작의 경우에는 상기 DDR SDRAM의 DQS버퍼(215)가 출력 하이 인피던스상태이기 때문 에 상기 단자 DQS에는 마크로프로세서등과 같은 데이터처리장체로부터 데이터스트로브신호(DQS)가 입력되고 단자(DQ)에는 상기에 동기한 기입데이터가 입력된다. 데이터입력회로(210)는 상기 단자(DQ)에서 입력된 기입데이터를 상기 단자 DQS에서 입력된 데이터 스트로브 신호에 의거하여, 형성된 클록신호에 의해 상기와 같이 직렬로 수취되고 클록신호 CLK에 동기하여 병렬로 변환하여 데이터버스(Data Bus)를 매개하여 선택된 메모리뱅크에 전달되어 상기 메모리뱅크가 선택된 메모리셀에 기입된다.
상기와 같은 DDR SDRAM에 본 원 발명을 적용하는 것에 의해 메모리칩의 소형화를 도모하면서 고속의 기입과 독출이 가능한 반도체메모리를 구성하는 것이 가능 해진다.
상기의 실시예로부터 구해지는 작용효과는 하기와 같다
(1) 제 1 방향에 따라서 설치된 복수의 비트선, 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향에 복수개 설치하여 센스앰프영역과 교대로 배치하고, 상기의 센스앰프영역에 대응하는 비트선과 제 1 선택회로를 통하여 접속되는 제 1 공통 입출력선을 설치하여 상기 제 1 방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1 공통입출력선과 제 2 선택회로를 통하여 접속되는 제 2 공통입출력선으로서 상기 제 2 방향에 연장되어 상기 메모리셀과의 사이에서의 독출신호 및 기입신호를 전달하는 신호전달경로를 일으키는 것에 의해 고집적화와 동작의 안정화 및 고속화를 실현가능하다는 효과가 구현된다.
(2) 상기에 부가하여 MOSFET와 커패시터로 구성되고 상기 MOSFET의 게이트를 선택단자로 하고 한쪽의 소스, 드레인을 입출력단자로 하고 다른 쪽의 소스 드레인을 상기 커패시터의 한쪽전극인 축적노드와 접속하여 이루는 다이나믹형 메모리셀을 이용 하는 것에 의해 고집적화를 실현가능하다는 효과를 구한다.
(3) 상기에 부가하여 상기 센스앰프영역을 제 2 방향으로 연장하여 제1 선태회로를 매개하여 대응하는 메모리배열 영역의 비트선과 접속시키는 제 1배선 및 상기 메모리배열영역상을 제 2 방향으로 연장하여, 상기 복수의 메모리배열로 구성된 메모리 셀 배열영역의 외측에 연장하여, 상기 제 2 선택회로의 일단에 접속시키는 제 2 배선에 의해 상기 제 1 공통입출력선을 구성하고, 상기 메모리셀 배열 영역의 제 2 방향에 있어서 외측으로 상기 제 1 방향에 따라서 연장되는 제 3 신호선을 포함하여 제 2 공통 입출력선을 구성하고 상기 제 2 선택회로를 상기 제 2 신호선과 제 3 신호선과의 접속부에 설치하여 크로스영역에 배치하지 않도록 하는 것에 의해 서브워드 드라이버상의 배선개수의 저감, 크로스영역내의 회로수의 저감 및 서브앰프회로의 면적제약 저감의 각 메리트가 생기는 효과가 구해진다.
(4) 상기에 부가하여 상기 제 2 선택회로를 선택신호에 의해 제 1 공통입출력선과 제 2 공통입출력선과의 사이에서 전달되는 신호를 증폭하는 증폭회로로 구성하는 것에 의해 타이밍한계의 불필요로 고속화가 가능하게 이루어지는 효과를 구할 수 있다.
(5) 상기에 부가하여 반도체칩의 상기 2 방향에 상기 메모리셀 배열영역을 적어도 2개 설치하여 상기 제 2 공통입출력선의 제 3신호선을 상기 메모리셀 배열영역의 상기 제 2 방향의 양측으로 분산하여 배치하는 것에 의해 제 1 공통입출력선과 제 2 선택회로와의 사이에서의 신호전달을 고속으로 가능하도록 하는 효과가 구해진다.
(6) 상기에 부가하여 상기 제 2방향에 따라서 설치되는 메모리배열영역의 사이에는 상기 워드선을 선택하는 서브워드드라이버를 설치하고 반도체칩의 내측에상기 메모리셀 배열영역에 대응한 워드선의 선택신호를 형성하는 상기 제 2 선택신호발생회로를 설치하는 것에 의해 워드선도 계층구조가 되고, 워드선의 선택동작의 고속화와, 상기 제 2 신호선과 상기 제 3 신호선을 메인앰프에 인도하는 배선영역 을 간단하게 확보하는 것이 가능한 효과를 구할 수 있다.
(7) 상기에 부가하여 상기 제 1 방향에 따라서 연장되는 제 3 신호선과 접속되고 상기 메모리배열영역상을 상기 제 2 방향으로 연장하여 배치되고 상기 제 2 선택신호발생회로와 근접하여 설치된 메모리셀로부터 독출신호를 증폭하는 메인앰프 및 메모리셀에 기입신호를 전달하는 라이트앰프를 접속시키는 제 4 신호선에 의해 상기 제 2 공통 입출력선을 구성하는 것에 의해 버스트방식에서의 컬럼선택신호에서 노이즈의 영햐이 적고 또한, 복수의 메모리셀 배열에 대하여 공통으로 이용되는 입출력선과의 사이의 신호전달경고를 합리적으로 배치시키는 것이 가능한 효과가 있다.
(8) 상기에 부가하여 사이 제 4 신호선을 제 2방향에 따라서 배치된 특정의 메모리배열 영역상에 함께 배치하고 상기 제 4 신호선의 배치와 함께 상기 메인앰프 및 라이트앰프를 함께 배치하는 것에 의해 복수의 메모리셀배열에 대하여 공통으로 이용되는 입출력선과의 사이의 신호전달경로를 짧게하는 것이 가능한 효과가 있다.
(9) 상기에 부가하여 상기 제 1 및 제 2 방향에 각각 복수개의 메모리배열영역이 배치되어 구성된 메모리셀 배열영역을 반도체칩의 제 2 방향에도 적어도 2개 설치하고 상기 제 2 방향에 따라서 설치되는 메모리 배열영역의 사이에 상기 워드선을 선택하는 서브워드 드라이버영역을 설치하고 상기 반도체칩의 내측에 상기 워드선의 선택신호를 형성하는 상기 제 2 선택신호발생회로를 설치하고 상기 서브워드드라이버 영역에 따라서 연장되어 제 1 공통입출력선과의 교차부에 상기 제 2 선 택회로와 상기를 매개하여 접속되는 제 5 신호선을 설치하고 상기 제 5 신호선과 접속되어 상기 메모리배열영역상에 있어서 제 2 방향에 연장되어 사이 제 2 선 택신호발생회로에 근접하여 설치된 상기 메인앰프 및 라이트앰프를 접속시키는 제 6 신호선에 의해 상기 제 2 공통입출력선을 구성하는 것에 의해 뱃치방식 에서의 컬럼선택신호로부터의 노이즈의 영향이 없고 또는 복수의 메모리셀 배열 에 대해서 공통으로 이용되는 입출력선과의 사이의 신호전달경로를 합리적으로 배치시키는 것이 가능한 효과가 있다.
(10) 상기에 부가하여 반도체 칩의 상기 제 1 방향과 제 2 방향에 2개씩 상기 메모리셀배열영역을 설치하고 상기 메모리셀배열영역의 각각에 있어서 제 2 방향에 따라서 설치되는 메모리배열 영역의 사이에 상기 워드선을 선택하는 서브워드드라이버영역을 설치하고 상기 반도체 칩의 내측에 상기 제 2 방향에 따라서 설치되는 메모리셀 배열영역에 대응한 상기 제 2 선택신호발생회로를 설치하고, 상기 반도체칩의 내측에 상기 제 1 방향에 따라서 설치되는 메모리셀배열 영역에 대응한 상기 제 1 선택 신호발생발생회로를 설치하고 상기 4개의 메모리셀배열영역에 대응하여 설치된 메인앰프 및 라이트앰프를 또한 설치한 제 3 공통입출력선을 매개하여 입출력회로에 접속하고 상기 특정한 메모리배열영역을 상기 제 3 공통입출력선이 무엇보다도 짧아지도록 메모리셀 배열 영역의 상기 제 1 방향의 특정위치에 배치되는 것에 의해 상기 입출력회로에 이르는 신호전달경로를 짧게하는 것이 가능 한 효과가 있다.
(11) 상기에 부가하여 상기 메모리셀배열영역을 상기 제 1 방향에 있어서 2 분할된 제 1 메모리블록과 제 2 메모리블록으로 분할하고 상기 제 1 선택신호발생회로는 상기 제 1 메모리블록과 제 2 메모리블록에 대해서 공통으로 선택신호를 공급하고 상기 제 2 선택신호발생회로는 상기 제 1 메모리블록과 제 2 메모리블록의 각각에 대해서 선택신호를 공급하고 상기 특정 메모리배열영역은 상기 제 1 메모리블록 및 제 2 메모리블록의 제 1 방향에 설치되는 메모리배열영역 가운데 칩중앙형으로 위치하는 것에 의해 상기 입출력회로에 이르는 신호전달경로를 짧게 하는 것이 가능한 효과가 있다.
(12) 상기에 부가하여 상기 제 1 공통입출력선 및 제 2 공통입출력선의 각각을 상호보조 신호를 전달하는 한쌍으로 하고 상기 증폭회로는 상기 제 1 공통입출력선이 게이트에 접속되고 드레인이 교차적으로 제 2 공통입출력선에 접속된 차동형태의 제 1과 제 2의 MOSFET와 차동형태의 제 1과 제 2의 MOSFET의 각각의 소스에 설치되고 선택신호에 의해 동작전류를 형성하는 제 3과 제 4의 MOSFET와 상기 차동 MOSFET의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET로 이루어지는 서브앰프와 상기 제 2 공통입출력선에서 상호보조신호에대응 하여 상기 제 1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET와 N 채널형 MOSFET로 이루어지는 CMOS 버퍼로 하는 것에 의해 타이밍한계가 불필요한 고속의 신호전달을 실현할 수 있는 효과가 있다.
(13) 상기에 부가하여 상기 제 5 MOSFET를 동일한 사이즈로 배열접속된 2개의 MOSFET를 이용 하는 것에 의해 소자의 레이아웃배치에 불필요가 없어지고 또한 소망하는 증폭특성을 구하는 것이 가능한 효과가 있다.
(14) 제 1 방향에 따라서 설치된 복수의 비트선, 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선관의 교차부에 대응하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향에 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기 센스앰프영역에 대응하는 비트선과 제 1 선택회로를 통하여 접속되는 제1 공통입출력선을 설치하고 상기 제 1 방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1공통입출력선과 제 2 공통입출력선과의 사이에서 선택신호에의해 신호의 전달을 실행하는 증폭회로를 이용하여 제 2 선택회로를 구성하고 상기 증폭회로를 상기 제 1 공통입출력선이 게이트에 접속되고 드레인이 교차적으로 제 2 공통입출력선에 접속된 차동형태의 제 1 과 제 2의 MOSFET와, 차동형태의 제1과 제 2의 MOSFET의 각각의 소스에 설치되고 선 택신호에 의해 동작전류를 형성하는 제 3과 제 4 MOSFET와 상기 차동 MOSFET의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET로 이루어지는 리드용 서브앰프와 상기 제 2 공통입출력선에서 상호보조신호에 대응 하여 상기 제1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET와 N채널형 MOSFET로 이루어지는 라이트용의 CMOS 버퍼로 구성하는 것에 의해 신호선의 선택기능과 타이밍한계가 불필요한 고속의 신호전달이 가능해지는 효과가 구해진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만 본원 발명은 상기 실시예에 한정되는 것은 아니고 상기 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다. 예를들면 메모리셀은 상 기와 같은 다이나믹형의 메모리셀외에 기억수단으로서 강유전체 커패시터를 이용 하여 불휘발성의 것도 좋다. 강유전체커패시터는 상기 유전체막에 부가되는 전압의 크기에 의해 불휘발성방식과 상기 다이나믹형 메모리셀과 동일한 휘발성방식의 쌍방에 이용하도록 하여도 좋다.
메모리셀배열 혹은 메모리뱅크, 메모리배열 혹은 메모리매트의 구성은 다양한 실시형태를 취하는 것이 가능하다. 워드선은 상기와 같은 게층워드선 방식외에 워드분로(Word-Shunt)방식을 채용하는 것도 좋다. 즉, IO만을 계층구조로 하는 것도 좋다. 다이나믹형 RAM의 입출력인터페이스는 램버스구성 혹은 병렬DRAM등에 적합하고 가능한 것 혹은 상기 논리회로에 탑재되는 것등 각종 실시형태를 채용하는 것이 가능하다.
본 출원에 있어서 개시되는 발명가운데 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다. 제 1 방향에 따라서 설치된 복수의 비트선 상기 제 1 방향과 직교하는 제 2방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응 하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향에 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기 센스앰프영역에 대응하는 비트선과 제 1 선택회로를 통하여 접속되는 제 1 공통입출력선을 설치하고 상기 제 1 방향에 따라서 배치된 복수의 메모리배열에 대응한 복수의 상기 제 1 공통입출력선과 제 2 선택회로를 통하여 접속되는 제 2 공통입출력선으로서 상기 제 2 방향에 연장되어 상기 메모리셀과의 사이 에서 독출신호 및 기입신호를 전달하는 신호전달경로를 갖게 하여 고집적화와 동작의 안정화 및 고속화를 실현할 수 있다.
제 1 방향에 따라서 설치된 복수의 비트선, , 상기 제 1방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응 하여 설치된 복수의 메모리셀을 포함한 복수의 메모리배열영역을 상기 제 1 방향에 복수개 설치하여 센스앰프영역과 교대로 배치하고 상기 센스앰프영역에 대응 하는 비트선과 제 1 선택회로를 통하여 접속된 제 1 공통입출력선을 설치하고 상기 제 1 방향에 따라서 배치된 복수의 메모리배열에 대응 한 복수의 상기 제 1 공통입출력선과 제 2 공통입출력선과의 사이에서 선택신호에 의해 신호의 전달을 실행하는 증폭회로를 이용 하여 제 2 선택회로를 구성하고 상기 증폭회로를 상기 제 1 공통입출력선이 게이트에 접속되고 드레인이 교차적으로 제 2 공통입출력선에 접속된 차동형태의 제 1과 제 2 MOSFET와 차동형태의 제 1 과 제 2 MOSFET의 각각의 소스에 설치되고 선택신호에 의해 동작전류를 형성하는 제 3과 제 4 MOSFET와 상기 차동 MOSFET의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET로 이루어지는 리드용 서브앰프와, 상기 제 2 공통입출력선에서 상호보조 신호에 대응하여 상기 제 1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET와 N채널형 MOSFETF로 이루어지는 라이트용의 CMOS 버퍼로 구성하는 것에 의해 신호선의 선택기능과 타이밍 한계가 불필요한 고속의 신호전달이 가능해진다.

Claims (18)

  1. 제 1 방향으로 연장되는 복수의 비트선, 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함하여 이루어지고 상기 제 1 방향 및 상기 제 2방향의 각각을 따라서 배치된 복수의 메모리배열영역과,
    상기 제 1 방향에 따라서 배치된 복수의 메모리배열영역과 교대로 배치된 복수의 센스앰프영역과,
    상기 제 1 방향에 따라서 배치된 복수의 메모리배열영역에 대응한 복수의 제1 공통입출력선과,
    복수의 상기 제 1공통입출력선에 접속되는 제 2 공통입출력선과,
    상기 복수의 제 1 공통입출력선의 각각과 상기 복수의 비트선과의 사이에 설치되는 복수의 제 1 선택회로와,
    상기 복수의 제 1공통입출력선과 상기 제 2 공통입출력선과의 사이에 설치되는 제 2 선택회로와,
    상기 복수의 제 1 선택회로에 대해서 선택신호를 공급하는 제 1 선택신호발생회로와,
    상기 제 2 방향에 따라서 배치된 복수의 메모리배열영역의 워드선의 선택신호를 형성하는 제 2 선택신호 발생회로를 구비하고,
    상기 제 2 공통입출력선은 상기 제 2 방향으로 연장되는 신호전달경로를 갖는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    상기 메모리셀은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 커패시터로 구성되고,
    상기 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 게이트를 선택단자로 하고 한쪽의 소스 또는 드레인을 입출력단자로 하고 다른 쪽의 소스 드레인을 상기 커패시터의 한쪽전극인 축적노드와 접속하여 이루는 다이나믹형 메모리셀인 것을 특징으로 하는 반도체기억장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 공통입출력선은,
    상기 센스앰프영역을 상기 제 2 방향으로 연장하여 상기 제1 선택회로를 매개하여 대응하는 메모리배열 영역의 비트선과 접속되는 제 1배선과,
    상기 메모리배열영역을 상기 제 2 방향으로 연장하여 상기 복수의 메모리배열영역으로 구성된 메모리 셀 배열영역의 외측에 연장하여 상기 제 2 선택회로의 일단에 접속되는 제 2 배선으로 이루어지고,
    상기 제 2 공통입출력선은,
    상기 메모리셀 배열 영역의 상기 제 2 방향에 있어서 외측으로 상기 제 1 방향에 따라서 연장되는 제 3 신호선을 포함하고,
    상기 제 2 선택회로는,
    상기 제 2 공통입출력선과 상기 제 3 신호선과의 접속부에 설치되는 것을 특징으로 하는 반도체기억장치.
  4. 청구항 3에 있어서,
    상기 제 2 선택회로는 선택신호에 의해 상기 제 1 공통입출력선과 상기 제 2 공통입출력선과의 사이에서 전달되는 신호를 증폭하는 증폭회로로 구성하는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 3에 있어서,
    상기 메모리셀 배열영역은 반도체칩의 상기 제 2 방향으로 적어도 2개 설치하여 구성되고,
    상기 제 2 공통입출력선의 상기 제 3신호선은 상기 메모리셀 배열영역의 상기 제 2 방향의 양측으로 분산하여 배치되어 구성되는 것을 특징으로 하는 반도체 기억장치.
  6. 청구항 5에 있어서,
    상기 제 2방향에 따라서 설치되는 메모리배열영역의 사이에는 상기 워드선을 선택하는 서브워드드라이버를 설치하고 반도체칩의 내측에 상기 메모리셀 배열영역에 대응한 워드선의 선택신호를 형성하는 상기 제 2 선택신호발생회로가 설치되는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 6에 있어서,
    상기 제 2 공통입출력선은 상기 제 1 방향에 따라서 연장되는 상기 제 3 신호선과 접속되고 상기 메모리배열영역을 상기 제 2 방향으로 연장하여 배치되고 상기 제 2 선택신호발생회로와 근접하여 설치된 메모리셀로부터 독출신호를 증폭하는 메인앰프 및 메모리셀에 기입신호를 전달하는 라이트앰프를 접속시키는 제 4 신호선을 또한 구비하여 구성하는 것을 특징으로 하는 반도체기억장치.
  8. 청구항 7에 있어서,
    상기 제 4 신호선을 상기 제 2방향에 따라서 배치된 특정의 메모리배열 영역에 함께 배치하고 상기 제 4 신호선의 배치에 맞추어서 상기 메인앰프 및 상기 라이트앰프가 설치되는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 1 또는 청구항 2에 있어서,
    상기 제 1 및 제 2 방향에 각각 복수개의 메모리배열영역이 배치되어 구성된 메모리셀 배열영역이 반도체칩의 상기 제 2 방향으로 적어도 2개 설치하여 구성되고,
    상기 제 2 방향에 따라서 설치되는 메모리 배열영역의 사이에 상기 워드선을 선택하는 서브워드 드라이버영역이 설치되고, 상기 반도체칩의 내측에 상기 워드선의 선택신호를 형성하는 상기 제 2 선택신호발생회로가 설치되고,
    상기 제 2 공통입출력선은,
    상기 서브워드드라이버 영역에 따라서 연장되어 제 1 공통입출력선과의 교차부에 있어서 상기 제 2 선택회로를 매개하여 접속되는 제 5 신호선과,
    상기 제 5 신호선과 접속되어 상기 메모리배열영역에 있어서 상기 제 2 방향에 연장되어 상기 제 2 선택신호발생회로에 근접하여 설치된 메인앰프 및 라이트앰프를 접속시키는 제 6 신호선으로 구성되는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 8에 있어서,
    상기 제 1 및 제 2 방향에 각각 복수개의 메모리배열영역이 배치되어 구성된 상기 메모리셀배열영역이 반도체 칩의 상기 제 1 방향과 제 2 방향으로 2개씩 설치하여 구성되고,
    상기 메모리셀배열영역의 각각에 있어서 상기 제 2 방향에 따라서 설치되는 메모리배열 영역의 사이에 상기 워드선을 선택하는 서브워드드라이버영역이 설치되고,
    상기 반도체 칩의 내측에 상기 제 2 방향에 따라서 설치되는 메모리셀 배열영역에 대응한 상기 제 2 선택신호발생회로가 각각 설치되고,
    상기 반도체칩의 내측에 상기 제 1 방향에 따라서 설치되는 메모리셀배열 영역에 대응한 상기 제 1 선택 신호발생회로가 각각 설치되고,
    상기 4개의 메모리셀배열영역에 대응하여 설치된 상기 메인앰프 및 라이트앰프는 또한 설치된 제 3 공통입출력선을 매개하여 공통으로 설치된 입출력회로에 접속되고
    상기 특정한 메모리배열영역은 상기 제 3 공통입출력선이 가장 짧아지도록 메모리셀 배열 영역의 상기 제 1 방향의 특정위치에 배치되는 것을 특징으로 하는 반도체기억장치.
  11. 청구항 10에 있어서,
    상기 메모리셀배열영역은 상기 제 1 방향에 있어서 2분할된 제 1 메모리블록과 제 2 메모리블록을 갖고,
    상기 제 1 선택신호발생회로는 상기 제 1 메모리블록과 상기 제 2 메모리블록에 대해서 공통으로 선택신호를 공급하고,
    상기 제 2 선택신호발생회로는 상기 제 1 메모리블록과 상기 제 2 메모리블록의 각각에 대해서 선택신호를 공급하고,
    상기 특정 메모리배열영역은 상기 제 1 메모리블록 및 상기 제 2 메모리블록의 상기 제 1 방향에 설치되는 메모리배열영역 가운데 가장 끝에 위치하지 않는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 11에 있어서,
    상기 제 1 공통입출력선 및 상기 제 2 공통입출력선의 각각은 상호보조 신호를 전달하는 한쌍으로 구성되고,
    상기 증폭회로는 리드용의 서브앰프와 라이트용의 버퍼로 이루어지고,
    상기 서브앰프는 상기 제 1 공통입출력선이 게이트에 접속되고 드레인이 교차적으로 상기 제 2 공통입출력선에 접속된 차동형태의 제 1과 제 2의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 차동형태의 제 1과 제 2의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 각각의 소스에 설치되고 선택신호에 의해 동작전류를 형성하는 제 3과 제 4의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 상기 차동 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 이루어지고,
    상기 버퍼는 상기 제 2 공통입출력선에서 상호보조신호에 대응 하여 상기 제 1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 N 채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 이루어지는 CMOS(Complementary Metal Oxide Semiconductor) 버퍼로 구성되는 것을 특징으로 하는 반도체 기억장치.
  13. 청구항 12에 있어서,
    상기 제 5 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 배열접속된 2개의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)에 의해 구성되는 것을 특징으로 하는 반도체기억장치.
  14. 제 1 방향에 따라서 설치된 복수의 비트선, 상기 제 1 방향과 직교하는 제 2 방향에 따라서 설치된 복수의 워드선, 상기 복수의 비트선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 메모리셀을 포함하여 구성되고, 상기 제 1 반향 및 상기 제 2 방향의 각각에 따라서 배치된 복수의 메모리배열영역과,
    상기 제 1 방향에 따라서 설치된 복수의 메모리배열영역과 교대로 배치된 복수의 센스앰프영역과,
    상기 제 2 방향에 따라서 설치된 복수의 메모리배열영역과 교대로 배치된 복수의 서브워드드라이버영역과,
    상기 센스앰프영역에 설치되고 대응하는 비트선에 제 1 선택회로를 통하여 접속되는 제1 공통입출력선과,
    상기 제 1공통입출력선과 제 2 선택회로를 통하여 접속되는 제 2 공통입출력선을 구비하고,
    상기 제 2 선택회로는 선택신호에 의해 제 1 공통입출력선과 상기 제 2 공통입출력선과의 사이에서 전달되는 신호를 증폭하는 증폭회로로 구성되고,
    상기 증폭회로는 리드용의 서브앰프와 라이트용의 버퍼로 구성되고,
    상기 서브앰프는 상기 제 1 공통입출력선이 게이트에 접속되고 드레인이 교차적으로 상기 제 2 공통입출력선에 접속된 차동형태의 제 1 과 제 2의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와, 차동형태의 제1과 제 2의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 각각의 소스에 설치되고 선택신호에 의해 동작전류를 형성하는 제 3과 제 4 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 상기 차동 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 소스간에 설치되고 적어도 라이트동작시에 오프상태가 되는 제 5 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 이루어지고,
    상기 버퍼는 상기 제 2 공통입출력선에서 상호보조신호에 대응 하여 상기 제1 공통입출력선을 구동하는 한쌍의 P채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 N채널형 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 이루어지는 라이트용의 CMOS(Complementary Metal Oxide Semiconductor) 버퍼로 구성되는 것을 특징으로 하는 반도체기억장치.
  15. 제 1 방향을 향하여 가상선에 따라서 배치된 복수의 메모리배열영역과,
    상기 복수의 메모리배열영역과 교대로 배치된 복수의 센스앰프영역과,
    상기 복수의 센스앰프영역에 대응하여 설치되고, 상기 가상선과 교차하는 제 2방향으로 연장하는 복수의 제 1 공통데이터선과,
    상기 복수의 제 1 공통데이터선중 어느하나가 선택적으로 접속되는 제 2 공통데이터선을 구비하고,
    상기 제 2 공통데이터선은 상기 복수의 메모리배열영역의 어느하나를 통하여 상기 제 2 방향으로 연장하는 배선을 포함하는 것을 특징으로 하는 반도체기억장치.
  16. 청구항 15에 있어서,
    상기 복수의 메모리배열영역에는 각각 상기 제 1 방향을 향하여 연장하는 복수의 데이터선과, 상기 제 2 방향을 향하여 연장하는 복수의 워드선과, 상기 복수의 데이터선과 상기 복수의 워드선과의 교차부에 대응하여 설치된 복수의 다이나믹 메모리셀을 구비하는 것을 특징으로 하는 반도체기억장치.
  17. 제 1방향을 향하는 가상선에 따라서 배치된 복수의 제 1 메모리배열영역과,
    상기 복수의 제 1 메모리배열영역과 교대로 배치된 복수의 제 1 센스앰프영역과,
    상기 복수의 제 1 센스앰프영역에 대응하여 설치되고 상기 가상선과 교차하는 제 2 방향에 연장하는 복수의 제 1 서브공통데이터선과,
    상기 제 1 방향에 연장하는 제 1 메인공통데이터선과,
    상기 복수의 제 1 서브공통데이터선중 어느하나를 선택적으로 상기 제 1 메인공통데이터선에 접속하기 위하여 상기 복수의 제 1 서브공통데이터선과 상기 제 1 메인공통데이터선과의 사이에 설치된 복수의 제 1 스위치회로와,
    상기 복수의 제 1 메모리배열영역에 따라서 배치된 복수의 제 2 메모리배열영역과,
    상기 복수의 제 2 메모리배열영역과 교대로 배치된 복수의 제2 센스앰프영역과,
    상기 복수의 제 2 센스앰프영역에 대응하여 설치되고 상기 제 2 방향으로 연장하는 복수의 제 2 서브공통데이터선과,
    상기 제 1 방향에 연장하는 제 2 메인공통데이터선과,
    상기 복수의 제 2의 서브공통데이터선중 어느하나를 선택적으로 상기 제 2 메인공통데이터선에 접속하기 위한 상기 복수의 제 2 서브공통데이터선과 상기 제 2 메인공통데이터선과의 사이에 설치된 복수의 제 2 스위치회로를 구비하고,
    상기 복수의 제 1 메모리배열영역을 경계로 하여 2분할 된 한쪽측에 상기 제 2 메인공통데이터선이 형성되고 다른방향 측으로 상기 복수의 제 2 메모리배열영역이 포함되는 것을 특징으로 하는 반도체기억장치.
  18. 청구항 17에 있어서,
    상기 복수의 제 1 스위치회로와 상기 복수의 제 2 스위치회로는 상기 한쪽측에 형성되는 것을 특징으로 하는 반도체기억장치.
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