JP5743045B2 - 半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法 - Google Patents
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Description
この2次増幅回路(DA/WA)は、さらに、メイン入出力線(MIO)を介して外部入出力端子と接続されている。また、2次増幅回路(DA/WA)は、メモリセルから読み出してデータを増幅して外部に出力する読み出し回路(DA)、及び外部から入力されるデータを増幅してメモリセルに書き込む書き込み回路(WA)を有している。
ここで、例えば、サブワードドライバ回路行(SWD行)は、メモリセル出力線であるビット線と平行な方向(図において横方向)に延在しており、1次増幅回路列(ST)はローカル入出力線と平行な方向(図において縦方向)に延在している。
外部から入力されたアドレスにおけるロウアドレスに基づいて、図示しないXデコーダ(XDEC)により、図6のローカル入出力線が延在する方向(縦方向)に配置されたメモリセルマット列のうち1つが活性状態となり、残りのメモリセルマット列は不活性状態となる。
ここでは、図6におけるメモリセルマット列MT1が選択されたものとして説明する。
活性状態とされたメモリセルマット列MT1からは、該メモリセルマット列MT1中のメモリセルと、このメモリセルに対応する1次増幅回路(SA)とを接続するビット線を介して、それぞれのメモリセルに保持されているデータが対応する1次増幅回路(SA)に出力され、1次増幅回路列(ST)が活性化される。
ここでは、1次増幅回路列ST1(メモリセルマット列MT1に対し左側)及びST2(メモリセルマット列MT1に対して右側)が活性化されたものとする。
次いで、外部から入力されるアドレスにおけるカラムアドレスに基づいて、図中のYデコーダ(YDEC)によって、図示しないYスイッチをオンすることにより、このYスイッチの一方に接続される1次増幅回路(SA)のデータが、Yスイッチの他方に接続されるローカル入出力線(LIO)に出力される。
ここでは、メモリセルマット列MT1の4つのセルのデータ(4ビット)のデータが、左右にそれぞれ2ビットずつ出力されるものとする。
そして、2次増幅回路(DA/WA)それぞれは、接続されている入出力線(LIO)に読み出されたデータを増幅し、増幅された各々のデータは、対応するメイン入出力線(MIO)に出力されて、外部へ読み出される。ここでは、2次増幅回路DA/WA1〜DA/WA4各々は、それぞれメイン入出力線MIO1、MIO2、MIO3及びMIO4を介して、合計4ビットのデータとして外部に出力する。
したがって、メイン入出力線の本数を増加させ、一度に読み出せるビット数を増加させることにより、半導体記憶装置に対してデータの書き込み及び読み出しを高速化させることは、各1次増幅回路(SA)列と同一列に配置された2次増幅回路(DA/WA)の数を増やすことにより実現できる。
このような理由から、図6に示したような半導体装置でメイン入出力線数を増加させる場合、メモリセルマットの分割数を増加し、1次増幅回路列(ST)とサブワードドライバ回路列(SWD)との交差する領域の数を増やすこと、つまり、2次増幅回路(DA/WA)配置領域の数自体を増加させる必要がある。
また、半導体記憶装置のメイン入出力線数の多ビット化を実現する方法として、2次増幅回路(DA/WA)をメモリセルマトリクス外に設ける構成がある(例えば、特許文献1参照)。
また、特許文献1における方法は、2次増幅回路(DA/WA)を1次増幅回路(SA)と、サブワードドライバ回路(SWD)とがメモリマトリックス上に交差する場所へ配置する構造ではなく、すでに述べたように、メモリセルマトリックス外へ配置する構造である。
このため、2次増幅回路(DA/WA)を、1次増幅回路(SA)とサブワードドライバ回路(SWD)がマトリックス上に交差する場所へ配置する構造と比較してレイアウト(チップ)面積が大きく、かつメイン入出力線数を増加させるほど、メモリセルマトリックス外へ配置する2次増幅回路(DA/WA)の台数が増加していきレイアウト(チップ)面積が増大するという問題がある。
本発明は、このような事情に鑑みてなされたもので、例えば、2次増幅回路(DA/WA)の数を増加させずに、データの装置外部との入出力を行うメイン入出力線数を増加させる半導体記憶装置及び半導体記憶装置におけるメモリアクセス方法を提供する。
また、本発明によれば、メモリセルマットの分割数の増加を行わず、メモリセル領域の分割増加による動作回路の増加も引き起こさないため、従来と比較して、メイン入出力数を増加させても、消費電流が増加することはない。
本発明は、従来において、選択されたメモリセルマットと隣接していない不活性となっていた1次増幅回路列における2次増幅回路を活性化し、選択されたメモリマットセルからのデータを増幅するために活用することにより、1度のアクセスによって読み出すビット数を増加させるものである。
以下の各実施形態において、マトリックス状にメモリセルが配置されたメモリセルマットから構成され、このメモリセルマットが図1に示すように、マトリックス状に配置されて構成された半導体記憶装置を例として説明するが、これに限られるものでなく、1本のメイン入出力線に対し、並列に複数の2次増幅回路が接続され、メモリアクセス時に使用及び未使用の2次増幅回路が存在する構成の半導体装置であれば、いずれにも適用することが可能である。
<第1の実施形態>
図1は本発明の第1の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図6に示す従来の装置と同一の部分には同一の符号を付し、その説明を省略する。また、図5におけるSA用電源回路(SWC2)は省略する。
本実施形態における半導体記憶装置は、例えばDRAM(Dynamic Random Access Memory)であり、マトリクス状に複数のメモリセルが配置されたメモリセル領域を有し、このメモリセル領域(また、メモリセル領域が複数のバンクに分割されている場合、各バンク)が複数のメモリセルマットMat1a、Mat1b、Mat1c、…、Mat4a、Mat4b、Mat4cに分割されている。それぞれの上記メモリセルマット内においても、複数のメモリセルがマトリクス状に配置されている。
また、上記メモリセルマットがマトリックス状に配置され、各メモリセルマットにおけるメモリセルがビット線を介して1次増幅回路(SA)に接続されている。ここで、メモリセルマットは、サブワードドライバ回路(SWD)と交互に列方向に配列している。メモリセルマットの両側には1次増幅回路(SA)が配置され、サブワードドライバ回路(SWD行)の両側には2次増幅回路(DA/WA)が配置されている。すなわち、メモリセルマット(Mat)とサブワードドライバ回路(SWD)との列と、1次増幅回路(SA)と2次増幅回路(DA/WA)との列とは平行に隣接して配置されている。
メモリセルマットMat1aの一方(左側)には1次増幅回路群SA1aが設けられ、メモリセルマットMat1aの他方(右側)には1次増幅回路群SA2aが設けられている。メモリセルマットMat1bの一方(左側)には1次増幅回路群SA1bが設けられ、メモリセルマットMat1bの他方(右側)には1次増幅回路群SA2bが設けられている。メモリセルマットMat1cの一方(左側)には1次増幅回路群SA1cが設けられ、メモリセルマットMat1cの他方(右側)には1次増幅回路群SA2cが設けられている。
尚、上記1次増幅回路群(SA1a〜1c、SA2a〜2c、SA3〜3c、SA4a〜4c、SA5a〜5c)は、各々複数の1次増幅回路から構成されている。
また、1次増幅回路群SA1a、SA1b及びSA1cから1次増幅回路列ST1が構成されており、同様に1次増幅回路列ST2、ST3、ST4、ST5が、ぞれぞれの1次増幅回路群SA2a、SA2b及びSA2c、1次増幅回路群SA3a、SA3b及びSA3c、1次増幅回路群SA4a、SA4b及びSA4c、1次増幅回路群SA5a、SA5b及びSA5c、から構成されている。
グループAは、メモリセルマットMat1a及びMat1bのメモリセルにおけるメモリセルマットMat1a側の半分、メモリセルマットMat2a及びMat2bのメモリセルにおけるメモリセルマットMat2a側の半分、…、メモリセルマットMat4a及びMat4bのメモリセルにおけるメモリセルマットMat4a側の半分から構成されている。
グループBは、メモリセルマットMat1c及びMat1bのメモリセルにおけるメモリセルマットMat1c側の半分、メモリセルマットMat2c及びMat2bのメモリセルにおけるメモリセルマットMat2c側の半分、…、メモリセルマットMat4c及びMat4bのメモリセルにおけるメモリセルマットMat4c側の半分から構成されている。
ここで、上記3本のローカル入出力線のうち、ローカル入出力線LIOna、LIOnb、あるいは、ローカル入出力線LIOnc,LIOndは、自身と同一の1次増幅回路列STn(n=1,2,3,4,5)に配置された1次増幅回路に接続されている。一方、ローカル入出力線のうち、ローカル入出力線LIOng、あるいは、ローカル入出力線LIOnhは、後述のLIOバイパス配線から延在するローカル入出力線である。
このように、上記各ローカル入出力線(LIO)は、自身が配置された1次増幅回路列(ST)の上下中央の1次増幅回路(SA)領域上、すなわち上述したメモリセルマット列のグループA及びグループBに対応した領域毎にそれぞれ設けられて不連続となっている(上下に分割されている)。
グループAにおいて、1次増幅回路列ST1にはローカル入出力線LIO1a、LIO1b及びLIO1gが設けられ、1次増幅回路列ST2にはローカル入出力線LIO2a、LIO2b及びLIO2gが設けられ、1次増幅回路列ST3にはローカル入出力線LIO3a、LIO3b及びLIO3gが設けられ、1次増幅回路列ST4にはローカル入出力線LIO4a、LIO4b及びLIO4gが設けられ、1次増幅回路列ST5にはローカル入出力線LIO5a、LIO5b及びLIO5gが設けられている。
上述したように、図1に示すように、各ローカル入出力線LIOを1次増幅回路列(ST)方向において、上下方向にグループA及びBに分割することにより、従来の半導体記憶装置と比較して、1回のデータ入出力動作で使用可能なローカル入出力線LIOの本数を実質的に増加させることがきる。
また、上述した構成により、ローカル入出力線の長さはグループ間にて2つに分割されているため、Yスイッチの出力の付加容量が減少して、従来に比較して容量が小さくなり動作を高速化することができる。
例えば、グループAにおいて、LIOバイパス配線8−1aによって、1次増幅回路列ST1におけるローカル入出力線LIO1bと1次増幅回路列ST3のローカル入出力線LIO3gとが接続されている。同様に、LIOバイパス配線8−2aによって、1次増幅回路列ST2におけるローカル入出力線LIO2bと1次増幅回路列ST4のローカル入出力線LIO4gとが接続されている。また、LIOバイパス配線8−3aによって、1次増幅回路列ST3におけるローカル入出力線LIO3aと1次増幅回路列ST1のローカル入出力線LIO1gとが接続されている。また、LIOバイパス配線8−4aによって、1次増幅回路列ST4におけるローカル入出力線LIO4aと1次増幅回路列ST2のローカル入出力線LIO2gとが接続されている。
また、グループA及びグループBにおいても、上述した関係は一例であり、それぞれLIOバイパス配線によって接続する上記1次増幅回路(SA)と2次増幅回路(DA/WA)とは、もっと離れた場所に位置する回路同士であっても良い。
例えば、2次増幅回路DA/WA1には、自身と同一列に配置された1次増幅回路SA1aに接続されたローカル入出力線LIO1aと、1次増幅回路SA3aからローカル入出力線LIO3a及びLIOバイパス配線8−3aを介してデータが入力されるローカル入出力線LIO1gとが接続される。
ここで、ローカル入出力線LIO1g、LIO2g、LIO3g、LIO4g、LIO1h、LIO2h、LIO3h、LIO4hは、それぞれLIOバイパス配線から延在するローカル入出力線である。
また、本実施例では、横方向に配列した1行のサブワードドライバ回路行(SWD行)に対して、すなわちグループAにメイン入出力線MIO1〜MIO4の4本が配置され、グループBにメイン入出力線MIO5〜MIO8の4本が配置されている。
LIO切替回路6−1aは、すでに述べたように、同一の2次増幅回路DA/WA1に接続された2本のローカル入出力線LIO1a及びLIO1gのいずれか1本を選択し、2次増幅回路DA/WA1によって増幅されるデータを入力するローカル入出力線を切り替える回路である。
ローカル入出力線LIO1gT、LIO1gB各々は、1次増幅回路群SA3aのローカル入出力線LIO3aT、LIO3aBそれぞれに対応している。また、LIOバイパス配線8−3aも相補的な配線であるLIOバイパス配線8−3aT及び8−3aBから構成されている。LIOバイパス配線8−3aT、8−3aBは、1次増幅回路群SA1aのローカル入出力線LIO1gT、LIO1gBそれぞれに対応している。
上記ローカル入出力線LIO1aT、LIO1aB各々は相補的な関係にあり、同様に、上記ローカル入出力線LIO1gT、LIO1gBも相補的な関係にあり、上記ローカル入出力線LIO3gT、LIO3gB各々の相補的な関係にある。
例えば、上述したように、図5のローカル入出力線LIO1aは、相補的な関係にあるローカル入出力線LIO1aT及びLIO1aBから構成されている。他のローカル入出力線LIO1b〜LIO4hも同様に、相補的な2本のローカル入出力線から構成されている。
また、ローカル入出力線LIO3aTとローカル入出力線LIO1aTとはLIOバイパス配線8−3aTを介して接続され、ローカル入出力線LIO3aBとローカル入出力線LIO1aBとはLIOバイパス配線8−3aBを介して接続されている。他のローカル入出力線とLIOバイパス配線との接続関係も、ぞれぞれ相補的に対応する配線毎に接続される構成は同様である。
LIOプリチャージ回路100は、ローカル入出力線LIO1aT及びLIO1aBをプリチャージする。また、ローカル入出力線LIO3aT及びLIO3aBのプリチャージ回路は2次増幅回路DA/WA3に設けられている。
ここで、切替スイッチ回路SWCTは、入力されるローカル入出力線LIO1aT及びLIO1gTのデータのいずれを2次増幅回路DA/WA1に入力するか、すなわち接続させるかを選択する。
また、切替スイッチ回路SWCBは、入力されるローカル入出力線LIO1aB及びLIO1gBのデータのいずれを2次増幅回路DA/WA1に接続させるか、すなわち接続させるかを選択する。
例えば、上記切替制御回路は、メモリセルマット列MT1が選択されると、トランスファーゲートTGT1及びTGB1をオン状態とし、トランスファーゲートTGT2及びTGB2がオフ状態とするLIO切替信号を生成し、一方、メモリセルマット列MT3が選択されると、トランスファーゲートTGT1及びTGB1をオフ状態とし、トランスファーゲートTGT2及びTGB2をオン状態とするLIO切替信号を生成する。
従って、LIO切替回路6は、外部から入力されるロウアドレスに応じて、同一の2次増幅回路(DA/WA)に接続された2本のローカル入出力線のうちいずれか1本を選択し、データ読み出し回路101またはデータ書き込み回路102によって増幅するデータの入力先を切り替える。
まず、外部から入力されたロウアドレスに基づいて、図示しないXデコーダ(XDEC)によって、ローカル入出力線(LIO)が延在する方向(縦方向)にメモリセルマットが配置して構成されたメモリセルマット列(MT)の複数の列における1つが活性状態となり、残りのメモリセルマット列は不活性状態となる。
活性状態とされたメモリセルマット列MT1からは、該メモリセルマット列(MT)中のメモリセルと対応する1次増幅回路(SA)とを接続するビット線を介して、それぞれのメモリセルに保持されているデータが対応する1次増幅回路列ST1、ST2のそれぞれの1次増幅回路に出力され、1次増幅回路列ST1、ST2が活性化される。
この際、メモリセルマット列MT1の左右に接する両方の1次増幅回路列(ST)にデータが出力される。(ここまでは、従来例の図6の構成の半導体記憶装置の動作と同様である)。
本実施形態においては、メモリセルマット列MT1におけるメモリセルマットMat1a及びメモリセルマットMat1cから、各々4つのセルのデータ(計8個のメモリセルのデータ、すなわち8ビットのデータ)が、各々左右にそれぞて2ビットずつ出力される。
すなわち、メモリセルマットMat1aから1次増幅回路列ST1の1次増幅回路群SA1a中の一次増幅回路に出力された2つのデータのうち、一方のデータがローカル入出力線LIO1aを介して、1次増幅回路列ST1における2次増幅回路DA/WA1に入力される。
そして、2次増幅回路DA/WA1において、すでに説明したLIO切替回路6−1aにより選択されたローカル入出力線LIO1aから入力されるデータがデータ読み出し回路101により増幅され、メイン入出力線MIO1を介し、半導体装置外部に出力する。
ここで、上記切替制御回路は、LIO切替回路6−1aに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオン状態とし、トランスファーゲートTGT2及びTGB2がオフ状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA3において、LIO切替回路6−3aにより選択されたローカル入出力線LIO3gから入力されるデータがデータ読み出し回路101により増幅され、メイン入出力線MIO3を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−3aに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオフ状態とし、トランスファーゲートTGT2及びTGB2をオン状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA2において、LIO切替回路6−2aにより選択されたローカル入出力線LIO2aを介して入力されるデータがデータ読み出し回路101により増幅され、メイン入出力線MIO2を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−2aに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオン状態とし、トランスファーゲートTGT2及びTGB2をオフ状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA4において、すでに説明したLIO切替回路6−4aにより選択され、データ読み出し回路101により選択されたローカル入出力線LIO4gを介して入力されるデータを増幅し、メイン入出力線MIO4を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−3aに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオフ状態とし、トランスファーゲートTGT2及びTGB2をオン状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA5において、LIO切替回路6−1cにより選択されたローカル入出力線LIO1cを介して入力されるデータがデータ読み出し回路101により増幅され、メイン入出力線MIO5を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−1cに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオン状態とし、トランスファーゲートTGT2及びTGB2をオフ状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA7において、LIO切替回路6−3cにより選択され、データ読み出し回路101により選択されたローカル入出力線LIO3hを介して入力されるデータを増幅し、メイン入出力線MIO7を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−3cに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオフ状態とし、トランスファーゲートTGT2及びTGB2をオン状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA6において、LIO切替回路6−2cにより選択されたローカル入出力線LIO2cを介して入力されるデータがデータ読み出し回路101により増幅され、メイン入出力線MIO6を介して半導体装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−2cに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオン状態とし、トランスファーゲートTGT2及びTGB2をオフ状態とするLIO切替信号を生成する。
そして、2次増幅回路DA/WA8において、LIO切替回路6−4cにより選択され、データ読み出し回路101により選択されたローカル入出力線LIO4hを介して入力されるデータを増幅し、メイン入出力線MIO8を介して半導体記憶装置外部に出力される。
ここで、上記切替制御回路は、LIO切替回路6−4cに対して、メモリセルマット列MT1が選択されているため、トランスファーゲートTGT1及びTGB1をオフ状態とし、トランスファーゲートTGT2及びTGB2をオン状態とするLIO切替信号を生成する。
このように、本実施形態の半導体記憶装置は、1回のデータ出力動作で8ビットのデータを外部に出力することができる。
構成として、選択されたメモリセルマット列に隣接していない1次増幅回路列(ST)中に配置されているために、従来、非活性として用いていなかった2次増幅回路(DA/WA)を、活性化した1次増幅回路列(ST)からLIOバイパス配線を用いてデータを入力することによって、非活性としていた2次増幅回路(DA/WA)を活性化させることにより実現している。
このような構成としたことにより、本実施形態は、同時に出力するデータ数を増加させる場合、従来のように、新たにメモリセルマトリックスの分割数を増やし、新たに2次増幅回路(DA/WA)を追加することなく、容易にメイン入出力線の本数を増加することが可能となる。
ただし、図1に示した半導体記憶装置においては、メモリセルマットMat1bにおけるメモリセルからデータを出力する場合、ローカル入出力線LIO1a、LIO1bまたはローカル入出力線LIO1c、LIO1dが用いられることとなる。
この際、メモリセルマットMat1bにおけるメモリセルからのデータと、メモリセルマットMat1aまたはMat1cにおけるメモリセルからのデータとが、ローカル入出力線上で衝突しないようにする必要がある。
すなわち、本実施形態においては、グループA及びBに分割し、これに対応してローカル入出力線もグループA及びBの間で分離している。
このため、ローカル入出力線LIO1aに対し、1次増幅回路群SA1b中の所定の1次増幅回路を接続する場合、ローカル入出力線LIO1aに対し、1次増幅回路群SA1a中の所定の1次増幅回路が接続されていると、ローカル入出力線LIO1aにおいて2つのメモリセルからのデータが衝突することになる。
このため、1次増幅回路群SA1b内の1次増幅回路と各ローカル入出力線との接続を制御するYスイッチにおいて、1次増幅回路群SA1bに対して、所定のカラムアドレスを用いて、1次増幅回路群SA1bの出力を1/2単位にて制御するように構成する。このとき、グループA及びBに分割されたローカル入出力線LIO1aとLIO1cとの間、またローカル入出力線LIO1bとLIO1dとにそれぞれ、1/2とした1次増幅回路群SA1bの出力信号が独立に出力されるように、Yスイッチも分割されたローカル入出力線に対応して動作するよう、所定のカラムアドレスでグループ分けして、それぞれのグループにYスイッチを設けて、対応するローカル入出力線に出力する構成とする。他の、1次増幅回路群SA2b、SA3b、SA4b、SA5bも同様である。
図3は本発明の第2の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図1に示す第1の実施形態による半導体記憶装置と同一の部分には同一の符号を付し、その説明を省略する。
図3に示すように、本実施形態においては、LIOバイパス配線8−1a及び8−2aをメモリセル領域上で交差させ、同様に、LIOバイパス配線8−3a及び8−4aをメモリセル領域上で交差させ、LIOバイパス配線8−1c及び8−2cをメモリセル領域上で交差させ、LIOバイパス配線8−3c及び8−4cをメモリセル領域上で交差させる。
このような構成とすることにより、第2の実施形態による半導体記憶装置は、第1の実施形態による半導体記憶装置の効果に加え、LIOバイパス配線に隣接して配線される他の信号線との配線間容量の影響の偏りを減少させ、各LIOバイパス配線間の容量を同様とする効果を有する。
図4は本発明の第2の実施形態による半導体記憶装置の構成例を示すブロック図である。
この図において、図1に示す第1の実施形態による半導体記憶装置と同一の部分には同一の符号を付し、その説明を省略する。
図4に示すように、本実施形態においては、Yデコーダ内にメモリセルマトリックス内の2次増幅回路(DA/WA)と同一構成の2次増幅回路(DA/WA)として、2次増幅回路DA/WA11及びDA/WA12を配置している。
すなわち、メモリセル領域の端部に位置したメモリマット列MT4に隣接する1次増幅回路列ST4及びST5において、1次増幅回路列ST5とLIOバイパス配線にて接続する異なる他の1次増幅回路列(ST)がメモリセルマトリックス上に存在していない。
また、2次増幅回路DA/WA11、DA/WA12は、常にローカル入出力線LIO6g、ローカル入出力線LIO6hそれぞれからの入力を増幅する構成となっている。
このような構成とすることにより、第3の実施形態による半導体記憶装置は、第1の実施形態による半導体記憶装置の効果に加え、メモリセルマトリックス上にて隣接しない他の1次増幅回路列(ST)がなく、増加させた出力データを増幅するための2次増幅回路(DA/WA)が存在しないローカル入出力線(LIO)についても、対応する2次増幅回路(DA/WA)を設定することが可能となる。
101…データ読み出し回路
102…データ書き込み回路
6−1a,6−1c,6−2a,6−2c,6−3a,6−3c,6−4a,6−4c,6−5a,6−5c…LIO切替回路
8−1a,8−2a,8−3a,8−4a,8−5a,8−1c,8−2c,8−3c,8−4c,8−5c,8−3aT,8−3aB…LIOバイパス配線
DA/WA1,DA/WA2,DA/WA3,DA/WA4,DA/WA5,DA/WA6,DA/WA7,DA/WA8,DA/WA9,DA/WA10…2次増幅回路
Mat1a,Mat1b,Mat1c,Mat2a,Mat2b,Mat2c,Mat3a,Mat3b,Mat3c,Mat4a,Mat4b,Mat4c…メモリセルマット
MIO1,MIO2,MIO3,MIO4,MIO5,MIO6,MIO7,MIO8,MIO…メイン入出力線
MT1,MT2,MT3,MT4…メモリセルマット列
LIO1a,LIO1b,LIO1c,LIO1d,LIO1g,LIO1h,LIO2a,LIO2b,LIO2c,LIO2d,LIO2g,LIO2h,LIO3a,LIO3b,LIO3c,LIO3d,LIO3g,LIO3h,LIO4a,LIO4b,LIO4c,LIO4d,LIO4g,LIO4h,LIO5a,LIO5b,LIO5c,LIO5d,LIO5g,LIO5h,LIO6g,LIO6h,LIO1aT,LIO1aB,LIO2aT,LIO2aB,LIO3aT,LIO3aB,LIO1gT,LIO1gB,LIO3gT,LIO3gB、LIO…ローカル入出力線
SA1a,SA1b,SA1c,SA2a,SA2b,SA2c,SA3a,SA3b,SA3c,SA4a,SA4b,SA4c,SA5a,SA5b,SA5c…1次増幅回路群
ST1、ST2,ST3,ST4,ST5…1次増幅回路列
SWD…サブワードドライバ回路
SWCB,SWCT…切替スイッチ回路
TGT1,TGT2,TGB1,TGB2…トランスファーゲート
Claims (17)
- 半導体記憶装置において、
第1および第2のメモリマットを含む複数のメモリマットと、
それぞれ、複数の第1の増幅回路のうちの対応する1つを介して前記第1のメモリマットと接続されている第1および第2のローカル入出力線と、
前記第1および前記第2のローカル入出力線と異なる第3および第4のローカル入出力線であって、前記第3および前記第4のローカル入出力線それぞれが複数の第2の増幅回路のうちの対応する1つを介して前記第2のメモリマットと接続されている第3および第4のローカル入出力線と、
前記第1のローカル入出力線と、第1のメイン入出力線と、の間に接続されている第3の増幅回路と、及び、
前記第3のローカル入出力線と、前記第1のメイン入出力線と異なる第2のメイン入出力線と、の間に接続されている第4の増幅回路と
を有し、
前記第1のメモリマット及び前記第2のメモリマットが、第1のメモリセルマット列及び第2のメモリセルマット列のそれぞれに含まれ、
前記第1の増幅回路と前記第3の増幅回路とは、第1の増幅回路列に含まれ、且つ両者は隣接し、
前記第2の増幅回路と前記第4の増幅回路とは、第2の増幅回路列に含まれ、且つ両者は隣接し、
前記第1のメモリセルマット列が、前記第1の増幅回路列に隣接しており、前記第2の増幅回路列に隣接しておらず、
更に、前記半導体記憶装置が、
前記第2のローカル入出力線と、前記第3のローカル入出力線と、の間に接続され、前記第1のメモリマットが活性化されかつ前記第2のメモリマットが活性化されない場合に、前記第2のローカル入出力線を前記第4の増幅回路に接続する第1のスイッチを有する半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記第2のメモリセルマット列が、前記第2の増幅回路列に隣接しており、前記第1の増幅回路列に隣接しておらず、
さらに、前記第1のローカル入出力線と、前記第4のローカル入出力線と、の間に接続され、前記第2のメモリマットが活性化されかつ前記第1のメモリマットが活性化されない場合に、前記第4のローカル入出力線を前記第3の増幅回路に接続する第2のスイッチを有する、半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記第1、前記第2、前記第3、および、前記第4のローカル入出力線は、第1の方向に沿って延びており、前記第1および前記第2のメイン入出力線は、前記第1の方向と実質的に直交する第2の方向に沿って延びている、半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1のメモリマットと前記第2のメモリマットは、前記第2の方向に沿って配置されている、半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1のメモリマットと前記第1の増幅回路は、前記第2の方向に沿って配置されており、前記第2のメモリマットと前記第2の増幅回路は、前記第2の方向に沿って配置されている、半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1の増幅回路と前記第3の増幅回路は、前記第1の方向に沿って配置されており、前記第2の増幅回路と前記第4の増幅回路は、前記第1の方向に沿って配置されている、半導体記憶装置。 - 請求項3に記載の半導体記憶装置であって、
前記第1および前記第2のメモリマットならびに前記第1および前記第2増幅回路は、前記第2の方向に沿って一列に配置されている、半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
さらに、複数の第5の増幅回路のうちの対応する1つを介して前記第1のメモリマットおよび前記第2のメモリマットと接続された第5および第6のローカル入出力線を有し、
前記第1および前記第2のメモリマットの1つが活性化された場合に、前記複数の第5の増幅回路は活性化される、半導体記憶装置。 - 請求項1に記載の半導体記憶装置であって、
前記第4の増幅回路は、少なくとも前記第1のメモリマットが活性化されるとそれに応じて活性化される、半導体記憶装置。 - 半導体記憶装置の制御方法であって、
第1のメモリマットを、前記第1のメモリマットと異なる第2のメモリマットを活性化させることなしに、活性化させるステップと、
前記第1のメモリマットに対応させて配された第1の増幅回路を活性化させるステップと、
前記第1の増幅回路に対応させて配された第2の増幅回路を活性化させ、所定数の前記第1のメモリマットからのデータのうちの1つまたは複数を増幅するステップと、
前記第2のメモリマットに対応させて配された第3の増幅回路に対応させて配された第4の増幅回路を活性化させるステップであって、前記第4の増幅回路が前記所定数の前記第1のメモリマットからのデータのうちの残りの1つまたは複数を増幅する、前記第4の増幅回路を活性化させるステップと、を有し、
前記第1のメモリマット及び前記第2のメモリマットが、第1のメモリセルマット列及び第2のメモリセルマット列のそれぞれに含まれ、
前記第1の増幅回路と前記第2の増幅回路とは、第1の増幅回路列に含まれ、且つ両者は隣接し、
前記第3の増幅回路と前記第4の増幅回路とは、第2の増幅回路列に含まれ、且つ両者は隣接し、
前記第1のメモリセルマット列が、前記第1の増幅回路列に隣接しており、前記第2の増幅回路列に隣接していない
制御方法。 - 請求項10に記載の制御方法であって、
前記第4の増幅回路を活性化させるステップは、前記第3の増幅回路を活性化させることなしに、実行される、制御方法。 - 請求項10に記載の制御方法であって、
前記第1の増幅回路を活性化させるステップは、前記所定数の前記第1のメモリマットからのデータを増幅するステップを含む、制御方法。 - デバイスにおいて、
第1の方向に沿って一列に配置された第1、第2、および、第3の領域であって、前記第1、前記第2、および、前記第3の領域はそれぞれ、前記第1の方向と直交する第2の方向に沿って配置された第1および第2の部分を含み、前記第1、前記第2、および、前記第3の領域それぞれの前記第1の部分は、複数のセンス増幅回路を含み、前記第1、前記第2、および、前記第3の領域それぞれの前記第2の部分は、データ増幅回路を含む、前記第1、第2、および、第3の領域と、
前記第1の領域と、前記第2の領域と、の間に配置され、前記第1の領域の前記第1の部分と、前記第2の領域の前記第1の部分と、にサンドイッチされた第3の部分を含み、前記第1の領域の前記第2の部分と、前記第2の領域の前記第2の部分と、にサンドイッチされた第4の部分を含み、さらに、前記第3の部分に配された複数の第1のメモリセルと、前記第4の部分に配された複数の第1のドライバ回路と、を含む、第4の領域であって、前記第1のメモリセルそれぞれが、前記第1および前記第2の領域のうちの一方の前記第1の部分の前記センス増幅回路の対応する1つと接続されており、前記複数の第1のドライバ回路のそれぞれが、前記第1のメモリセルの対応する複数と接続されている、前記第4の領域と、を有し、
前記第1の領域の前記第1の部分の前記センス増幅回路のうちの1つまたは複数は、前記第1の領域の前記第2の部分の前記データ増幅回路と接続されており、前記第1の領域の前記第1の部分の前記センス増幅回路の残りの1つまたは複数は、前記第3の領域の前記第2の部分の前記データ増幅回路と接続されており、
さらに前記デバイスは、一端において前記第1の領域の前記第1の部分の前記センス増幅回路のうちの前記残りの1つまたは複数と共通に接続されており、他端において前記第3の領域の前記第2の部分の前記データ増幅回路と接続されている第1の切替回路であって、前記第4の領域の前記第3の部分に配された複数の第1のメモリセルが、対応する複数の第1のドライバ回路により活性化され、且つ、前記第3の領域の前記第2の部分の前記データ増幅回路が不活性である場合に、前記一端と前記他端とを導通する、第1の切替回路を有する、デバイス。 - 請求項13に記載のデバイスであって、
前記第1の切替回路は、前記第3の領域の前記第2の部分に配置されている、デバイス。 - 請求項13に記載のデバイスであって、
さらに、前記第2の領域と、前記第3の領域と、の間に配置され、前記第2の領域の前記第1の部分と、前記第3の領域の前記第1の部分と、にサンドイッチされた第5の部分を含み、前記第2の領域の前記第2の部分と、前記第3の領域の前記第2の部分と、にサンドイッチされた第6の部分を含み、さらに、前記第5の部分に配された複数の第2のメモリセルと、前記第6の部分に配された複数の第2のドライバ回路と、を含む、第5の領域であって、前記第2のメモリセルそれぞれが、前記第2および前記第3の領域のうちの一方の前記第1の部分の前記センス増幅回路の対応する1つと接続され、前記第2のドライバ回路のそれぞれが、前記第2のメモリセルの対応する複数と接続されている、前記第5の領域を有する、デバイス。 - 請求項13に記載のデバイスであって、
前記第3の領域の前記第1の部分の前記センス増幅回路の1つまたは複数は、前記第3の領域の前記第2の部分の前記データ増幅回路と接続されており、前記第3の領域の前記第1の部分のセンス増幅回路の残りの1つまたは複数は、前記第1の領域の前記第2の部分の前記データ増幅回路と接続されている、デバイス。 - 請求項13に記載のデバイスであって、
さらに、前記第1の方向に沿って延びている複数の第1の入出力線であって、前記第1の入出力線のそれぞれが、前記第1、前記第2、および、前記第3の領域の前記第2の部分の前記データ増幅回路の対応する1つと接続されている、デバイス。
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