JPH10326496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 少ない数のヒューズにより、効率よく不良ア
ドレスの記憶とその比較とを可能にすること、動作速度
を犠牲にすることなく上記の欠陥救済を可能にした半導
体記憶装を提供する。 【解決手段】 複数のワード線及び予備のワード線及び
それと交差するように配置された複数のビット線及び予
備のビット線との交点に設けられた複数のメモリセルか
らなるメモリマットを備えた半導体記憶装置において、
不良ワード線又は不良ビット線を指示するアドレスに対
してエンコードされた記憶情報に従って切断される複数
からなるヒューズ手段を用い、それに対応した相補信号
によりゲート手段を制御して、それぞれに対応したワー
ド線又はビット線を選択する選択信号を伝達して一致／
不一致信号を形成するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、主としてダイナミック型ＲＡＭ（ランダム・ア
クセス・メモリ）における欠陥救済技術に利用して有効
な技術に関するものである。

【０００２】

【従来の技術】６４Ｍビットや２５６Ｍビットのような
大記憶容量化に図ったダイナミック型ＲＡＭに関して
は、日経マグロウヒル社１９９５年７月３１日発行「日
経エレクトロニクス」No.641、pp.99-214 がある。

【０００３】

【発明が解決しようとする課題】６４Ｍビットや２５６
ビットのような大記憶容量化を図った半導体記憶装置で
は、もはや不良ビットが零であるというチップを形成す
ることが不可能となり、不良ワード線や不良ビット線を
予備のワード線やビット線に切り換えるという冗長回路
を設けることが不可欠となる。この場合、ヒューズを用
いて不良アドレスを記憶させるものであるが、従来のよ
うにトルー（True) とバー(Bar) とからなる相補のアド
レス信号に対して一対一に対応させてヒューズを設け
て、一方を切断して不良アドレスを記憶せるという構成
をとると、膨大な数のヒューズが必要となってチップサ
イズを大型化してしまう。このチップサイズの大型化を
避けるためにヒューズの数を制限すると、救済効率が犠
牲になってしまうという問題が生じる。

【０００４】この発明の目的は、少ない数のヒューズに
より、効率よく不良アドレスの記憶とその比較とを可能
にした欠陥救済回路を備えてなる半導体記憶装置を提供
することにある。この発明の他の目的は、動作速度を犠
牲にすることなく、少ない数のヒューズにより効率よく
不良アドレスの記憶と比較とを可能にした欠陥救済回路
を備えてなる半導体記憶装置をを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線及び予備の
ワード線及びそれと交差するように配置された複数のビ
ット線及び予備のビット線との交点に設けられた複数の
メモリセルからなるメモリマットを備えた半導体記憶装
置において、不良ワード線又は不良ビット線を指示する
アドレスに対してエンコードされた記憶情報に従って切
断される複数からなるヒューズ手段を用い、それに対応
した相補信号によりゲート手段を制御して、それぞれに
対応したワード線又はビット線を選択する選択信号を伝
達して一致／不一致信号を形成するようにする。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の概略ブロック図が示されている。
特に制限されないが、この実施例の半導体記憶装置は、
ＳＤＲＡＭ（シンクロナスＤＲＡＭ）に向けられてお
り、公知の半導体集積回路の製造技術によって単結晶シ
リコンのような１つの半導体基板上に形成される。

【０００７】この実施例のＳＤＲＡＭは、メモリバンク
（Bank）０〜メモリバンク３を構成するメモリセルアレ
イＭＡＲＹを４組（×４）を備えている。上記メモリセ
ルアイレＭＡＲＹは、マトリクス配置されたダイナミッ
ク型メモリセルを備えており、図に従えば縦方向に配置
されたメモリセルの選択端子は各列毎のワード線（図示
せず）に結合され、横方向の同一行に配置されたメモリ
セルのデータ入出力端子は行毎に相補ビット線に結合さ
れる。

【０００８】メモリセルアレイＭＡＲＹの図示しないワ
ード線は、ＸデコーダＸＤによるＸアドレス信号のデコ
ード結果、図示しないロウ系タイミング信号に従ってワ
ードドライバＷＤにより実質的に１本が選択レベルに駆
動される。メモリセルアレイＭＡＲＹの図示しない相補
ビット線はセンスアンプＳＡに結合される。センスアン
プＳＡには、後述するようにカラム選択回路が設けられ
ており、ワード線選択によるメモリセルからのデータ読
み出しによって夫々の相補ビット線に現れる微小電位差
をセンスアンプにより検出して増幅し、それにおけるカ
ラムスイッチ回路は、相補ビット線を各別に選択して相
補共通入出力線に導通させる。カラムスイッチ回路はＹ
デコーダＹＤＥＣによるカラムアドレス信号のデコード
結果に従って選択動作される。上記４組からなるメモリ
セルアレイＭＡＲＹに対して、それぞれに上記のような
ＸデコーダＸＤ及びワードドライバＷＤと、Ｙデコーダ
ＹＤＥＣが設けられるものである。

【０００９】上記素子共通入出力線は、データ出力制御
回路ＤＯＣの入力と、書き込み制御回路ＷＣＣの出力端
子に接続される。上記データ出力制御回路ＤＯＣの出力
信号は、データ出力バッファＤＯＢを通して図示しない
外部端子へ出力される。図示しない外部端子から入力さ
れた書き込み信号は、データ入力バッファＤＩＢの入力
端子に供給され、このデータ入力バッファＤＩＢの出力
信号が上記書き込み制御回路ＷＣＣの入力端子に供給さ
れる。特に制限されないが、上記読み出し信号を送出さ
せる外部端子と書き込み信号が入力される外部端子と
は、共通化されており、例えば、１６ビットのような複
数ビットの単位での入出力が行われる。

【００１０】図示しないアドレス入力端子から供給され
たアドレス信号は、ロウアドレスバッファ回路ＲＡＤＢ
とカラムアドレスバッファＣＡＤＢにアドレスマルチプ
レクス形式で取り込まれる。供給されたアドレス信号は
それぞれのアドレスバッファＲＡＤＢとＣＡＤＢが保持
する。例えば、ロウアドレスバッファＲＡＤＢとカラム
アドレスバッファＣＡＤＢは、１つのメモリサイクル期
間にわたって上記取り込まれたアドレス信号をそれぞれ
保持する。

【００１１】上記ロウアドレスバッファＲＡＤＢはリフ
レッシュ動作モードにおいてはリフレッシュ制御回路Ｒ
ＦＣから出力されるリフレッシュアドレス信号をロウア
ドレス信号として取り込む。この実施例では、特に制限
されないが、クロック発生回路ＣＫＧを介して上記リフ
レッシュアドレス信号をロウアドレス信号として取り込
むようにされている。カラムアドレスバッファＣＡＤＢ
に取り込まれたアドレス信号は、制御回路ＣＯＮＴに含
まれるカラムアドレスカウンタにプリセットデータとし
て供給される。上記カラムアドレスカウンタは後述のコ
マンドなどで指定される動作モードに応じて、上記プリ
セットデータとしてのカラムアドレス信号、又はそのカ
ラムアドレス信号を順次インクリメントした値を、Ｙデ
コーダＹＤＥＣに向けて出力する。

【００１２】制御回路ＣＯＮＴは、特に制限されなが、
クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、
チップセレクト信号／ＣＳ、カラムアドレスストローブ
信号／ＣＡＳ（記号／はこれが付された信号がロウイネ
ーブルの信号であることを意味する）、ロウアドレスス
トローブ信号／ＲＡＳ、ライトイネーブル信号／ＷＥ、
データ入出力マスクコントロール信号ＤＱＭなどの外部
制御信号と、メモリバンクに対応されたアドレス信号と
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード等の各種制御信
号とそれに対応した各種タイミング信号を形成し、その
ためのコントロールロジックとモードレジスタを備え
る。上記チップセレクト信号／ＣＳがハイレベルのとき
（チップ非選択状態）やその他の入力は意味を持たな
い。但し、後述するメモリバンクの選択状態やバースト
動作などの内部動作はチップ非選択状態への変化によっ
て影響されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号
は通常のＤＲＡＭにおける対応信号とは機能が相違さ
れ、後述するコマンドサイクルを定義するときに有意の
信号とされる。

【００１３】クロック信号ＣＬＫは、ＳＤＲＡＭのマス
タクロックとされ、その他の外部入力信号は当該内部ク
ロック信号の立ち上がりエッジに同期して有意とされ
る。チップセレクト信号／ＣＳはそのロウレベルによっ
てコマンド入力サイクルの開始を指示する。クロック発
生回路ＣＫＧは、外部端子から供給されたクロック信号
に同期した内部クロック信号を発生させるものであり、
ＰＬＬ回路やＤＬＬ回路あるいは外部端子から供給され
たクロック信号を２周期遅延させて同期化させるような
同期化回路から構成される。

【００１４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。さらに、リードモードにおいて、データ出力
バッファＤＯＢに対するアウトプットイネーブルの制御
を行う外部制御信号ＤＱＭも制御回路ＣＯＮＴに供給さ
れ、その信号ＤＱＭが例えばハイレベルのときにはデー
タ出力バッファＤＯＢは高出力インピーダンス状態にさ
れる。テスト回路ＴＳＴＣは、テストモードが指定され
たときに活性化れて、一括書き込みや一括読み出し比較
判定等のテスト動作を行う。

【００１５】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるアドレス信号のレベルによって
定義される。最上位の２ビットの入力は、上記ロウアド
レスストローブ・バンクアクティブコマンドサイクルに
おいてバンク選択信号とみなされる。即ち、上記２ビッ
トの組み合わせにより、上記４つのメモリバンク０〜３
の中の１つが選択される。メモリバンクの選択制御は、
特に制限されないが、選択メモリバンク側のロウデコー
ダのみの活性化、非選択メモリバンク側のカラムスイッ
チ回路の全非選択、選択メモリバンク側のみのデータ入
力バッファＤＩＢ及びデータ出力バッファＤＯＢへの接
続などの処理によって行うことができる。

【００１６】後述のプリチャージコマンドサイクルにお
ける特定のアドレス信号の入力は相補ビット線などに対
するプリチャージ動作の態様を指示し、そのハイレベル
はプリチャージの対象が双方のメモリバンクであること
を指示し、そのロウレベルは、上記メモリバンクを指定
するアドレス信号で指示されている１つのメモリバンク
がプリチャージの対象であることを指示する。上記カラ
ムアドレス信号は、クロック信号ＣＬＫ（内部クロッ
ク）の立ち上がりエッジに同期するリード又はライトコ
マンド（後述のカラムアドレス・リードコマンド、カラ
ムアドレス・ライトコマンド）サイクルにおけるアドレ
ス信号のレベルによって定義される。そして、この様に
して定義されたカラムアドレスはバーストアクセスのス
タートアドレスとされる。

【００１７】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） モードレジスタをセットするためのコマンドであり、／
ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベルによっ
て当該コマンド指定され、セットすべきデータ（レジス
タセットデータ）はアドレス端子を介して与えられる。
レジスタセットデータは、特に制限されないが、バース
トレングス、ＣＡＳレイテンシイ、ライトモードなどと
される。特に制限されないが、設定可能なバーストレン
グスは、１，２，４，８，フルページとされ、設定可能
なＣＡＳレイテンシイは１，２，３とされ、設定可能な
ライトモードは、バーストライトとシングルライトとさ
れる。

【００１８】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりからデータ出力バッフ
ァＤＯＢの出力動作までに内部クロック信号の何サイク
ル分を費やすかを指示するものである。読出しデータが
確定するまでにはデータ読出しのための内部動作時間が
必要とされ、それを内部クロック信号の使用周波数に応
じて設定するためのものである。換言すれば、周波数の
高い内部クロック信号を用いる場合にはＣＡＳレイテン
シイを相対的に大きな値に設定し、周波数の低い内部ク
ロック信号を用いる場合にはＣＡＳレイテンシイを相対
的に小さな値に設定する。特に制限されないが、後述す
るような画像処理動作において、必要ならばワード線の
切り換え時間を確保するためにＣＡＳレイテンシイを大
きな値に設定するよう用いるようにできる。

【００１９】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とアドレス信号
によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このとき最上位の２ビ
ットを除くアドレス端子に供給されるアドレスがロウア
ドレス信号として、上記最上位の２ビットのアドレス端
子に供給される信号がメモリバンクの選択信号として取
り込まれる。取り込み動作は上述のように内部クロック
信号の立ち上がりエッジに同期して行われる。例えば、
当該コマンドが指定されると、それによって指定される
メモリバンクにおけるワード線が選択され、当該ワード
線に接続されたメモリセルがそれぞれ対応する相補ビッ
ト線に導通される。

【００２０】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＹアドレスに割り当てられた所定のア
ドレス端子から入力されたアドレス信号に供給されるカ
ラムアドレスがカラムアドレス信号として取り込まれ
る。これによって取り込まれたカラムアドレス信号はバ
ーストスタートアドレスとしてカラムアドレスカウンタ
に供給される。これによって指示されたバーストリード
動作においては、その前にロウアドレスストローブ・バ
ンクアクティブコマンドサイクルでメモリバンクとそれ
におけるワード線の選択が行われており、当該選択ワー
ド線のメモリセルは、内部クロック信号に同期してカラ
ムアドレスカウンタから出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、データ出力バッファＤＯＢから
のデータ読出し開始は上記ＣＡＳレイテンシイで規定さ
れる内部クロック信号のサイクル数を待って行われる。

【００２１】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、／ＣＳ，／ＣＡ
Ｓ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレベルによっ
て指示され、このとき上記Ｙアドレスに割り当てられた
アドレス信号がカラムアドレス信号として取り込まれ
る。これによって取り込まれたカラムアドレス信号はバ
ーストライトにおいてはバーストスタートアドレスとし
てカラムアドレスカウンタに供給される。これによって
指示されたバーストライト動作の手順もバーストリード
動作と同様に行われる。但し、ライト動作にはＣＡＳレ
イテンシイはなく、ライトデータの取り込みは当該カラ
ムアドレス・ライトコマンドサイクルから開始される。

【００２２】（５）プリチャージコマンド（Ｐｒ） これは、Ａ１０，Ａ１１によって選択されたメモリバン
クに対するプリチャージ動作の開始コマンドとされ、／
ＣＳ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイ
レベルによって指示される。

【００２３】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００２４】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００２５】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００２６】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。

【００２７】したがって、データ入出力端子においてデ
ータが衝突しない限り、処理が終了していないコマンド
実行中に、当該実行中のコマンドが処理対象とするメモ
リバンクとは異なるメモリバンクに対するプリチャージ
コマンド、ロウアドレスストローブ・バンクアクティブ
コマンドを発行して、内部動作を予め開始させることが
可能である。

【００２８】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタで順次カラ
ム系の選択状態を切り換えていって複数個のデータを連
続的にリード又はライトできることが理解されよう。

【００２９】この実施例では、代表としてカラム系の欠
陥救済回路が例示的に示されている。メモリセルアレイ
部には、予備ビット線ＹＲが設けられ、ＹデコーダＹＤ
ＥＣには、上記予備のビット線ＹＲを選択する選択回路
ＹＲＳが設けられる。また、上記正規回路であるメモリ
セルアレイの不良ビット線を記憶させるために、上記メ
モリセルアレイＭＡＲＹに含まれるマット選択信号を記
憶して、選択されるメモリマットとの比較を行う第１の
カラム救済回路ＹＲ１と、１つのメモリマット内の不良
ビットのアドレスを記憶し、それをプリデコードした信
号とカラムプリデコーダＹＰＤで形成されたビット線選
択のためのプリデコード信号との比較を行う第２のカラ
ム救済回路ＹＲ２が設けられる。

【００３０】上記第１と第２のカラム救済回路ＹＲ１，
ＹＲ２により不良ビット線に対するメモリアクセスであ
ると判定すると、予備のビット線選択信号ＳＬＢを発生
させて、上記選択回路ＹＲＳを制御して予備のビット線
の選択を行うようにされる。このとき、上記信号ＳＬＢ
によって正規回路であるＹデコーダＹＤＥＣの出力が無
効にされ、言い換えならば、Ｙ選択線は全てが非選択状
態にされて不良のビット線が選択されないよう制御す
る。

【００３１】図２には、この発明に係る欠陥救済回路
（冗長回路）が搭載されたダイナミック型ＲＡＭの一実
施例の概略レイアウト図が示されている。同図において
は、上記図１の実施例に対応して４つのメモリバンクを
持つようにされる。そして、同図では、主としてダイナ
ミック型ＲＡＭのメモリマットの構成が判るように示さ
れており、その周辺回路は大凡の構成が簡略化して示さ
れている。

【００３２】この実施例では、特に制限されないが、メ
モリアレイは、バンク０〜３に対応して全体として４個
に分けられる。半導体チップの長手方向に対して４つの
メモリセルアレイが並ぶように配置される。上記のよう
に１つのメモリバンクが４つのメモリセルアレイを持つ
ので、チップ全体では１６個のメモリセルアレイが構成
される。上記バンク２とバンク１との間の中央部分は間
接回路領域とされて、縦に並ぶ□で示されたボンディン
バッド、及び冗長回路が代表として例示的に示されてい
る。上記間接回路領域には、上記ボンディングパッドに
対応してアドレスバッファ回路や、データ入力バッフ
ァ、データ出力バッファ、クロック発生回路等が適宜に
形成される。

【００３３】上述のように半導体チップの長手方向に対
して左右に２個ずつ合計４個と、上下方向に４個ずつに
分けられた合計１６個からなる各メモリアレイにおい
て、長手方向に対して上下中央部で２に分けられ、２個
づつに分けられた中央部分においてメインワード選択回
路ＭＷＬが設けられる。このメインワード選択回路ＭＷ
Ｌの各メモリセルアレイに隣接した上下には、図示しな
いがメインワードドライバが形成されて、上記上下に分
けられたメモリアレイのメインワード線をそれぞれが駆
動するようにされる。上記バンク０と１及びバンク２と
３に割り当てられたメモリセルアレイの間には、Ｙ選択
回路ＹＤが設けられる。

【００３４】上記メモリセルアレイは、上記長手方向と
それに対して直角方向とに複数のメモリマットが配列さ
れる。つまり、１つのメモリセルは、長手方向に８分割
されて８個のメモリマットが設けられ、上記直角方向に
１６分割されて１６個のメモリマットが設けられる。言
い換えるならば、ワード線が８分割され、ビット線が１
６分割させられる。これにより、１つのメモリマットに
設けられるメモリセルの数が上記８分割と１６分割さ
れ、メモリアクセスの高速化を図るようにされる。上記
メモリマットは、後述するようにそれを挟んで同図では
センスアンプ領域が左右に配置され、サブワードドライ
バ領域が上下に配置されるものである。上記センスアン
プ領域に設けられるセンスアンプは、シェアードセンス
方式により構成され、メモリセルアレイの両端に配置さ
れるセンスアンプを除いて、センスアンプを中心にして
左右に相補ビット線が設けられ、左右いずれかのメモリ
マットの相補ビット線に選択的に接続される。

【００３５】上述のように２個ずつ組となって配置され
た２つのメモリアレイは、その中央部分にメインワード
選択回路ＭＷＬとメインワードドライバが配置される。
このメインワード選択回路ＭＷＬは、それを中心にして
上下に振り分けられた２個のメモリアレイに対応して共
通に設けられる。メインワードドライバは、上記１つの
メモリアレイを貫通するように延長されるメインワード
線の選択信号を形成する。また、上記メインワードドラ
イバにサブワード選択用のドライバも設けれら、後述す
るように上記メインワード線と平行に延長されてサブワ
ード選択線の選択信号を形成する。

【００３６】１つのメモリマットは、図示しないがサブ
ワード線が２５６本とされ、それと直交する相補ビット
線（又はデータ線）が５１２対とされる。上記１つのメ
モリアレイにおいて、上記メモリマットがビット線方向
に１６個設けられるから、全体としての上記サブワード
線は約８Ｋ分設けられ、チップ全体では１６Ｋ分設けら
れる。また、上記１つのメモリアレイにおいて、上記メ
モリマットがワード線方向に８個設けられるから、相補
ビット線は全体として約４Ｋ分設けられる。このような
メモリアレイが全体で４個設けられるから、全体では１
６Ｋ分の相補データ線が設けられ、全体としての記憶容
量は、１６Ｋ×１６Ｋ＝２５６Ｍビットのような大記憶
容量を持つようにされる。

【００３７】上記１つのメモリセルアレイは、メインワ
ード線方向に対して８個に分割される。かかる分割され
たメモリセルアレイ１５毎にサブワードドライバ（サブ
ワード線駆動回路）が設けられる。サブワードドライバ
は、メインワード線に対して１／８の長さに分割され、
それと平行に延長されるサブワード線の選択信号を形成
する。この実施例では、メインワード線の数を減らすた
めに、言い換えるならば、メインワード線の配線ピッチ
を緩やかにするために、特に制限されないが、１つのメ
インワード線に対して、相補ビット線方向に４本からな
るサブワード線を配置させる。このようにメインワード
線方向には８本に分割され、及び相補ビット線方向に対
して４本ずつが割り当てられたサブワード線の中から１
本のサブワード線を選択するために、サブワード選択ド
ライバが配置される。このサブワード選択ドライバは、
上記サブワードドライバの配列方向に延長される４本の
サブワード選択線の中から１つを選択する選択信号を形
成する。

【００３８】上記１つのメモリセルアレイに着目する
と、１つのメインワード線に割り当てられる８個のメモ
リセルアレイのうち選択すべきメモリセルが含まれる１
つのメモリマットに対応したサブワードドライバにおい
て、１本のサブワード選択線が選択される結果、１本の
メインワード線に属する８×４＝３２本のサブワード線
の中から１つのサブワード線が選択される。上記のよう
にメインワード線方向に４Ｋ（４０９６）のメモリセル
が設けられるので、１つのサブワード線には、４０９６
／８＝５１２個のメモリセルが接続されることとなる。
特に制限されないが、リフレッシュ動作（例えばセルフ
リフレッシュモード）においては、１本のメインワード
線に対応する８本のサブワード線が選択状態とされる。

【００３９】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
メモリマット間に配置されたセンスアンプにより 相補
ビット線が１６分割に分割される。特に制限されない
が、センスアンプは、上記のようにシェアードセンス方
式により構成され、メモリセルアレイの両端に配置され
るセンスアンプを除いて、センスアンプ１６を中心にし
て左右に相補ビット線が設けられ、左右いずれかの相補
ビット線に選択的に接続される。

【００４０】冗長回路は、２つのメモリバンク０と１及
び２と３に対して共通に設けられる。つまり、各メモリ
バンクは、上記のようなメモリセルアレイが４個長手方
向に並んで配列されており、上記間接回路領域の左右に
上記メモリバンク０と１及び２と３に対応して４個ずつ
の冗長回路が設けられる。

【００４１】図３には、上記冗長回路と各メモリマット
の関係を説明するためのブロック図が示されている。同
図では、バンク１とバンク０に対応した１０個のメモリ
マットが例示的に示されている。各バンクは、上記のよ
うにビット線方向に１６分割されるものであるが、その
うちの５個分のメモリマットが例示的に示され、ワード
線方向には８分割されるものであるが、そのうちの２個
分のメモリマットが例示的に示されている。メモリマッ
トの左右には、センスアンプＳＡが配置されて上記相補
ビット線を分割するものであり、上下にはサブワードド
ライバＳＷＤが設けられて、ワード線を分割するもので
ある。

【００４２】メモリマットにおいて、５１２対の相補ビ
ット線に対応して１２８本のカラム選択線ＹＳが設けら
れる。また、予備の相補ビット線に対応して２本の冗長
用カラム選択線ＹＳが設けられる。つまり、１つのカラ
ム選択線ＹＳにより２対ずつ、４対の相補ビット線が選
択される。上記バンク０とバンク１を分けるメモリセル
アレイの中央部分には、カラムデコーダＹＤが設けら
る。このカラムデコーダＹＤには、プリデコーダＹＰＤ
で形成されたプリデコード信号が供給され、そのデコー
ド結果に対応してバンク０とバンク１に設けられ、上記
のように１６個に分割されて配置されるメモリマットに
対して共通に設けられる上記カラム選択線ＹＳを駆動す
るカラムドライバＹＳＤが設けられる。

【００４３】冗長回路は、バンク１用とバンク０用が上
記２段のメモリマットに対して４回路分が設けられ、上
記バンク０とバンク１の間に設けられる上記カラム選択
線ＹＳを駆動するカラムドライバＹＳＤに対応して、上
記冗長回路で形成されたバンク１及びバンク０用の予備
の相補ビット線を選択する冗長用カラム選択信号が上記
バンク１のメモリマット上を貫通して伝達されるもので
ある。

【００４４】図４には、上記メモリマットのメインワー
ド線とサブワード線との関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として２
本のメインワード線ＭＷＬ０とＭＷＬ１が示されてい
る。これらのメインワード線ＭＷＬ０は、メインワード
ドライバＭＷＤ０により選択される。同様なメインワー
ドドライバによりメインワード線ＭＷＬ１も選択され
る。

【００４５】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線ＳＷＬは、偶
数０〜６と奇数１〜７の合計８本のサブワード線が１つ
のメモリマットに交互に配置される。メインワードドラ
イバに隣接する偶数０〜６と、メインワード線の遠端側
（ワードドライバの反対側）に配置される奇数１〜７を
除いて、メモリマット間に配置されるサブワードドライ
バＳＷＤは、それを中心にした左右のメモリマットのサ
ブワード線の選択信号を形成する。

【００４６】上記のようにメモリマットとしては、メイ
ンワード線方向に８本に分けられるが、上記のように実
質的にサブワードドライバＳＷＤにより２つのメモリマ
ットに対応したサブワード線が同時に選択されるので、
実質的には４つに分けられることとなる。上記のように
サブワード線を偶数０〜６と偶数１〜７に分け、それぞ
れメモリマットの両側にサブワードドライバＳＷＤを配
置する構成では、メモリセルの配置に合わせて高密度に
配置されるサブワード線ＳＷＬの実質的なピッチがサブ
ワードドライバＳＷＤの中で２倍に緩和でき、サブワー
ドドライバＳＷＤとサブワード線ＳＷＬ０等とを効率よ
くレイアウトすることができる。

【００４７】上記メインワードドライバＭＷＤは、４本
のサブワード線０〜６（１〜７）に対して共通に選択信
号としてのメインワード線を駆動する。上記４つのサブ
ワード線の中から１つのサブワード線を選択するための
サブワード選択線ＦＸが設けられる。サブワード選択線
ＦＸは、ＦＸ０〜ＦＸ７のような８本から構成され、そ
のうちの偶数サブワード選択線ＦＸ０〜ＦＸ６が上記偶
数列のサブワードドライバ０〜６に供給され、そのうち
奇数サブワード選択線ＦＸ１〜ＦＸ７が上記奇数列のサ
ブワードドライバ１〜７に供給される。特に制限されな
いが、サブワード選択線ＦＸ０〜ＦＸ７は、アレイの周
辺部では第２層目の金属配線層Ｍ２により形成され、同
じく第２層目の金属配線層Ｍ２により構成されるメイン
ワード線ＭＷＬ０〜ＭＷＬｎの交差する部分では、第３
層目の金属配線層Ｍ３により構成される。

【００４８】図５には、上記メインワード線とセンスア
ンプとの関係を説明するための要部ブロック図が示され
ている。同図においては、代表として１本のメインワー
ド線ＭＷＬが示されている。このメインワード線ＭＷＬ
は、メインワードドライバＭＷＤにより選択される。上
記メインワードドライバに隣接して、上記偶数サブワー
ド線に対応したサブワードドライバＳＷＤが設けられ
る。

【００４９】同図では、省略されているが上記メインワ
ード線ＭＷＬと平行に配置されるサブワード線と直交す
るように相補ビット線（Pair Bit Line)が設けられる。
この実施例では、特に制限されないが、相補ビット線も
偶数列と奇数列に分けられ、それぞれに対応してメモリ
マットを中心にして左右にセンスアンプＳＡが振り分け
られる。センスアンプＳＡは、シェアードセンス方式と
されるが、端部のセンスアンプＳＡでは、実質的に片方
にした相補ビット線が設けられない。

【００５０】上記のようにメモリマットの両側にセンス
アンプＳＡを分散して配置する構成では、奇数列と偶数
列に相補ビット線が振り分けられるために、センスアン
プ列のピッチを緩やかにすることができる。逆にいうな
らば、高密度に相補ビット線を配置しつつ、センスアン
プＳＡを形成する素子エリアを確保することができるも
のとなる。上記両側のセンスアンプＳＡの配列に沿って
ローカル入出力線が配置され、それぞれが２対のローカ
ル入出力線を持つ。上記のように１本のカラム選択線Ｙ
Ｓによりスイッチ制御されるカラムスイッチＭＯＳＦＥ
Ｔによりメモリマットの両側に配置されるセンスアンプ
に対応して２対ずつの相補ビット線が選択されて上記２
対ずつのローカル入出力線に接続される。

【００５１】上記合計４対のローカル入出力線は、マッ
ト選択信号によりスイッチ制御されるメインスイッチ回
路を介して４対からなるメイン入出力線に接続される。
上記カラムスイッチＭＯＳＦＥＴのゲートは、カラムデ
コーダ（COLUMN DECORDER)の選択信号が伝えられる上記
対応する１つのカラム選択線ＹＳに接続される。このカ
ラム選択線ＹＳは、上記図２のように１６個に分割れて
なるメモリマットを貫通するよう延長するよう設けら
れ、各メモリマットの対応の対応するカラムスイッチＭ
ＯＳＦＥＴのゲートに共通に接続される。

【００５２】図６には、上記ＳＤＲＡＭの冗長系のアド
レス選択回路を説明するための概略ブロック図が示され
ている。アドレス端子は、Ａ０〜Ａ１３のような１４個
のボンディングパットに対応して設けられる。ロウアド
レスバッファは、上記１４個のボンディングパッドＡ０
〜Ａ１３に対応したバッファ回路ＲＡＤＢ０〜ＲＡＤＢ
１３から構成される。最上位の２ビットのボンディング
パッドＡ１２とＡ１３に対応されたアドレス信号はバン
ク選択信号とされて、バンク選択回路ＢＳＤＥＣに供給
される。このバンク選択回路ＢＳＤＥＣにより、上記４
つのメモリバンクＢ０〜Ｂ３の中の１つのメモリバンク
を選択するバンク選択信号ＢＳ０〜ＢＳ３が形成され
る。同図では、冗長系回路を主に示しているので、上記
バンク選択信号は、ロウ冗長回路のうちの各バンクに対
応した冗長回路Ｂ０〜Ｂ３を選択する信号として示され
ている。

【００５３】残りのボンディングパッドＡ０〜Ａ１１に
対応されたアドレス信号は、上記各バンク０〜３におい
て、上位４ビットに対応したアドレス信号Ａ８〜Ａ１１
により上記１６個に分割されたメモリマットのうちの１
つのメモリマットを選択するために用いられる。これら
４ビットのアドレス信号Ａ８〜Ａ１１は、マット選択回
路ＭＳＤＥＣに供給されて、１６通りのマット選択信号
ＭＳｉＢが形成される。つまり、上記１６通りのマット
選択信号ＭＳｉＢでは、チップの長手方向に配置された
８×４＝３２個のメモリマットがそれぞれ選択される。
そして、残りの８ビットからなるアドレス信号Ａ０〜Ａ
７により上記メモリマットの中に設けられた２５６本の
中の１つのワード線（サブワード線）を選択するために
用いられる。つまり、上記アドレス信号Ａ０〜Ａ７は、
ロウ系プリデコーダＸＰＤに入力され、ここでプリデコ
ードされて、メインワードドライバＭＷＤと、上記サブ
ワード線選択信号ＦＸとが形成されサブワードドライバ
によりメモリセルアレイＭＡＲＹに設けられたメモリマ
ットの上記１つのサブワード線ＳＷＬｉが選択される。

【００５４】上記ロウ冗長回路は、上記バンク選択信号
ＢＳ０〜ＢＳ３、及びアドレス信号Ａ０〜Ａ１１を受
け、記憶された不良アドレスと一致したなら、上記サブ
ワード線ＳＷＬｉの選択動作を停止させ、図示しない冗
長ワード線の選択動作に切り換える。このような冗長ワ
ード線の選択動作は、特に制限されないが、メインワー
ド線毎に対応して冗長回路が設けられる。つまり、１つ
のメモリマットにおいて１つのメインワード線に対応し
た複数のサブワード線のうちの１つでも不良があると、
そのメインワード線及びそれに対応した複数のサブワー
ド線の全部が予備のワード線に切り換えられる。

【００５５】カラムアドレスバッファは、上記１４個の
ボンディングパッドＡ０〜Ａ１３のうち、上記バンクを
指定するボンディングパッドＡ１２とＡ１３を除いたＡ
０〜Ａ１１に対応してバッファ回路ＣＡＤＢ０〜ＣＡＤ
Ｂ１１から構成される。このうち、下位７ビットに対応
したアドレス信号Ａ０〜Ａ６により、上記１２８本のカ
ラム選択信号ＹＳが形成される。上記チップの長手方向
に積み重ねられた合計３２個のメモリマットにおいて、
それぞれが１本のずつのカラム選択線ＹＳが選択状態に
される。

【００５６】上記ロウ系のアドレス信号により上記１６
個に分割されたメモリマットの中の１つのメモリマット
のワード線が選択状態にされており、そのメモリママン
トを挟む２つのセンスアンプが活性化されて、相補ビッ
ト線の読み出し信号を増幅してラッチしている。残りの
１５個のメモリマットでは、ワード線は非選択状態であ
り、それに対応してセンスアンプも非動作状態である。
それ故、これらの非選択マットの相補ビット線の電位と
上記センスアンプの入出力ノードは共にフローティング
状態で同じハーフプリチャージ電位である。したがっ
て、上記１６個のメモリマットに共通のカラム選択線Ｙ
Ｓが選択状態にされると、各メモリマットにおいて、相
補ビット線とセンスアンプの入出力ノードが接続され、
かつそれがフローティング状態のローカル入出力線に接
続されるだけである。

【００５７】選択されたメモリマットでは、上記４対の
相補ビット線が４対のローカル入出力線に接続され、上
記マット選択信号により上記４対のローカル入出力線が
メイン入出力線に接続される。上記メイン入出力線は、
メインアンプの入力端子に接続される。上記の構成で
は、各メモリマットから４ビットずつの読み出し信号が
メインアンプの入力まで導かれる。特に制限されない
が、メインアンプは、バンク０と１及びバンク２と３に
それぞれ共通に設けられる。つまり、バンク０と１は、
同じメインアンプを共通に用いるようにするものであ
る。上記のカラムアドレスＡ０〜Ａ６により、各メモリ
マットから４ビットずつ、それが長手方向に８×４＝３
２個設けられるから、上記バンク０と１に対して全体で
１２８個のメインアンプが設けられることになる。

【００５８】上位ビット５ビットからなるＡ７〜Ａ１１
に対応したアドレス信号は、上記メインアンプの選択信
号を形成するものであり、３２通りの選択信号を形成す
る。つまり、１６個のメインアンプを選択して１６ビッ
トの単位での読み出しが可能にされる。書き込み動作
も、上記１６ビットに対応して書き込み回路が設けられ
るものである。上記のカラム系のアドレス信号Ａ０〜Ａ
１１は、カラムアドレスカウンタＣＡＣに入力され、こ
のカラムアドレスカウンタＣＡＣを介してカラム系アド
レス信号がバンクＢ０〜Ｂ３の各Ｙ系選択回路に供給さ
れる。

【００５９】カラムプリデコーダＹＰＤには、上記カラ
ムアドレスカウンタＣＡＣで保持され、あるいはそれを
インクリメントして形成されたアドレス信号が供給され
る。上記カラム冗長回路ＹＲＳには、上記マット選択信
号ＭＳｉＢが供給される。これにより、マット単位での
不良ビット線の救済を行うようにされる。カラムプリデ
コーダＹＰＤで形成されたプリデコード信号ＣＦＧＬ／
ＣＦＧＨ／ＣＦＧＭがカラム冗長回路ＹＲＳに供給され
る。カラム冗長回路ＹＲＳは、マットアドレスが記憶さ
れ、上記マット選択信号ＭＳｉＢと比較判定され、選択
されたメモリマットに不良ビット線が存在すると判明し
たなら、上記プリデコード信号ＣＦＧＬ／ＣＦＧＨ／Ｃ
ＦＧＭと、記憶された不良ビット線の対応する記憶情報
とが比較判定され、一致したなら一致信号ＳＲＢが発生
されてカラムプリデコーダＹＰＤの出力を無効にし、そ
れに代えて冗長ＹＳ線を選択状態にさせる。

【００６０】図７には、上記カラム冗長部の詳細ブロッ
ク図が示されている。カラム冗長回路ＹＲＳは、２つの
エンコードヒューズＦＵＳＥ１とＦＵＳＥ２を持つ。第
１のエンコードヒューズＦＵＳＥ１は、エンコードされ
たマットアドレス情報が記憶される。記憶されるマット
アドレス情報は、前記図６のロウ系のマットアドレス信
号Ａ８〜Ａ１１に対応した２進の重みを持つようにされ
る。この不良ビット線が存在するマットアドレス情報に
対応して、上記コンコードヒューズＦＵＳＥ１は、４つ
のヒューズから構成される。

【００６１】このエンコードヒューズＦＵＳＥ１から読
み出された記憶記憶情報は、それぞれの重みに対応した
スイッチトリーを制御するように用いられ、かかるスイ
ッチトリーに対して上記デコードされた１６通り（０−
１５）からなるマット選択信号ＭＳｉＢが供給される。
このスイッチトリーにより上記記憶された不良マット情
報と指定されたマット選択信号とが一致信号によりスイ
ッチ回路ＳＷがオン状態にされる。このスイッチ回路Ｓ
Ｗは、第２のエンコードヒューズＦＵＳＥ２に記憶され
た不良ビット情報を選択して、コンパレータＣＯＭＰの
一方の入力に伝える。特に制限されないが、この不良ビ
ット情報は、前記図６のアドレス端子Ａ０〜Ａ６に対応
した２進の重みに対応した信号とされる。それ故、第２
のコンコードヒューズＦＵＳＥ２は、７個のヒューズか
ら構成される。

【００６２】上記コンパレータＣＯＭＰには、上記不良
ビット情報をプリデコードするデコーダ回路が設けられ
る。上記コンパレータの他方の入力には、前記カラムア
ドレスカウンタＣＡＣを介して供給され、あるいはかか
るカラムアドレスカウンタＣＡＣより生成されたアドレ
ス信号を受けるプリデコーダＹＰＤのプリデコード信号
ＣＦＧＬ、ＣＦＧＭ及びＣＦＧＨが供給される。すなわ
ち、上記コンパレータＣＯＭＰは、上記不良ビット線に
対応したプリデコード信号と、メモリアクセスされたプ
リデコード信号とを比較し、その一致／不一致を判定す
る。上記比較結果が一致したなら、信号ＳＬＢをロウレ
ベルにして上記プリデコーダＹＰＤの出力を無効にし、
代わってカラム冗長ドライバＹＲＤによりメモリマット
のＹデコーダＹＤＥＣにカラム冗長線選択信号を供給さ
せる。

【００６３】上記の構成では、不良ビット線は、２進情
報としてのマットアドレス情報及びビットアドレス情報
として記憶されるものであり、第１及び第２のエンコー
ドヒューズＦＵＳＥ１とＦＵＳＥ２により、全部で１１
個の少ない数で構成できる。そして、メモリマット毎に
不良ビット線を救済するものであるために、同じ冗長ビ
ット線をマットアドレスが異なることを条件とし、異な
るアドレスの不良ビット線の救済に共用することがで
き、冗長回路による救済効率を高くすることができるも
のである。ちなみに、上記１１ビットにより指定される
不良ビット線を相補アドレス信号のトルー信号とバー信
号に対応させて設ける場合には、２２個のように２倍も
の数が必要になるものである。

【００６４】図８と図９には、上記カラム冗長部の詳細
な回路図が示されている。図８と図９の関係を判り易く
するために、スイッチ回路ＳＷの部分が両図において重
複して示されている。図８において、第１のエンコード
ヒューズＦＵＳＥ１は、前記の通りに４つのヒューズＦ
１〜Ｆ４から構成される。すなわち、ヒューズＦ１の一
端は電源端子に接続され、他端と回路の接地電位との間
には電源投入時に一時的にハイレベルにされる信号ＶＵ
Ｐによりオン状態にされるＭＯＳＦＥＴＱ２０が設けら
れる。上記ヒューズＦ１の他端の電圧は、インバータ回
路Ｎ２の入力に供給され、そのの出力信号は、上記ＭＯ
ＳＦＥＴＱ２０と並列に設けられたＭＯＳＦＥＴＱ２１
のゲートに供給されて、ヒューズＦ１が切断された時の
ロウレベルをラッチするラッチ回路が構成される。上記
インバータ回路Ｎ２は、上記のようなラッチ回路を形成
するともに、その入力と出力とで相補のアドレス信号を
形成するために用いられる。他のヒューズＦ２〜Ｆ４に
上記インバータ回路とＭＯＳＦＥＴが設けられる。

【００６５】上記ヒューズＦＵＳＥ１を構成する４つの
ヒューズＦ１〜Ｆ４の切断の有無に対応して形成された
相補の読み出し信号は、ＭＯＳＦＥＴからなるスイッチ
トリーからなるコンパレータＭＳＤＥＣに供給される。
ヒューズＦ１〜Ｆ４は、それが切断されたときには対応
するアドレス信号Ａ８〜Ａ１１に対応され、アドレス信
号のロウレベルに対応したものが切断される。例えば、
ヒューズＦ１〜Ｆ４の全てが切断された状態は、アドレ
ス信号Ａ８〜Ａ１１がロウレベルに相当し、マット選択
信号ＭＳ０Ｂのロウレベルが上記スイッチトリーを通し
て伝達される。マット選択信号ＭＳ０Ｂ〜ＭＳ１５Ｂ
は、選択されたメモリマットに対応したものがロウレベ
ルとなり、他はハイレベルである。

【００６６】したがって、上記ヒューズＦ１〜Ｆ４の全
てが切断された状態で、マット選択信号ＭＳ０Ｂがロウ
レベルなら、実施的にコンパレータとして作用するスイ
ッチトリーＭＳＤＥＣの出力ｏｕｔはロウレベルにされ
る。メモリアクセスに先立って、上記出力ｏｕｔは信号
ＲＰＲＥのロウレベルによりオン状態にされるＰチャン
ネル型ＭＯＳＦＥＴＱ２２によりハイレベルにプリチャ
ージされており、このプリチャージ電位はインバータ回
路Ｎ３とＰチャンネル型ＭＯＳＦＥＴＱ２３によりラッ
チされている。したがって、上記コンパレータとしての
スイッチトリーの伝達経路により非選択のメモリマット
信号のハイレベルが伝達されると、上記出力ｏｕｔはハ
イレベルの不一致信号に対応した非選択レベルにされ
る。上記のようにスイッチトリーの伝達経路によりマッ
ト選択信号のロウレベルが伝えられると、上記出力ｏｕ
ｔは一致信号に対応したロウレベルにされる。

【００６７】上記出力部ｏｕｔには、カラム選択信号Ｙ
Ｓに不良が存在した場合には、各メモリマットの同じビ
ット線アドレスが全て不良になってしまう。このため、
上記１６個ものマットアドレスを逐一記憶させるとそれ
だけで１６組ものヒューズが必要になってしまう。そこ
で、ヒューズ回路ＦＵＳＥ３が設けられる。ヒューズＦ
５は、上記全メモリマットを不良にするためのヒューズ
であり、それを切断させると、上記出力ｏｕｔに直列に
挿入されたスイッチＭＯＳＦＥＴＱ２４をオフ状態にさ
せ、出力信号をロウレベルにするスイッチＭＯＳＦＥＴ
Ｑ２５をオン状態にする。これにより、上記ヒューズＦ
１〜Ｆ４に無関係に１６個のメモリマットに対応した不
良アドレスを記憶させることができる。

【００６８】ヒューズＦ６は、ヒューズＦ１〜Ｆ４又は
Ｆ５に有効な記憶情報が書き込まれているか否かを記憶
させるものであり、このヒューズＦ６を切断させない場
合には、ロウレベルの信号が形成されて上記ＭＯＳＦＥ
ＴＱ２４に直列に設けられたＭＯＳＦＥＴＱ２６をオフ
状態にして、上記スイッチトリーからの出力信号の伝達
を無効にする。上記ヒューズＦ６を切断させた場合に
は、ハイレベルの信号が形成されて上記ＭＯＳＦＥＴＱ
２４に直列に設けられたＭＯＳＦＥＴＱ２６がオン状態
となり、スイッチトリー又は上記ヒューズＦ５の切断に
対応した救済マット一致信号ＭＳＥＢが出力される。

【００６９】上記救済マット一致信号ＭＳＢＥは、スイ
ッチ回路ＳＷのスイッチ制御信号として用いられる。す
なわち、上記信号ＭＳＢＥは一致のときにはロウレベル
にされてスイッチ回路ＳＷのＰチャンネル型ＭＯＳＦＥ
Ｔをオン状態とする。それと並列接続されたＮチャンネ
ル型ＭＯＳＦＥＴは、上記救済マット一致信号ＭＳＢＥ
を受けるインバータ回路により反転させられた信号によ
りオン状態にされる。このようにスイッチ回路ＳＷは、
ＣＭＯＳスイッチ回路から構成されており、ヒューズ回
路ＦＵＳＥ２を構成する前記カラム系のアドレス信号Ｙ
０〜Ｙ６に対応した不良ビットアドレス信号を出力させ
る。

【００７０】図９において、スイッチ回路ＳＷの出力側
は、上記と同様な複数のヒューズ回路からのスイッチ回
路を通した出力が共通接続される。つまり、ワイヤード
オア論理構成とされる。上記複数からなるスイッチ回路
回路ＳＷは、不良ビット線が存在するメモリマットに対
してメモリアクセスが行われた場合に１つがオン状態と
なり、不良ビット線が存在しない場合にはいずれにオフ
状態であるので、上記のようなワイヤードオア論理を用
いることができる。メモリマットは、上記のように１６
個設けられるので、１６個のメモリマットのそれぞれに
おける不良ビット線を救済させるためには、１６組のヒ
ューズ回路ＦＵＳＥ１〜ＦＵＳＥ３が必要になる。この
実施例では不良の存在しないビット線を持つメモリマッ
トが存在することを考慮して９組のヒューズ回路が設け
られ、上記スイッチ回路ＳＷの出力側でワイヤードオア
論理を取るようにされる。

【００７１】コンパレータＣＯＭＰには、上記ワイヤー
ドオア信号ＯＲ０〜ＯＲ６をプリデコードするプリデコ
ーダ回路が設けられる。つまり、下位２ビットのＯＲ０
とＯＲ１が組み合わせされて４通りのプリデコード信号
が形成され、中位３ビットのＯＲ２〜ＯＲ４とが組み合
わされて８通りのプリデコード信号が形成され、上位２
ビットのＯＲ５とＯＲ６が組み合わされて４通りのプリ
デコード信号が形成される。これらの各プリデコード信
号は、前記同様なＣＭＯＳスイッチ回路の制御信号とし
て用いられる。

【００７２】上記ＣＭＯＳスイッチ回路の入力には、前
記メモリアクセスのために入力されたカラムアドレスを
プリデコードしたプリデコード信号ＣＦＧＬ、ＣＦＧＨ
及びＣＦＧＨを伝達させるたに用いられる。この場合に
は、ＣＭＯＳスイッチ回路が選択されたものがオン状態
にされ、ハイレベルの選択信号が一致信号として伝達さ
れる。上記３組のプリデコード信号の全てが一致する
と、出力部に設けられたナンドゲート回路Ｇ１がロウレ
ベルの一致信号ＳＬＢを形成する。

【００７３】この実施例では、コンパレータＣＯＭＰは
２組設けられる。つまり、上記横方向に１６個と縦方向
に８個からなるメモリマットから構成される１つのメモ
リブロックに対応して２組のコンパレータＣＯＭＰが設
けられ、それぞれのコンパレータＣＯＭＰに対して９組
のヒューズ回路が設けられるから、全体では１８組のヒ
ューズ回路が設けられる。そして、図２のように冗長回
路は２つのバンク０と１又は２と３のそれぞれのメモリ
セルアレイに対応して左右に４組ずつ設けられるもので
あるため、チップ全体では１８×８＝１４４組のように
多数のヒューズ回路が設けられるものである。

【００７４】上記のように２つのバンク０と１又は２と
３のように冗長回路が共通に設けられ、それぞれのバン
クに上記２回路分の冗長回路が設けられる。メモリマッ
トに対してそれぞれ２つの冗長カラム選択線ＹＳが設け
られるから、かかる冗長カラム選択線ＹＳに不良が発生
した場合には、他方の冗長カラム選択線を用いて救済が
行われる。また、一方のバンクに不良ビット線が存在し
なければ、上記２組のコンパレータを１つのメモリバン
クにおいて使用することができる。また、２つのメモリ
バンクにおいて同じアドレスのメモリマットと同じアド
レスのビット線に不良が発生したなら上記１つの回路で
両方とも救済できる。

【００７５】図１０には、この発明に係るＳＤＲＡＭの
一例を説明するためのタイミング図が示されている。メ
モリアクセス前にプリチャージ信号ＰＲＥＦがロウレベ
ルにされており、前記図８に示したスイッチートリー
（マット選択信号のコンパレータ）ＭＳＤＥＣの出力ｏ
ｕｔをハイレベルにプリチャージさせる。メモリアクセ
スにより上記信号ＴＲＥＦがハイレベルにされ、上記プ
リチャージ用のＰチャンネル型ＭＯＳＦＥＴＱ２２はオ
フ状態にされる。出力ｏｕｔは前記のラッチ回路により
ハイレベルに保持される。

【００７６】前記のようなＳＤＲＡＭの動作によりロウ
系の選択動作が行われ、それにより１つのマット選択信
号ＭＳｉＢがロウレベルにされる。そして、選択された
メモリマットに不良ビットが存在すると、救済マット一
致信号ＭＳＥＢがロウレベルにされる。すなわち、カラ
ム系選択動作に先行して上記救済マット一致信号ＭＳＥ
Ｂがロウレベルは既にロウレベルにされ、その結果とし
て不良ビット線に対応した前記アドレスＹ０〜Ｙ６は読
み出されて、上記コンパレータＣＯＭＰのスイッチ制御
が行われるものである。したがって、前記のようなマッ
ト選択信号との比較を行うコンパレータとして、スイッ
チトリーのような信号伝達に時間がかかる回路を用いて
も、カラム選択動作が遅くなってしまうことはない。

【００７７】上記外部端子から供給されたカラムアドレ
ス（スタートアドレス）信号Ａｉは、カラムアドレスバ
ッファを通してカラムアドレスカウンタに取り込まれ、
かかるカラムアドレスカウンタの出力信号がプリデコー
ドされ、上記コンパレータＣＯＭＰにて比較判定が行わ
れる。非救済アドレスのときにはカラム冗長選択信号Ｓ
ＬＢがハイレベルとなり、通常ＹＳ線が選択される。バ
ーストリードの４サイクル目のように救済アドレスのと
きには、上記カラム冗長選択信号ＳＬＢがロウレベルと
なり、通常ＹＳ線が非選択とされて、代わって冗長ＹＳ
線がハイレベルの選択状態にされる。そして、５サイク
ル目以降が非救済アドレスのときにはカラム冗長選択信
号ＳＬＢがハイレベルとなって通常ＹＳ線が選択され
る。

【００７８】図１１には、この発明に係るＳＤＲＡＭの
センスアンプ部の一実施例の要部回路図が示されてい
る。同図においては、センスアンプとそれに関連した一
方のメモリマット（メモリアレイ）が例示的に示されて
いる。上記センスアンプの左側に配置されるメモリマッ
トは省略され、それの相補ビット線と接続されるシェア
ードスイッチＭＯＳＦＥＴ（Ｑ１、Ｑ２）等が例示的に
示されている。

【００７９】ダイナミック型メモリセルは、右側のメモ
リマットに設けられたサブワード線ＳＷＬ０と１に対応
して通常回路の４個と冗長回路の４回路分が代表として
例示的に示されている。ダイナミック型メモリセルは、
アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシ
タＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱ
ｍのゲートは、サブワード線ＳＷＬ０に接続され、この
ＭＯＳＦＥＴＱｍのドレインが相補ビット線ＢＬＴとＢ
ＬＢのうちの一方ＢＬＴにに接続され、ソースに情報記
憶キャパシタＣｓが接続される。情報記憶用キャパシタ
Ｃｓの他方の電極は共通化されてプレート電圧が与えら
れる。

【００８０】一対の相補ビット線ＢＬＴ，ＢＬＢは、同
図に示すように平行に配置され、ビット線の容量バラン
ス等をとるために必要に応じて適宜に交差させられる。
かかる相補ビット線ＢＬＢとＢＬＴは、シェアードスイ
ッチＭＯＳＦＥＴＱ３とＱ４によりセンスアンプの単位
回路の入出力ノードと接続される。センスアンプの単位
回路は、ゲートとドレインとが交差接続されてラッチ形
態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及び
Ｐチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成され
る。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＳＡＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＳＡ
Ｐに接続される。上記共通ソース線ＳＡＮとＳＡＰに
は、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯ
ＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設け
られて、センスアンプの活性化信号により上記パワース
イッチＭＯＳＦＥＴがオン状態になり、センスアンプの
動作に必要な電圧供給を行うようにされる。

【００８１】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣが供
給される。

【００８２】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により２対のビット線を選択できるようにされる。右側
のメモリマットのサブワード線ＳＷＬ０が選択された場
合には、メモリマットを中心として右側にも同様に配置
されるセンスアンプも活性化される。かかる図示しない
右側のセンスアンプにも上記同様なカラムスイッチＭＯ
ＳＦＥＴが設けられており、２対のビット線が選択され
る。それ故、１つのメモリマットに着目すると合計４対
の相補ビット線が選択されることなる。

【００８３】つまり、上記のメモリマットに着目する
と、２つのセンスアンプがビット線の両側に配置され、
２対ずつが交互に２つのセンスアンプに対応して接続さ
れるものである。上記カラム選択信号ＹＳは、センスア
ンプで例示的に示されている２対のビット線ＢＬＴ，Ｂ
ＬＢ等と、図示しないセンスアンプに設けられる図示し
ない残り２対のビット線とに対応した合計４対の相補ビ
ット線を選択できるようにされる。これらの２対ずつの
相補ビット線対は、ローカル入出力線ＳＩＯ０Ｂ，ＳＩ
Ｏ０Ｔ及びＳＩＯ１Ｂ，ＳＩＯ１Ｔに接続され、上記図
示しないセンスアンプにおいても、ローカル入出力線Ｓ
ＩＯ２Ｂ，ＳＩＯ２Ｔ及びＳＩＯ３Ｂ，ＳＩＯ３Ｔに接
続させ、マット選択信号により合計４対からなるメイン
入出力線に接続される。冗長用のカラム選択線ＲＹＳに
対しても、上記同様にセンスアンプと冗長ビット線ＲＢ
ＬＴ，ＲＢＬＢ等が設けられる。

【００８４】図１２には、この発明に係るＳＤＲＡＭに
おける欠陥救済方法を説明するための構成図が示されて
いる。同図には、ビット線方向に３つのメモリマット
と、ワード線方向に２つのメモリマットの合計６個のメ
モリマットが例示的に示されている。この実施例では、
マットＭＳ０Ｂに対応して上側のメモリマットにおいて
実線で示した不良ビット線は、ビット線断線等のように
全体が不良のものを０系の冗長回路に切り換え、点線で
示したビット線のようにそれに接続されたメモリセルに
不良があるものは、上記０系を使用したので１系の冗長
回路に切り代える例が示されている。マットＭＳ０Ｂに
対応して下側のメモリマットにおいては、上記とは別に
実線で示した不良ビット線を１系の冗長回路に切り換
え、点線で示した不良ビット線を０系の冗長回路に切り
換えている。他の例示的に示されているメモリマットＭ
Ｓ１ＢやＭＳ２Ｂ等においても同様である。このように
バンク０とバンク１とにおいて、１つのメモリマットに
おいて最大２本までの不良ビット線であることを条件と
して全体で１９本までの不良ビット線を救済することが
できる。

【００８５】図１３には、上記カラム冗長部の他の一実
施例の回路図が示されている。この実施例は、前記１の
エンコードヒューズＦＵＳＥ１に対応されたマット選択
信号とのコンパレータ部が示されている。上記ヒューズ
ＦＵＳＥ１を構成する４つのヒューズＦ１〜Ｆ４の切断
の有無に対応して形成された相補の読み出し信号は、１
６通りの組み合わせに対応した４入力のナンドゲート回
路にそれぞれ供給されて１６通りにデコードされる。こ
れらの１６通りのデコード信号は、１６個からなるＣＭ
ＯＳスイッチ回路のスイッチ制御信号とされ、かかるＣ
ＭＯＳスイッチを通してそれに一対一に対応された上記
マット選択信号ＭＳ０Ｂ〜ＭＳ１５Ｂを伝達させるよう
にするものである。上記のようにマット選択信号ＭＳ０
Ｂ〜ＭＳ１５Ｂは、選択されたものがロウレベルとな
り、他は全てハイレベルである。したがって、上記ヒュ
ーズＦ１〜Ｆ４で指定された不良ビット線が存在するメ
モリマットに対応したメモリマットが選択されると出力
信号ｏｕｔはロウレベルにされ、それ以外は前記同様に
ハイレベルになるものである。

【００８６】図１４には、上記カラム冗長部の更に他の
一実施例の回路図が示されている。この実施例では、前
記１のエンコードヒューズＦＵＳＥ１に対応されたマッ
ト選択信号とのコンパレータ部が示されている。上記ヒ
ューズＦＵＳＥ１を構成する４つのヒューズＦ１〜Ｆ４
の切断の有無に対応して形成された相補の読み出し信号
は、そのままそれと対応する２進のマット選択信号ＢＸ
８Ｂ，ＢＸ８Ｔ〜ＢＸ１１Ｂ，ＢＸ１１Ｔと比較され
る。つまり、１６通りのマット選択信号ＭＳ０Ｂ〜ＭＳ
１５Ｂを形成するデコーダ回路の前段の信号、言い換え
るならば、ロウアドレスバッファＲＡＤＢ８〜ＲＡＤＢ
１１を通した相補アドレス信号がそのまま供給され、対
応するビットとの比較が行われる。これらの各ビットの
比較信号は、それぞれのアドレス信号に対応したもの同
志がナンドゲート回路で比較され、全てのビットで一致
したことを出力段のナンドゲート回路で比較される。

【００８７】この構成では、ナンドゲート回路によりコ
ンパレータが構成され、一致／不一致のロウレベル／ハ
イレベルが形成されるので、前記のようなメモリアクセ
ス毎に出力ｏｕｔをプリチャージさせるプリチャージ回
路が不要になる。上記出力ｏｕｔには、全メモリマット
の不良を示すヒューズＦ５と、上記ヒューズＦ１〜Ｇ５
に有効な情報が記憶されていることを示すヒューズＦ６
との記憶情報により制御される前記同様なスイッチＭＯ
ＳＦＥＴＱ２４〜Ｑ２６が設けられて、救済マット一致
信号ＭＳＥＢが形成される。この構成では、ゲート回路
の数を前記図１３の回路に比べて少なくすることができ
る。

【００８８】図１５には、上記カラム冗長部に設けられ
るヒューズの一実施例のレイアウト図が示されている。
ヒューズは、メモリセルのプレート電極を構成する材料
を利用して形成される。それ故、ヒューズは、３層のメ
タル層のうちの第１層目のメタル層Ｍ１と第２層目のメ
タル層Ｍ２の間に形成される。ヒューズの一端側は共通
化されて図示しない配線より電源電圧が供給され、他端
側はその上のメタル層Ｍ２を介してＭ３層に接続され
て、前記のようなＭＯＳＦＥＴ回路に接続される。ヒュ
ーズが形成される半導体基板表面には、それが形成され
る部分を囲むようにガードリングが設けられる。そし
て、ガードリングに沿って上記Ｍ１とＭ２を接続するた
めに形成されるスルーホールＴＨ１と同じスールホール
ＴＨ１が溝状に形成される。ただし、上記スルーホール
ＴＨ１による溝は上記ヒューズが形成される部分は除
く。これに対して、Ｍ２とＭ３とを接続するスルーホー
ルＴＨ２と同じスルーＴＨ２が上記ガードリングにそっ
て形成される。これにより、ヒューズが形成される開口
部からの水等の侵入を防ぐ役割を果たす。

【００８９】図１６には、この発明に係る半導体記憶装
置の他の一実施例の概略ブロック図が示されている。特
に制限されないが、この実施例の半導体記憶装置は、ダ
イナミック型ＲＡＭに向けられており、公知の半導体集
積回路の製造技術によって単結晶シリコンのような１つ
の半導体基板上に形成される。

【００９０】この実施例のダイナミック型ＲＡＭは、そ
の入出力インターフェイスとメモリセルアレイが複数の
バンクに分けられていないということだけが前記シンク
ロナスＤＲＡＭと異なるだけである。つまり、ＲＡＳク
ロック制御回路ＲＳＡＳＧは、ロウアドレスストローブ
信号／ＲＡＳを受けて、ロウアドレスの取り込みタイミ
ング信号、ロウ系のプリデコーダやデコーダの動作タイ
ミング信号、ワード線選択タイミング信号あるいはセン
スアンプの活性化信号等を発生させる。

【００９１】制御回路ＣＯＮＴは、カラムアドレススト
ローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、出
力イネーブル信号／ＯＥ等を受け、動作モードの判定と
それに対応したカラム系の選択タイミング信号を発生さ
せる。リフレッシュ制御回路ＲＦＣは、上記ＲＡＳクロ
ック制御回路ＲＡＳＧＣを通してリフレッシュアドレス
をロウアドレスバッファＲＡＳＢに供給する。前記のよ
うにメモリセルアレイがメモリバンクに分かれてないの
で、Ｙ系の冗長回路ＹＲ１とＹＲ２は、前記図１の実施
例のようにメモリバンクに対応して同じものが４通り設
けられないが、メモリセルアレイの構成そのものは前記
実施例と同様であるので、バンクに対応したアドレスが
メモリブロックアドレス等に置き換えられて選択される
ものであり、上記メモリバンクに対応したメモリセルア
レイの選択方式が異なるだけで、冗長回路そのもは前記
実施例の類似の構成により実現されるものである。

【００９２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 複数のワード線及び予備のワード線及びそれと
交差するように配置された複数のビット線及び予備のビ
ット線との交点に設けられた複数のメモリセルからなる
メモリマットを備えた半導体記憶装置において、不良ワ
ード線又は不良ビット線を指示するアドレスに対してエ
ンコードされた記憶情報に従って切断される複数からな
るヒューズ手段を用い、それに対応した相補信号により
ゲート手段を制御して、それぞれに対応したワード線又
はビット線を選択する選択信号を伝達して一致／不一致
信号を形成することにより、少ない数のヒューズ手段に
より欠陥アドレスの記憶と比較を行うことができるとい
う効果が得られる。

【００９３】（２） 上記エンコードされた記憶情報と
して、２進の重みを持って形成するとともに、上記ゲー
ト手段を上記２進の重みに対応した相補信号によりスイ
ッチ制御される伝送ゲートＭＯＳＦＥＴをトリー状に構
成して、かかるトリー状の伝送ゲートＭＯＳＦＥＴを通
してワード線又はビット線を選択する選択信号を伝達さ
せることにより少ない回路素子数により比較回路を構成
することができるという効果が得られる。

【００９４】（３） 上記エンコードされた記憶情報と
して、２進の重みを持って形成するとともに、上記ゲー
ト手段を上記２進の重みに対応した相補信号とそれに対
応して２進の重みを持つ上記ワード線又はビット線を選
択するための選択信号とを受ける論理ゲート回路の組み
合わせにより構成することにより、少ない数の論理回路
により比較回路を構成することができるという効果が得
られる。

【００９５】（４） 上記エンコードされた記憶情報と
して、２進の重みを持って形成するとともに、上記ゲー
ト手段を上記２進の重みに対応した相補信号を論理回路
によりデコードしてスイッチ制御を形成し、対応するワ
ード線又はビット線を選択する選択信号を伝達させるこ
とにより比較的高速な比較判定結果が得られる比較回路
を構成することができるという効果が得られる。

【００９６】（５） 上記メモリセルをダイナミック型
メモリセルとし、上記ビット線を選択するためのアドレ
ス信号を上記ワード線を選択するためのアドレス信号に
対して時間差をもって遅く入力されるというアドレスマ
ルチプックス方式とし、上記メモリマットを上記ワード
線及び上記ビット線方向にそれぞれ複数個をマトリック
ス状態に配置し、上記ビット線の選択信号は、上記ビッ
ト線方向に配列された複数のメモリマットのビット線を
選択するカラムスイッチ回路に対応したアドレス選択回
路によりそれぞれ発生させるともに、上記不良ビット線
を指示するアドレスに対してエンコードされた記憶情報
を上記メモリマットのうちのワード線方向に配列された
複数のメモリマットを選択するマット選択信号とするこ
とにより、上記先に入力されるアドレス信号により救済
マットの有無を判定することができるので欠陥救済を行
いつつ、メモリアクセスを高速にできるという効果が得
られる。

【００９７】（６） 上記ゲート手段の出力部に上記ヒ
ューズ手段に不良情報が記憶されたことを示すイネーブ
ルヒューズによりその出力信号を有効にするゲート手段
と、上記ビット線方向に配列された複数からなる全ての
メモリマットを不良とするヒューズにより上記ゲート手
段の出力を無効にして、強制的に一致信号を発生する回
路を設けることにより、欠陥救済効率を高くすることが
できるという効果が得られる。

【００９８】（７） 上記各メモリマットに対応された
一致信号によりスイッチ回路を制御して対応するメモリ
マットの中の不良ビット線を示す２進化されたアドレス
信号を記憶するヒューズ手段から読み出された不良アド
レス信号を出力させ、上記複数のメモリマットに対応し
て設けられた上記複数からなるスイッチ回路の出力をワ
イヤードオア接続し、上記ワイヤードオア接続されて形
成された不良アドレス信号を分割されてプリデコードし
て、メモリアクセスのために入力されたビット線選択の
ためのアドレス信号の対応するプリデコード信号とをそ
れぞれ比較することにより、簡単な回路構成により救済
ビット線を判定することができるという効果が得られ
る。

【００９９】（８） 上記複数からなるメモリマットに
より１つのメモリバンクを構成し、かかるメモリバンク
を複数個備え、それぞれのメモリバンクに対して独立し
てメモリアクセスを行うようにすることにより、使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。

【０１００】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
において、メモリバンクは、間接回路領域を挟んで両側
にバンク０とバンク１を設けるというように２バンク構
成としてもよい。半導体基板上のレイアウト構成は、図
２の構成に限定されず、種々の実施形態を取ることがで
きる。この発明は、前記ダイナミック型ＲＡＭやシンク
ナロナスＤＲＡＭの他に、情報記憶キャパシタとして強
誘電体膜を採用したＦＲＡＭ、あるいはスタティック型
ＲＡＭ等各種半導体記憶装置の欠陥救済回路に広く利用
できるものである。

【０１０１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線及び予備の
ワード線及びそれと交差するように配置された複数のビ
ット線及び予備のビット線との交点に設けられた複数の
メモリセルからなるメモリマットを備えた半導体記憶装
置において、不良ワード線又は不良ビット線を指示する
アドレスに対してエンコードされた記憶情報に従って切
断される複数からなるヒューズ手段を用い、それに対応
した相補信号によりゲート手段を制御して、それぞれに
対応したワード線又はビット線を選択する選択信号を伝
達して一致／不一致信号を形成することにより、少ない
数のヒューズ手段により欠陥アドレスの記憶と比較を行
うことができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。

【図２】この発明に係る欠陥救済回路が搭載されたダイ
ナミック型ＲＡＭの一実施例を示す概略レイアウト図で
ある。

【図３】図２の冗長回路と各メモリマットの関係を説明
するためのブロック図である。

【図４】図３のメモリマットのメインワード線とサブワ
ード線との関係を説明するための要部ブロック図であ
る。

【図５】図４のメインワード線とセンスアンプとの関係
を説明するための要部ブロック図である。

【図６】図２のＳＤＲＡＭの冗長系のアドレス選択回路
を説明するための概略ブロック図である。

【図７】図６のカラム冗長部の詳細ブロック図である。

【図８】図７のカラム冗長部の一部の詳細な一部回路図
である。

【図９】図７のカラム冗長部の残り一部の詳細な一部回
路図である。

【図１０】この発明に係るＳＤＲＡＭの一例を説明する
ためのタイミング図である。

【図１１】この発明に係るＳＤＲＡＭのセンスアンプ部
の一実施例を示す要部回路図である。

【図１２】この発明に係るＳＤＲＡＭにおける欠陥救済
方法を説明するための構成図である。

【図１３】図７のカラム冗長部の一部の他の一実施例を
示す回路図である。

【図１４】図７のカラム冗長部の一部の更に他の一実施
例を示す回路図である。

【図１５】この発明に係る半導体記憶装置におけるカラ
ム冗長部に設けられるヒューズの一実施例を示すレイア
ウト図である。

【図１６】この発明に係る半導体記憶装置の他の一実施
例を示す概略ブロック図である。

【符号の説明】

ＭＡＲＹ…メモリセルアレイ、ＸＤ…Ｘデコーダ、ＷＤ
…ワードドライバ、ＳＡ…センスアンプ、ＹＤＥＣ…Ｙ
デコーダ、ＤＯＣ…データ出力制御回路、ＤＯＢ…デー
タ出力バッファ、ＤＩＢ…データ入力バッファ、ＲＡＤ
Ｂ…ロウアドレスバッファ、ＣＡＤＢ…カラムアドレス
バッファ、ＣＯＮＴ…制御回路、ＴＳＴＣ…テスト回
路、ＣＫＧ…クロック発生回路、ＹＲ…予備ビット線、
ＹＲ１…第１のカラム救済回路、ＹＲ２…第２のカラム
救済回路、ＹＲＳ…選択回路、ＲＥＦ…リフレッシュ制
御回路、ＭＷＬ…メインワードドライバ、ＹＤ…カラム
デコーダ、ＳＷＤ…サブワードドライバ、ＹＳＤ…カラ
ムドライバ、ＹＰＤ…プリデコーダ、ＭＡＴ…メモリマ
ット、ＢＳＤＥＣ…バンク選択回路、Ｂ０〜Ｂ３…冗長
回路（ロウ系）、ＲＡＤＢ０〜ＲＡＤＢ１３…バッファ
回路（ロウ系）、ＣＡＤＢ０〜ＣＡＤＢ１１…バッファ
回路（カラム系）、ＣＡＣ…カラムアドレスカウンタ、
ＹＲＳ…カラム冗長回路、ＭＳＤＥＣ…マット選択回
路、ＦＵＳＥ１，ＦＵＳＥ２…エンコードヒューズ、Ｓ
Ｗ…スイッチ回路、ＹＲＤ…カラム冗長ドライバ、ＦＵ
ＳＥ３…ヒューズ回路、Ｆ１〜Ｆ６…ヒューズ、Ｑ１〜
Ｑ２６…ＭＯＳＦＥＴ、Ｎ１〜Ｎ３…インバータ回路、
ＴＨ１〜ＴＨ２…スルーホール、Ｍ１…１層目メタル
層、Ｍ２…２層目メタル層、Ｍ３…３層目メタル層、Ｒ
ＡＳＳＢ…ＲＡＳクロック制御回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保内 修一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のワード線及び予備のワード線及び
   それと交差するように配置された複数のビット線及び予
   備のビット線との交点に設けられた複数のメモリセルか
   らなるメモリマットと、 不良ワード線又は不良ビット線を指示するアドレスに対
   してエンコードされた記憶情報に従って切断される複数
   からなるヒューズ手段と、 上記複数からなるヒューズ手段の切断の有無に対応して
   それぞれ形成された複数からなる相補信号を受け、それ
   ぞれに対応したワード線又はビット線を選択する選択信
   号を伝達して一致／不一致信号を形成する複数からなる
   ゲート手段と、 上記ゲート手段を通して形成された一致信号により、上
   記不良ワード線又は不良ビット線に代えて、予備のワー
   ド線又は予備のビット線の選択に切り換える欠陥救済回
   路を備えてなることを特徴とする半導体記憶装置。
2. 【請求項２】 上記エンコードされた記憶情報は、２進
   の重みを持って形成されるものであり、 上記ゲート手段は、上記２進の重みに対応した相補信号
   によりスイッチ制御される伝送ゲートＭＯＳＦＥＴがト
   リー状に構成されるとともに、かかるトリー状の伝送ゲ
   ートＭＯＳＦＥＴを通してワード線又はビット線を選択
   する選択信号が伝達されるものであることを特徴とする
   請求項１の半導体記憶装置。
3. 【請求項３】 上記エンコードされた記憶情報は、２進
   の重みを持って形成されるものであり、 上記ゲート手段は、上記２進の重みに対応した相補信号
   と、それに対応して２進の重みを持つ上記ワード線又は
   ビット線を選択するための選択信号とを受ける論理ゲー
   ト回路の組み合わせにより構成されてなるものであるこ
   とを特徴とする請求項１の半導体記憶装置。
4. 【請求項４】 上記エンコードされた記憶情報は、２進
   の重みを持って形成されるものであり、 上記ゲート手段は、上記２進の重みに対応した相補信号
   をデコードする論理回路と、かかる論理回路の出力信号
   によりスイッチ制御され、対応するワード線又はビット
   線を選択する選択信号が伝達されるものであることを特
   徴と請求項１の半導体記憶装置。
5. 【請求項５】 上記メモリセルは、ダイナミック型メモ
   リセルで構成されるものであり、 上記ビット線を選択するためのアドレス信号は、上記ワ
   ード線を選択するためのアドレス信号に対して時間差を
   もって遅く入力されるものであり、 上記メモリマットは、上記ワード線及び上記ビット線方
   向にそれぞれ複数個が配置され、 上記ビット線の選択信号は、上記ビット線方向に配列さ
   れた複数のメモリマットのビット線を選択するカラムス
   イッチ回路に対応したアドレス選択回路によりそれぞれ
   発生されるものであり、 上記不良ビット線を指示するアドレスに対してエンコー
   ドされた記憶情報は、上記メモリマットのうちのワード
   線方向に配列された複数のメモリマットを選択するマッ
   ト選択信号であることを特徴とする請求項１、請求項
   ２、請求項３又は請求項４の半導体記憶装置。
6. 【請求項６】 上記ゲート手段の出力部には、上記複数
   からなるヒューズ手段に不良情報が記憶されたことを示
   すイネーブル情報が書き込まれたヒューズ手段の記憶情
   報よりその出力信号を有効にするゲート手段と、 上記ビット線方向に配列された複数からなる全てのメモ
   リマットを不良とするヒューズ手段の記憶情報によりゲ
   ート手段の出力を無効にして、強制的に一致信号を発生
   する回路とが設けられるものであることを特徴とする請
   求項５の半導体記憶装置。
7. 【請求項７】 上記各メモリマットに対応された一致信
   号は、それに対応したスイッチ回路を制御するものであ
   り、 上記スイッチ回路は、対応するメモリマットの中の不良
   ビット線を示す２進化されたアドレス信号を記憶するヒ
   ューズ手段から読み出された不良アドレス信号を出力さ
   せるものであり、 上記複数のメモリマットに対応して設けられた上記複数
   からなるスイッチ回路の出力はワイヤードオア接続さ
   れ、 上記ワイヤードオア接続されて形成された不良アドレス
   信号は、分割されてプリデコードされ、メモリアクセス
   のために入力されたビット線選択のためのアドレス信号
   の対応するプリデコード信号とがそれぞれ比較されて不
   良ビット線に対するメモリアクセスであるか否かの信号
   が形成されるものであることを特徴とする請求項６の半
   導体記憶装置。
8. 【請求項８】 上記複数からなるメモリマットは１つの
   メモリバンクを構成するものであり、 上記のメモリバンクを複数個備えてなり、それぞれのメ
   モリバンクに対して独立してメモリアクセスを行うよう
   にしてなることを特徴とする請求項５、請求項６又は請
   求項７の半導体記憶装置。