KR100487918B1 - 불휘발성 강유전체 메모리 장치 - Google Patents

불휘발성 강유전체 메모리 장치 Download PDF

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Abstract

본 발명의 불휘발성 강유전체 메모리 장치는 데이터 저장을 위한 셀어레이들을 구비하는 셀어레이블럭 및 셀어레이블럭에 데이터를 저장하거나 저장된 데이터를 읽어내기 위한 구동신호를 셀어레이블럭으로 인가하는 셀어레이블럭 구동부를 구비하며, 셀어레이들과 구동신호가 전송되는 구동신호라인이 각기 서로 다른 레이어에 형성되는 멀티 금속 레이어를 구비한다. 이처럼, 반복적으로 사용되는 구동신호라인들을 복수의 멀티 레이어를 이용하여 셀어레이의 위에 설치함으로써 칩의 입체성을 살려 칩 레이아웃 면적을 줄일 수 있게 된다.

Description

불휘발성 강유전체 메모리 장치{FeRAM including new signal line architecture}
본 발명은 불휘발성 강유전체 메모리(FeRAM) 장치에 관한 것으로, 보다 상세하게는, 셀어레이를 구동시키기 위한 신호라인들을 효율적으로 배치하여 신호의 지연을 줄이고 특히 멀티 레이어를 이용하여 반복적으로 사용되는 구동부들의 신호라인들을 셀어레이 위에 형성함으로써 고집적시 칩의 레이아웃 면적을 줄일 수 있는 새로운 신호라인 배치 구조를 갖는 불휘발성 강유전체 메모리 장치에 관한 것이다.
일반적으로, 불휘발성 강유전체 메모리 장치 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM) 정도의 데이터 처리속도를 갖지며, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FeRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다. 이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프를 나타낸다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d, a 상태)를 유지하고 있음을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 이러한 d 및 a 상태를 각각 1 및 0으로 대응시켜 기억소자로 응용한 것이다.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀을 도시한 것이다.
도 2에 도시된 바와 같이, 일방향으로 비트라인 B/L이 형성되고, 비트라인과 교차하는 방향으로 워드라인 W/L이 형성되며, 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인 P/L이 형성된다. 게이트 단자가 워드라인에 연결되고 소오스 단자는 비트라인에 연결되도록 NMOS트랜지스터가 형성되고, 두 단자중 제 1 단자가 NMOS트랜지스터의 드레인에 연결되고 제 2 단자는 플레이트 라인 P/L에 연결되도록 강유전체 커패시터 FC1가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작을 설명하면 다음과 같다.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도이고, 도 3b는 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도이다.
우선 도 3a에 도시된 쓰기 모드의 경우를 설명하면, 외부에서 인가되는 칩 인에이블 신호 CSBpad가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호 WEBpad를 하이에서 로우로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 '1' 또는 '0'을 쓰기 위해서 해당 비트라인에 쓰기 인에이블신호 WEBpad에 동기되는 '하이' 또는 '로우' 신호를 인가한다.
즉, 아래 표 1과 같이 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터 FC1에는 로직값 '1'이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터 FC1에는 로직값 '0'이 기록된다.
[표 1]
W/L : H P/L
H L
B/L H X 1
L 0 X
다음으로 도 3b에 도시된 읽기 모드 동작을 설명한다.
외부에서 칩 인에이블 신호 CSBpad를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리 셀에 저장된 로직값 '1'에 상응하는 데이터 Qs를 파괴시킨다.
만약, 강유전체 메모리 셀에 로직값 '0'이 저장되어 있다면 그에 상응하는 데이터 Qns는 파괴되지 않는다.
이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 비트라인에 출력하게 되어 이를 이용해 센스앰프는 로직값 '1' 또는 '0'을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다.
따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 '1'을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 '0'을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호가 인가된 상태에서 플레이트 라인을 하이에서 로우로 비활성화시킨다.
FeRAM의 저장 용량이 증가하여 한정된 면적내에서 고집적도의 FeRAM 칩을 구현하기 위해서는 셀어레이, 주변 컨트롤 및 관련 회로들의 효율적인 재배치가 이루어져야 한다. 또한, 셀어레이 제어를 위해 동일한 컨트롤 블럭들이 반복적으로 사용되게 되는데 특히 고집적화에 있어서는 이처럼 반복적으로 사용되는 컨트롤 블럭들이 더욱 많아지게 되어 이들이 차지하는 면적이 많아져 추가적인 칩 레이아웃 면적이 요구된다.
따라서, 본 발명의 목적은 불휘발성 강유전 메모리의 셀어레이 및 코어 관련 회로의 구조를 효율적으로 배치하고, 반복적으로 사용되는 컨트롤 블럭들에 의해 차지되는 면적을 줄이는데 있다.
위와 같은 목적을 달성하기 위한 본 발명의 불휘발성 강유전체 메모리 장치는 데이터 저장을 위한 셀어레이들을 구비하는 셀어레이블럭 및 셀어레이블럭에 데이터를 저장하거나 저장된 데이터를 읽어내기 위한 구동신호를 출력하는 셀어레이블럭 구동부를 구비하며, 단위셀들과 구동신호가 전송되는 구동신호라인이 각기 서로 다른 레이어에 형성된 멀티 금속 레이어를 구비하는 것을 특징으로 한다.
본 발명의 불휘발성 메모리 장치는 데이터를 저장하는 단위셀들을 구비하는 다수의 셀어레이블럭들, 셀어레이블럭들의 일측에 설치되어 셀어레이블럭에 데이터를 저장하거나 저장된 데이터를 읽어내기 위한 구동신호를 셀어레이블럭으로 인가하는 셀어레이블럭 구동부, 셀어레이블럭들을 두 부분으로 구분하며 구동신호에 따라 셀어레이블럭에 기록될 데이터 또는 셀어레이블럭으로부터 읽혀진 데이터를 제어하는 제어 회로부 및 제어 회로부와 직각 방향으로 제어 회로부의 양측에 각각 설치되어 제어 회로부에 의해 구분된 셀어레이블럭들에 각각 공유되는 데이터 버스를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 제 1 실시예를 나타내는 구성도이다.
본 실시예의 불휘발성 강유전체 메모리 장치는 4개의 셀어레이블럭 Block 0 ∼ Block 3으로 구성된다. 그리고 컨트롤러, 버퍼, 디코더, 센스앰프 관련 회로 및 패드 배열 등과 같이 셀어레이블럭 Block 0 ∼ Block 3에 기록될 데이터 또는 상기 셀어레이블럭으로부터 읽혀진 데이터를 제어하는 셀어레이블럭 Block 0 ∼ Block 3 주변 회로들(이하, 제어 회로부라 함)(10)은 셀어레이블럭 Block 0 ∼ Block 3의 중간에 위치시켜 셀어레이블럭 Block 0 ∼ Block 3을 두 부분(Block 0, 1 및 Block 2, 3)으로 분리시킨다.
셀어레이블럭 Block 0 ∼ Block 3을 제어 회로부(10)와 연결시켜주는 데이터 버스 Data Bus(L) 및 Data Bus(R)는 제어 회로부(10)와 직각 방향으로 제어 회로부(10)의 양측으로 제어 회로부(10)에 의해 구분된 각 셀어레이블럭들 사이에 설치되어 해당 셀어레이블럭들 Block 0, 1 및 Block 2, 3에 공유된다.
즉, 셀어레이블럭 Block 0과 셀어레이블럭 Block 1 사이에 이들 셀어레이블럭에 공유되는 데이터 버스 Data Bus(L)가 설치되고, 셀어레이블럭 Block 2 과 셀어레이블럭 Block 3 사이에 이들 셀어레이블럭에 공유되는 또다른 데이터 버스 Data Bus(R)가 설치된다.
셀어레이블럭 Block 0 ∼ Block 3을 구동시키기 위한 구동신호를 출력하는 셀어레이블럭 구동부(20 내지 50)는 데이터 버스 Data Bus(L) 및 Data Bus(R)에 평행한 방향으로 각 셀어레이블럭 Block 0 ∼ Block 3의 일측에 설치된다.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 보다 상세하게 나타내는 구성도이다.
각 셀어레이블럭 Block 0 ∼ Block 3은 동일한 구조를 가지므로 이하 하나의 셀어레이블럭 Block 0과 그와 관련된 셀어레이블럭 구동부(20) 및 컬럼선택부 C/S 0에 대해서만 설명한다.
셀어레이블럭 Block 0은 다수개의 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n과, 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n에 대응되며 셀어레이블럭 구동부(20)로부터 인가받은 구동신호(MBPU신호, MBLC신호, SBPD신호, SBPU신호, SBSW1신호 및 SBSW2신호)와 미도시된 로우 어드레스 디코더로부터의 워드라인/플레이트라인 인에이블 신호를 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n으로 전송하는 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n로 구성된다.
셀어레이블럭 구동부(20)는 각 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n에 대응되는 다수의 서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)를 구비한다. 이러한 하나의 서브 셀어레이 선택 구동부(21a) 및 하나의 신호 구동부(21b)는 한쌍으로 유닛화된 서브 구동부를 이루며 이러한 서브 구동부는 셀의 워드라인/플레이트라인과 평행한 방향으로 셀어레이블럭 구동부(20)내에 반복적으로 다수개 설치된다. 또한, 서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)로부터의 신호들이 전송되는 신호라인들은 셀의 비트라인과 평행한 방향으로 각 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n의 일측에 설치된다.
이러한 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n로부터의 구동신호에 의한 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n의 데이터는 선택적으로 데이터 버스 Data Bus(L)로 전송된다.
도 6은 본 발명의 서브 셀어레이블럭 S_Block 00의 구조를 보다 상세하게 나타낸 구성도이다.
서브 셀어레이블럭 S_Block 00은 메인 비트라인 풀업 제어부 MBPUC 00와, 다수개의 메인 비트라인 로드 제어부 MBLC 00 ∼ MBLC 0k, 각 메인 비트라인 로드 제어부 MBLC 00 ∼ MBLC 0k에 다수개씩 대응되는 서브 셀어레이 SCA 00 ∼ SCA 0n (n 〉k) 및 컬럼선택부 C/S 0로 구성된다.
즉, 하나의 메인 비트라인 로드 제어부 MBLC 00에 다수개의 서브 셀어레이 SCA 00 ∼ SCA 0m (m〈 n)이 대응되도록 구성된다. 또한, 서브 셀어레이블럭 S_Block 00은 메인 비트라인 풀업 제어부 MBPUC 00, 메인 비트라인 로드 제어부 MBLC 00 ∼ MBLC 0k, 서브 셀어레이 SCA 00 ∼ SCA 0n 및 컬럼선택부 C/S 0에 공유되며 컬럼선택부 C/S 0에 의해 선택적으로 데이터 버스 Data Bus(L)와 연결되는 다수개의 메인 비트라인 MBL 00 ∼ MBL nn이 설치된다.
메인 비트라인 풀업 제어부 MBPUC 00는 읽기/쓰기 모드 시작전에 메인 비트라인 MBL 00 ∼ MBL nn의 전압을 풀업 시켜주며, 메인 비트라인 로드 제어부 MBLC 00 ∼ MBLC 0k는 메인 비트라인 MBL 00 ∼ MBL nn의 데이터 센싱시 메인 비트라인 MBL 00 ∼ MBL nn에 전류를 공급하여 메인 비트라인 MBL 00 ∼ MBL nn에 로드를 부가한다.
서브 셀어레이 SCA 00 ∼ SCA 0n에는 메인 비트라인 MBL 00 ∼ MBL nn에 대응되는 서브 비트라인 SBL 00 ∼ SBL nn 과 서브 비트라인 SBL 00 ∼ SBL nn에 연결되는 불휘발성 강유전체 메모리 셀들을 포함하는 다수개의 서브 셀어레이 유닛 SCAU 000 ∼ SCAU 0nn으로 구성된다. 또한, 서브 셀어레이 SCA 00 ∼ SCA 0n에는 서브 셀어레이 유닛 SCAU 00 ∼ SCAU nn에 공유되는 서브 비트라인 SBL 00 ∼ SBL nn에 수직 방향으로 워드 라인 WL 0 ∼ WL n, 플레이트 라인 PL 0 ∼ PL n, 서브 비트라인 풀다운 및 풀업 라인 SBPD 및 SBPU, 그리고 서브 비트라인 스위치 라인 SBSW 1, 2가 설치된다.
도 7 내지 도 9는 본 발명의 셀 어레이 블럭 Block 0의 회로 구성을 상세하게 나타낸 회로도이다.
도 7은 메인 비트라인 풀업 제어부 MBPUC의 회로 구성을 나타낸다.
메인 비트라인 풀업 제어부 MBPUC 00은 메인 비트라인 MBL 00 ∼ MBL nn과 전원전압단 VPP(VCC) 사이에 연결되어 프리차지시 게이트 단자로 인가되는 풀업 제어신호 MBPUC에 따라 전원전압 VPP(VCC)를 메인 비트라인 MBL 00 ∼ MBL nn에 공급하는 PMOS트랜지스터 P1들로 구성된다.
도 8은 컬럼선택부 C/S 0의 구조를 나타내는 회로도이다.
컬럼선택부 C/S 0는 비트라인 MBL 00 ∼ MBL nn과 데이터 버스 Data Bus(L) 사이에 병렬로 연결되어 각 게이트 단자로 인가되는 컬럼선택신호 CSN, CSP에 따라 메인 비트라인 MBL 00 ∼ MBL nn과 데이터 버스 Data Bus(L)를 선택적으로 연결시키는 한쌍의 NMOS트랜지스터 N1 및 PMOS트랜지스터 P2 들로 구성된다.
데이터 버스 Data Bus(L)로 전송된 데이터는 제어 회로부(10)의 센스 앰프로 전송되어 센싱 및 증폭된다.
도 9는 메인 비트라인 로드 제어부 MBLC 00 및 이에 대응되는 서브 셀어레이 SCA 00 ∼ SCA 0m 중 하나의 서브 셀 어레이 SCA 00의 구조를 상세한 나타낸 회로도이다.
메인 비트라인 로드 제어부 MBLC 00는 메인 비트라인 MBL 00 ∼ MBL nn과 전원전압단 VPP(VCC) 사이에 연결되어 게이트 단자로 인가되는 풀업 제어신호 MBPUCS에 따라 전원전압 VPP(VCC)를 메인 비트라인 MBL 00 ∼ MBL nn에 공급하여 메인 비트라인 MBL 00 ∼ MBL nn의 로드 역할을 하는 PMOS트랜지스터 P3, P4들로 구성된다.
서브 셀어레이 SCA 00는 동일한 구조를 갖는 다수개의 서브 셀어레이 유닛 SCAU 000 ∼ SCAU 00n으로 이루어진다.
서브 셀어레이 유닛 SCAU 00은 메인 비트라인 MBL 00과 서브 비트라인 SBL 00 사이에 연결되며 게이트 단자가 서브 비트라인 선택 스위치 라인 SBSW 1과 연결되는 NMOS트랜지스터 N2와, 서브 비트라인 SBL 00과 서브 비트라인 풀업 라인 SBPU 사이에 연결되며 게이트 단자가 서브 비트라인 선택 스위치 라인 SBSW 2와 연결되는 NMOS트랜지터 N3과, 서브 비트라인 SBL 00과 접지전원 사이에 연결되며 게이트 단자가 서브 비트라인 풀다운 라인 SBPU와 연결되는 NMOS트랜지스터 N4를 구비한다.
그리고, 서브 셀어레이 유닛 SCAU 00은 NMOS트랜지스터가 플레이트 라인 PL 0 ∼ PL n에 연결된 강유전체 커패시터와 서브 비트라인 SBL 00 사이에 연결되며 게이트 단자가 워드 라인 WL 0 ∼ WL n에 연결되도록 구성된 다수의 단위셀들을 구비한다.
또한, 서브 셀어레이 유닛 SCAU 00은 메인 비트라인 MBL 00과 접지전압 사이에 직렬로 연결되고 게이트 단자가 각각 서브 비트라인 SBL 00 및 메인 비트라인 풀업 MBPD 신호에 연결되는 NMOS트랜지스터 N5 및 N6을 구비한다.
도 10은 본 발명의 제 1 실시예에 따른 셀어레이블럭 구동부(20)와 셀어레이블럭 Block 0의 배선관계를 보다 상세하게 나타내는 도면이다.
본 실시예에서는 메인 비트라인 로드제어부 MBLC 및 이에 대응되는 하나의 서브 셀어레이 SCA 00과의 배선관계만을 나타내고 있다.
서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)들은 워드라인/플레이트라인과 평행한 방향으로 셀어레이블럭 Block 0의 일측에 설치된다. 그리고 서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)와 연결되어 구동신호들을 전송하는 신호라인들(이하, 제 1 신호라인이라 함)은 비트라인 MBL(SBL)과 평행한 방향으로 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n의 일측에 설치된다.
이러한 제 1 신호라인은 각 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n에 대응되어 해당 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n에 공유되도록 설치된다. 그리고 제 1 신호라인의 구동신호를 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n로 전송하기 위한 신호라인들(이하, 제 2 신호라인이라 함)은 워드라인/플레이트 라인 WL/PL 과 평행한 방향으로 설치된다.
도 11은 본 발명에 따른 불휘발성 강유전 메모리 장치의 제 2 실시예를 나타낸다.
본 실시예는 셀어레이블럭 구동부(20 내지 50)를 비트라인 MBL(SBL)과 평행하게 셀어레이블럭 Block 0 ∼ Block 3의 일측에 설치하는 것이 상술된 제 1 실시예와 상이하다.
도 12는 본 발명의 제 2 실시예에 따른 셀어레이블럭 구동부(20)와 셀어레이블럭 Block 0의 배선관계를 보다 상세하게 나타내는 도면이다.
본 실시예에서는 다수개의 서브 셀어레이 선택부(21a) 및 신호 구동부(21b)들이 쌍으로 비트라인 MBL(SBL)에 평행한 방향으로 셀어레이블럭 Block 0 ∼ Block 3의 측면에 반복적으로 설치된다.
서브 셀어레이 선택부(21a) 및 신호 구동부(21b)가 비트라인 MBL(SBL)과 평행하게 설치되므로 각 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n에 구동신호를 인가하기 위해 제 1 신호라인을 제 1 실시예와 달리 워드라인/플레이트라인 WL/PL과 평행한 방향으로 설치하여 모든 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n에 공유되도록 한다. 그리고 제 2 신호라인들은 비트라인 MBL(SBL)과 평행한 방향으로 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC0n로 인가되도록 설치된다.
여기에서, 신호 구동부(21b)로부터의 신호를 서브 셀어레이블럭 S_Block 00으로 전달하는 서브 셀어레이 구동부 S_BC 00 ∼ S_BC 0n의 각 구동부들은 서브 셀어레이 선택 구동부(21a)의 출력신호에 의해 제어되는 전송게이트로 구성될 수 있다.
그런데, 상술된 제 1 실시예 및 제 2 실시예에 있어서, 셀어레이블럭 Block 0 ∼ Block 3을 구동시키기 위한 셀어레이블럭 구동부(20)는 다수개의 동일한 서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)들이 반복적으로 사용하고 있으며, 이러한 반복사용은 칩이 고집적화가 될수록 더 많이 이루어지게 된다.
이로 인해 셀어레이블럭 구동부(20)로부터의 구동신호를 다수의 서브 셀어레이블럭 S_Block들로 전송하는 제 1 신호라인 및 제 2 신호라인들을 위한 공간이 칩이 고집적화 될수록 더욱 많이 필요하게 되고 이로 인해 전체적으로 칩의 레이아웃 면적이 증가하게 된다.
따라서, 칩의 입체성을 살려 칩 레이아웃 면적을 줄이기 위해 반복적으로 사용되는 제 1 신호라인 및 제 2 신호라인들이 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n 또는 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n 위로 통과하도록 하는 멀티 레이어를 이용한다.
즉, 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n 또는 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n을 구성하는 소자들이 형성되는 레이어와 제 1, 제 2 신호라인들이 형성되는 레이어를 서로 다르게 하는 것이다.
도 13은 상술된 제 1 실시예를 멀티 레이어로 형성한 경우를 보여주는 도면이다.
본 실시예에서는 제 1 신호라인이 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n 위로 지나가도록 형성된 멀티 레이어를 나타내고 있다. 그러나 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n에 한정되지 않고 제 1 신호라인이 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n 위로 지나가도록 형성할 수도 있다.
이처럼 멀티 레이어를 이용하면 종래 제 1 신호라인들이 설치되었던 공간이 필요하지 않으므로 동일한 서브 셀어레이 선택 구동부(21a) 및 신호 구동부(21b)들이 반복적으로 보다 많이 사용되어도 제 1 신호라인을 설치하기 위한 추가적인 레이아웃 면적을 필요로 하지 않게된다.
도 14는 상술된 제 2 실시예를 멀티 레이어로 형성한 경우를 보여주는 도면이다.
본 실시예에서는 제 1 신호라인을 워드라인/플레이트라인 WL/PL과 평행하게 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n 및 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n 위로 지나가도록 설치하고 있다.
이를 위해서는 서브 셀어레이블럭 구동부 S_BC 00 ∼ S_BC 0n 및 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n이 형성된 레이어 위에 절연층을 두고 그 위에 제 1 신호라인을 형성하여야 한다.
제 2 신호라인도 제 1 신호라인과 동일한 레이어상에 형성하고 도 15와 같이 서로 다른 레이어를 전기적으로 연결시켜주기 위한 연결선이 설치되는 중간 레이어를 더 형성하게 된다.
도 15는 본 발명의 멀티 레이어로 구현된 칩의 단면을 보여주는 단면도로 3개의 레이어가 사용되고 있다.
L1 레이어는 서브 셀어레이블럭 S_Block 00 ∼ S_Block 0n 또는 서브 셀어레이블럭 구동부 S_BC 00가 형성되는 레이어이며, L3 레이어는 제 1 신호라인 및 제 2 신호라인이 형성되는 레이어이다.
L2 레이어는 L1 레이어와 L3 레이어를 연결하기 위한 연결선이 설치되는 중간 연결 레이어이다.
물론, L2 레이어와 같은 중간 연결 레이어를 복수개로 하여 사용할 수 있음은 자명하다.
상술한 바와 같이, 본 발명의 불휘발성 강유전체 메모리 장치의 배치 방법은 셀어레이 및 코어 관련 레이아웃 면적을 효율적으로 줄여 신호의 딜레이 요소를 최적으로 조정할 수 있다. 특히, 고집적시 반복적으로 사용되는 구동신호 라인들을 복수의 멀티 레이어를 이용하여 입체적으로 셀어레이들을 위한 레이어와 다른 레이어에 형성함으로써 추가 레이아웃 면적이 필요없이 구동신호 라인들을 설치할 수 있게 되어 칩 사이즈를 줄일 수 있게된다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도.
도 2는 일반적인 불휘발성 강유전체 메모리 장치에 따른 단위 셀의 구성도.
도 3a는 일반적인 불휘발성 강유전체 메모리 장치의 쓰기 모드(Write Mode)의 동작을 나타낸 타이밍도.
도 3b는 일반적인 불휘발성 강유전체 메모리 장치의 읽기 모드(Read Mode)의 동작을 나타낸 타이밍도.
도 4는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 제 1 실시예를 나타내는 구성도.
도 5는 본 발명에 따른 불휘발성 강유전체 메모리 장치의 구성을 보다 상세하게 나타내는 구성도.
도 6은 본 발명의 서브 셀어레이블럭의 구조를 보다 상세하게 나타낸 구성도.
도 7은 메인 비트라인 풀업 제어부의 구조를 나타내는 회로도.
도 8은 컬럼선택부의 구조를 나타내는 회로도.
도 9는 메인 비트라인 로드 제어부 및 이에 대응되는 서브 셀어레이의 구조를 나타내는 회로도.
도 10은 본 발명의 제 1 실시예에 따른 셀어레이블럭 구동부와 셀어레이블럭의 배선관계를 보다 상세하게 나타내는 도면.
도 11은 본 발명에 따른 불휘발성 강유전 메모리 장치의 제 2 실시예를 나타내는 구성도.
도 12는 본 발명의 제 2 실시예에 따른 셀어레이블럭 구동부와 셀어레이블럭의 배선관계를 보다 상세하게 나타내는 도면.
도 13은 제 1 실시예를 멀티 레이어로 형성한 경우를 보여주는 도면.
도 14는 제 2 실시예를 멀티 레이어로 형성한 경우를 보여주는 도면.
도 15는 본 발명의 멀티 금속 레이어로 구현된 칩의 단면을 보여주는 단면도.

Claims (15)

  1. 서브 비트라인 및 메인 비트라인을 구비하되 서브 비트라인의 센싱전압이 전류로 변환되어 메인 비트라인에 센싱전압을 유도하는 계층화된 비트라인 구조의 셀어레이를 구비한 메모리 장치에 있어서,
    상기 셀어레이를 포함하며 격자형으로 배치된 복수개의 셀어레이블럭;
    상기 셀어레이블럭을 구동시키기 위한 구동신호를 상기 셀어레이블럭으로 전송하는 셀어레이블럭 구동부;
    상기 셀어레이블럭에 외부에서 입력된 데이터를 라이트하거나 상기 셀어레이블럭에서 리드된 데이터를 외부로 제공하는 동작을 제어하되, 상기 복수개의 셀어레이블럭들을 이등분하는 제1 대칭선상에 배치되는 제어 회로부; 및
    상기 메인 비트라인과 스위칭소자를 경유하여 연결되어 상기 제어 회로부와의 데이터 전달 경로의 역할을 하되, 상기 제1 대칭선에 수직이며 상기 복수개의 셀 어레이블럭들을 이등분하는 제2 대칭선상에서 상기 제어 회로부의 양쪽에 배치되는 복수의 데이터 버스
    를 구비하는 불휘발성 강유전체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 셀어레이블럭 구동부는 상기 제어 회로부와 평행한 방향으로 상기 셀어레이블럭의 외측에 배치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 구동신호가 전송되는 구동신호라인은 상기 비트라인들과 수직한 방향으로 설치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 셀어레이블럭 구동부는 상기 데이터 버스와 평행한 방향으로 상기 셀어레이블럭의 외측에 배치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 구동신호가 전송되는 구동신호라인은 상기 비트라인들과 평행한 방향으로 설치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  6. 제 3 항 또는 제 5 항에 있어서,
    상기 구동신호라인은 상기 비트라인들, 상기 셀어레이 및 상기 셀어레이블럭을 이루는 다른 소자들이 형성된 레이어와 다른 상위 레이어를 이용하여 상기 셀어레이블럭 위쪽에 배치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  7. 삭제
  8. 삭제
  9. 제 4 항에 있어서,
    상기 구동신호가 전송되는 구동신호라인은 상기 비트라인들과 평행한 방향으로 설치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 구동신호라인은 상기 비트라인들, 상기 셀어레이 및 상기 셀어레이블럭을 이루는 다른 소자들이 형성된 레이어와 다른 상위 레이어를 이용하여 상기 셀어레이블럭 위쪽에 배치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 제 2 항에 있어서,
    상기 구동신호가 전송되는 구동신호라인은 상기 비트라인들과 수직한 방향으로 설치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 구동신호라인은 상기 비트라인들, 상기 셀어레이 및 상기 셀어레이블럭을 이루는 다른 소자들이 형성된 레이어와 다른 상위 레이어를 이용하여 상기 셀어레이블럭 위쪽에 배치되는 것을 특징으로 하는 불휘발성 강유전체 메모리 장치.
  15. 삭제
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