JPH07130163A

JPH07130163A - 半導体メモリ

Info

Publication number: JPH07130163A
Application number: JP5273420A
Authority: JP
Inventors: Minoru Hatta; 実八田
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1993-11-01
Filing date: 1993-11-01
Publication date: 1995-05-19
Also published as: US5499215A

Abstract

(57)【要約】【目的】副データバスの寄生容量を減らし、消費電力を
増大させることなく、簡易な構成でもって大容量ＤＲＡ
Ｍの高速動作を実現する。【構成】ビット線方向に走る列ブロック選択線 /ＣＢ0
と、これに交差するセルアレーブロック内列選択線 /Ｃ
00とによって制御される列ブロック内セルアレーブロッ
ク内列選択線ＢＣ000 により、ビット線方向に走る副デ
ータバスＤ0,/ Ｄ0,…とセンスアンプＳＡ0,…，ＳＡ30
とを各々接続する。副データバス対の数はセルアレーブ
ロック内列選択線が同時選択する列の数だけあり、従来
のＤＲＡＭよりも多くなるが、センスアンプに接続され
るのは、各セルアレーブロックを複数に区画した列ブロ
ックのうち選択列ブロック内のものに限られるので、消
費電力は増えない。１本の副データバスに接続される列
スイッチトランジスタ１１、１２…の数は削減され、寄
生容量が減るので、高速動作が実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のセルアレーブロ
ックを有する大容量の半導体メモリの改良に間し、主に
大容量半導体ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）の改良に関する。

【０００２】

【従来の技術】近年、ＤＲＡＭの集積度は著しく向上
し、１チップで１６Ｍビットのメモリ容量を持つものま
で量産されるようになった。これら大容量ＤＲＡＭで
は、メモリセルからの読みだし電圧を一定以上確保する
必要があること、配線遅延を抑える必要があること、ま
た同時に動作させる領域を減らして低消費電力化を図る
必要があることなどの理由により、１ビット線、１ワー
ド線に接続されるメモリセルの数を無制限に増やすわけ
にはいかず、１チップ上のセルアレーを複数のセルアレ
ーブロックに分割する構成が用いられる。

【０００３】従来、この種の大容量ＤＲＡＭでは、列デ
コーダを複数のセルアレーブロックに対して１個配置
し、列デコーダ出力に接続された列選択線を各セルアレ
ーブロック間で共有されるよう、セルアレー上をビット
線と平行に各セルアレーブロック間に跨がるように配線
し、副データバスを各セルアレーブロック毎に列選択線
と直交するように配線し、副データバスと各セルアレー
ブロック内のセンスアンプとの接続を前記列選択線で制
御するのが普通であった。列選択線は通常、セルアレー
上をビット線と平行に走る２層目のアルミ等で形成され
る。１層目のアルミは通常ワード線のために使用されて
おり、列選択線はその上を通すことになる。以下、この
ような従来例について図１０、図１１及び図１２を参照
しながら説明する。

【０００４】図１２はチップ全体のブロック配置の概略
を示す図である。１Ｍｘ１６ビット構成の１６ＭＤＲＡ
Ｍの場合を例にとっている。セルアレーは大きく４つの
部分に分かれ、各々データ入出力端子Ｉ／Ｏ０〜３、Ｉ
／Ｏ４〜７、Ｉ／Ｏ８〜１１、Ｉ／Ｏ１２〜１５に対応
している。Ｉ／Ｏ０〜３に対応する部分のうち、更にそ
の半分を詳細に示すのが図１１である。この部分にはＩ
／Ｏ０及びＩ／Ｏ１に対応するメモリセル、センスアン
プ等が存在する。同図においてワード線は縦方向に、ビ
ット線は横方向に走っている。１Ｉ／Ｏ分のセルアレー
はさらに４つのセルアレーブロックに分割される。各々
のセルアレーブロックには行列に配列されたメモリセル
及びそのメモリセルのためのセンスアンプ等がある。

【０００５】小容量のＤＲＡＭでは、各セルアレーブロ
ック内のセンスアンプ等が配置されている部分に列デコ
ーダも配置されていたが、大容量ＤＲＡＭの場合、チッ
プ面積の節約のため、図１２に示すように各セルアレー
ブロック内ではなく、上記４つの大ブロック各々の一端
に列デコーダを配置し、列デコーダ出力に接続された列
選択線を２層目のアルミ等で、ビット線上をビット線と
平行に横方向に配線し、各セルアレーブロックで前記列
選択線を共有するような構成を採るのが普通である。

【０００６】図１０は各セルアレーブロックの内部及び
セルアレーブロック間の繋がりを詳細に示す図である。
この例ではシェアードセンスアンプ方式を採用してお
り、各セルアレーブロックの中央にセンスアンプＳＡ0,
ＳＡ1 …ＳＡ1022，ＳＡ1023が配置される。前記センス
アンプＳＡ0 …には、ビット線接続選択信号ＴＧ0 又は
ＴＧ1 によりスイッチトランジスタ２１，２２，２３，
２４…１４１，１４２，１４３，１４４又は３１，３
２，３３，３４…１５１，１５２，１５３，１５４を介
してビット線対ＢＬ0, /ＢＬ0,ＢＬ1, /ＢＬ1 …ＢＬ10
22， /ＢＬ1022，ＢＬ1023， /ＢＬ1023又はＢＵ0, /Ｂ
Ｕ0,ＢＵ1, /ＢＵ1 …ＢＵ1022， /ＢＵ1022，ＢＵ102
3， /ＢＵ1023が選択的に接続される。センス増幅動作
開始後、センスアンプは列選択線ＣＳ0,…ＣＳ511 によ
って、列スイッチトランジスタ９１，９２９３，９４を
介してブロック中央をワード線方向に走る副データバス
Ｄ0A， /Ｄ0A，Ｄ0B， /Ｄ0Bに選択的に接続される。

【０００７】今、例えばメモリセルＭ0 が選択されたと
すると、ビット線接続選択信号ＴＧ0 がアクティブにな
り、ワード線ＷＬ0 によって選択メモリセルＭ0 からビ
ット線対ＢＬ0, /ＢＬ0 上に読み出されたデータがセン
スアンプＳＡ0 で増幅される。その後、列選択線ＣＳ0
がアクティブになり、センスアンプＳＡ0 及びＳＡ1
が、各々列スイッチトランジスタ９１，９２及び９３，
９４を介して、副データバスＤ0A， /Ｄ0A及びＤ0B， /
Ｄ0Bに接続される。上記副データバスのうちメモリセル
Ｍ0 に繋がる副データバスＤ0A， /Ｄ0Aがブロック選択
スイッチＢＳ0 で選択されてＩ／Ｏ主データバス７に接
続され、その後、読み出し動作の場合は出力バッファ３
を介して入出力端子Ｉ／Ｏ０にデータを出力し、書き込
み動作の場合は入力バッファ４を介して入出力端子Ｉ／
Ｏ０からデータが入力される。

【０００８】

【発明が解決しようとする課題】このような従来のＤＲ
ＡＭでは、副データバスの寄生容量が大きくなり、高速
動作の障害になるという問題点があった。即ち、例えば
１セルアレーブロック中の副データバスを２対に分けた
図１０の例でも、１本の副データバスに接続される列ス
イッチトランジスタの数は５１２個にも達してしまい、
この列スイッチトランジスタのドレーン接合容量及びゲ
ートドレーン間容量が副データバスの寄生容量となっ
て、副データバスの寄生容量が大きくなる。その結果、
データの読み出し動作の際には、この大きな寄生容量を
持つ副データバスをセンスアンプで直接駆動しなければ
ならないため、副データバスを駆動するのに要する時間
が長くなり、高速化の障害となる欠点を有する。ここ
で、１セルアレーブロック中の副データバス対の数を増
やせば、１本の副データバスに接続される列スイッチト
ランジスタの数が減り、副データバスの寄生容量も減ら
すことができるが、この方法では、副データバス本数の
増加に伴う許容しがたいチップ面積の増大、及び消費電
力の増大を招くことになり、有効な解決手段とはならな
い。

【０００９】そこで、従来、例えば特開平１−２４１０
９３号公報に開示されるものでは、図１３に示すよう
に、各メモリセルアレーブロック２００、２０１…毎
に、多数のセンスアンプ２１０…の各々に対して分割ビ
ット線２２０…を設け、これ等多数の分割ビット線２２
０…を各々選択ゲートトランジスタ２３０…を介して多
数の共通ビット線（副データバス）２４０…に接続する
構成とし、選択されたメモリセルアレーの出力電圧（例
えばＢＬ1 、 /ＢＬ1 ）を共通ビット線（副データバ
ス）２４０に転送する前に、分割ビット線２２０上のセ
ンスアンプ２１０により増幅し、その後、センスアンプ
２１０の増幅機能を停止し、次いで分割ビット線２２０
を選択ゲートトランジスタ２３０…のＯＮにより共通ビ
ット線２４０に接続することにより、分割ビット線２２
０…の寄生容量を１つのＤＲＡＭのセル容量とし、前記
選択ゲートトランジスタ２３０…をＤＲＡＭセルのトラ
ンスファゲートの如く擬制した場合に相当させて、分割
ビット線２２０と共通ビット線２４０との容量比に応じ
た電圧に電荷再配分し、共通ビット線（副データバス）
の電圧振幅を圧縮して消費電力を減少させるようにした
ものが提案されている。

【００１０】しかしながら、前記提案のものでは、各セ
ンスアンプ２１０…が分割ビット線２２０…の電圧振幅
を十分に増幅した後に、共通ビット線にその電圧を伝達
することになるため、読み出し動作が遅くなり、またタ
イミングの制御も複雑になるという欠点を有する。

【００１１】更に、前記のような従来のＤＲＡＭには、
ビデオＲＡＭ等特殊機能を付加した半導体メモリへの展
開が困難であるという問題点もあった。即ち、ビデオＲ
ＡＭの場合、１ワード線分、又はその何分の１かのデー
タをシリアル入出力レジスタに転送し、画面表示を行う
ためにそのデータを高速にシリアル出力しなければなら
ないが、全体が１個のセルアレーブロックからなる小容
量ＤＲＡＭの場合には、全体で１個のシリアル入出力レ
ジスタを設け、ビット線対を直接シリアル入出力レジス
タに接続するような構成でこれを実現していた。しか
し、ワード線の数が増え、多数のセルアレーブロックに
分かれて存在している大容量ＤＲＡＭでは、１個のシリ
アル入出力レジスタを各セルアレーブロック間で共有し
ようとすると、各セルアレーブロック内のセンスアンプ
とシリアル入出力レジスタとの間を繋ぐためのデータ転
送用配線をビット線と平行に多数配線する必要がある。
ところが、そうすると従来の構成では上記データ転送用
配線が多数の列選択線と平行に走ることになり、配線層
を増やさなければこのような配線は困難になる。

【００１２】そこで、例えばシリアル入出力レジスタを
各セルアレーブロック毎に配置するようにすれば、従来
と同じくビット線対を直接シリアル入出力レジスタに接
続することができ、上記配線の問題は解決するが、これ
ではレジスタの数の増加に伴う許容しがたいチップ面積
の増大を招くことになり、有効な解決手段とはならな
い。

【００１３】本発明の目的は、消費電力を増大させるこ
となく、また製造コストを増大させることなく、簡易な
構成でもって、副データバスの寄生容量の削減による大
容量半導体メモリの高速動作を実現すると共に、シルア
ル入出力等の特殊機能を付加したＤＲＡＭや半導体シリ
アル入出力メモリ等を低製造コストで提供することにあ
る。

【００１４】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、複数のセルアレーブロックの各々をワ
ード線方向に複数の列ブロックに概念的に区画し、選択
メモリセルの属する１セルアレーブロック内の１列ブロ
ックのセンスアンプに対して副データバスを接続する構
成とする。

【００１５】即ち、請求項１記載の発明の半導体メモリ
は、行列に配列されたダイナミックメモリセル及び前記
ダイナミックメモリセルの信号を増幅するセンスアンプ
からなるセルアレーブロックを複数有する半導体メモリ
であって、複数の前記セルアレーブロック間で共有され
ると共に、前記各セルアレーブロック内を概念的に区画
した各々ワード線方向に隣接する所定の複数列からなる
複数の列ブロックのうち予め定めた所定の列ブロックを
選択し、ビット線とほぼ平行に配線された複数本の列ブ
ロック選択線と、前記各セルアレーブロック内に設けら
れると共に、前記各列ブロック選択線と交差する方向に
配線され、前記複数の列ブロックの各々から所定の複数
列を同時選択するセルアレーブロック内列選択線と、複
数の前記セルアレーブロック間で共有されると共に、前
記列ブロックの各々に対して前記セルアレーブロック内
列選択線が同時選択する前記所定の複数列のデータと同
じ数のデータを同時に伝達できるだけ設けられ、前記列
ブロック選択線とほぼ平行に配線された副データバス
と、前記複数本の列ブロック選択線と前記各セルアレー
ブロック内列選択線とが交差する位置に対応して各々設
けられ、前記列ブロック選択線及び前記セルアレーブロ
ック内列選択線のうち前記位置で交差するもの同志が共
にアクティブになったとき出力がアクティブになるよう
に機能する列ブロック内セルアレーブロック内列選択手
段と、前記各列ブロック内セルアレーブロック内列選択
手段の出力に接続され、且つ前記位置で交差する前記列
ブロック選択線により選択された複数のセルアレーブロ
ック毎の列ブロックのうち、前記位置で交差する前記セ
ルアレーブロック内列選択線が属するセルアレーブロッ
クの列ブロックにおいて、前記位置で交差する前記セル
アレーブロック内列選択線が選択する列のセンスアンプ
と前記副データバスとを連結する列スイッチ手段の入力
に接続された列ブロック内セルアレーブロック内列選択
線とを備える構成としている。

【００１６】

【作用】本発明は、上記構成により、センスアンプの増
幅動作開始後、選択メモリセルに関する列ブロック選択
線とセルアレーブロック内列選択線とがアクティブにさ
れ、これによりこの両選択線が交差する位置での列ブロ
ック内セルアレーブロック内列選択手段の出力がアクテ
ィブになって、この出力に接続された列ブロック内セル
アレーブロック内列選択線がアクティブになるので、選
択メモリセルを含むセルアレーブロック内の１個の列ブ
ロックが選択される。そして、この選択メモリセルの属
する１個の列ブロック内において、前記アクティブにな
った列ブロック内セルアレーブロック内列選択線に接続
された列スイッチ手段が動作して、前記セルアレーブロ
ック内列選択線が選択する列のセンスアンプと複数の副
データバスとが連結され、その複数の副データバスのう
ち、選択メモリセルに関する副データバスを通じて選択
メモリセルのデータの書き込み又は読み出しが行われ
る。

【００１７】ここに、副データバスは列ブロック選択線
と同じくビット線と平行な方向に配線されており、且つ
列ブロック選択線の数が従来の大容量ＤＲＡＭの列選択
線の数よりも大幅に少なくなるので、多数の副データバ
スを列ブロック選択線と同一配線層で、従来の大容量Ｄ
ＲＡＭの列選択線と同様、メモリセルアレーのビット
線、ワード線の上に重ねて配線することができて、配線
層の数は増えない。

【００１８】しかも、選択メモリセルを含むセルアレー
ブロック内において、その選択メモリセルを含む１個の
列ブロックが選択され、この選択された１個の列ブロッ
ク内において、セルアレーブロック内列選択線が選択す
る列のセンスアンプと複数の副データバスとが連結され
るので、副データバスに接続される列スイッチトランジ
スタの数が大幅に削減されて、寄生容量が大きく削減さ
れ、動作の高速化が実現される。

【００１９】また、副データバス対の数はセルアレーブ
ロック内列選択線によって同時選択される列の数だけ存
在するにも拘らず、その中でセンスアンプに接続される
のは選択列ブロック内にあるものに限られるので、副デ
ータバスを駆動するための消費電力は僅かであり、全体
として消費電力が増えることもない。

【００２０】更に、ビデオＲＡＭ等に展開する場合に
は、副データバスの本数が多く、しかも各セルアレーブ
ロック間で共有されているので、この各副データバス
を、各セルアレーブロック内のメモリセルとシリアル入
出力レジスタとの間のデータ転送に使用することがで
き、従ってデータ転送用の配線を新たに設けることなく
各セルアレーブロック間でシリアル入出力レジスタを共
用することができ、製造コストを低減することができ
る。

【００２１】

【実施例】

（第１の実施例）以下、本発明の一実施例について図
１、図２、図３、図４及び図５を参照しながら説明す
る。

【００２２】図５はＤＲＡＭのチップ全体のブロック配
置の概略を示す図である。図１２の従来例と同様、１Ｍ
ｘ１６ビット構成１６ＭＤＲＡＭの場合を例にとってい
る。セルアレーは大きく８つの部分に分かれ、各々デー
タ入出力端子Ｉ／Ｏ０〜１，Ｉ／Ｏ２〜３，Ｉ／Ｏ４〜
５，Ｉ／Ｏ６〜７，Ｉ／Ｏ８〜９，Ｉ／Ｏ１０〜１１，
Ｉ／Ｏ１２〜１３，Ｉ／Ｏ１４〜１５に対応している。
そのうちＩ／Ｏ０〜１に対応する部分を詳細に示すのが
図４である。この中には８つのセルアレーブロックが存
在し、各々のブロックの左半分がＩ／Ｏ０に、右半分が
Ｉ／Ｏ１に対応している。図でワード線は横方向に、ビ
ット線は縦方向に走っている。

【００２３】図１及び図２は各セルアレーブロックの内
部及びセルアレーブロック間の繋がりを詳細に示す図で
ある。同図では説明の都合上、左半分の、Ｉ／Ｏ０に対
応する部分のみを描いている。１Ｉ／Ｏ分の５１２列
は、ビット線方向に３２列ずつ１６の列ブロック、即ち
列ブロック０，列ブロック１，…列ブロック１５に概念
的に分割される。

【００２４】前記各セルアレーブロック０…の内部構成
及びその内部の各列ブロック０…の内部構成は同一であ
るので、以下、セルアレーブロック０内の列ブロック０
について説明する。列ブロック０は、前記図１０の従来
例の場合と同じく、シェアードセンスアンプ方式を採用
しており、センスアンプＳＡ0,ＳＡ1,…，ＳＡ30，ＳＡ
31がビット線接続選択信号ＴＧ0 又はＴＧ1 によって、
スイッチトランジスタ２１，２２，２３，２４…２５，
２６，２７，２８又は３１，３２，３３，３４…３５，
３６，３７，３８を介して、ビット線対ＢＬ0, /ＢＬ0,
ＢＬ1, /ＢＬ1,…，ＢＬ30， /ＢＬ30，ＢＬ31， /ＢＬ
31又はＢＵ0, /ＢＵ0,ＢＵ1, /ＢＵ1,…，ＢＵ30， /Ｂ
Ｕ30，ＢＵ31， /ＢＵ31に接続され、センス増幅動作が
行われる。前記各ビット線対には、各々１２８個のメモ
リセルが接続されているが、図では下側のビット線対に
対する１個のみを描いている。

【００２５】また、図１及び図２において、 /ＣＢ0, /
ＣＢ1,…， /ＣＢ15は、各々の列ブロック０…に割り付
けられた列ブロック選択線であって、各々、ビット線と
平行な方向に各セルアレーブロック０…間で共有される
ように配線される。

【００２６】更に、 /Ｃ00， /Ｃ01， /Ｃ10， /Ｃ11，
…はセルアレーブロック内列選択線であって、これ等の
セルアレーブロック内列選択線 /Ｃ00， /Ｃ01， /Ｃ1
0， /Ｃ11，…は各セルアレーブロック内のセンスアン
プ（セルアレーブロック０のみセンスアンプＳＡ0 、Ｓ
Ａ1,…，ＳＡ30，ＳＡ31を具体的に示す）の近傍をワー
ド線ＷＬ0 …と平行な方向に走り、各セルアレーブロッ
ク内で全体の１／２の列を１本おきに選択するために用
いられる。

【００２７】加えて、Ｄ0, /Ｄ0,…，Ｄ15， /Ｄ15は副
データバスであって、２列に１対、即ち各列ブロックに
１６対づつ、１Ｉ／Ｏ分では２５６対配置されると共
に、前記列ブロック選択線 /ＣＢ0 、 /ＣＢ1 …と同様
にビット線ＢＬ0, /ＢＬ0 …と平行な方向に各セルアレ
ーブロック間で共有されるように配線されている。上記
列ブロック選択線 /ＣＢ0 …及び副データバスＤ0, /Ｄ
0,…の配線には共に２層目のアルミが用いられる。ま
た、上記セルアレーブロック内列選択線 /Ｃ00…の配線
には、ワード線ＷＬ0 …と同じく１層目のアルミが用い
られる。

【００２８】また、セルアレーブロック０内の列ブロッ
ク０において、４１、４２はＮＯＲゲートからなる列ブ
ロック内セルアレーブロック内列選択手段であって、そ
の出力には列ブロック内セルアレーブロック内列選択線
ＢＣ000 、ＢＣ010 が接続される。一方の列ブロック内
セルアレーブロック内列選択線ＢＣ000 は、１列置きの
列スイッチトランジスタ（列スイッチ手段）１１，１
２，…，１５，１６のゲートに接続され、他方の列ブロ
ック内セルアレーブロック内列選択線ＢＣ010 は、残る
１列置きの列スイッチトランジスタ（列スイッチ手段）
１３，１４，…，１７，１８のゲートに接続される。こ
れ等の列スイッチトランジスタ１１、１２…１７、１８
は対応する１個置きの計１６個のセンスアンプＳＡ0,…
ＳＡ31に接続される。

【００２９】更に、ＤＡ0 、ＤＡ1 …はデータバスアン
プ及び１／１６データバス選択手段であって、前記副デ
ータバスＤ0 、 /Ｄ0 …Ｄ15、 /Ｄ15が接続され、その
複数のデータバスＤ0 、 /Ｄ0 …のうち選択メモリセル
を含む列の副データを選択する機能を有し、その内部構
成は後述するように図３に示される。

【００３０】更に、１はリード主データバス、２はライ
ト主データバス、３は出力バッファ、４は入力バッフ
ァ、Ｉ／Ｏ0 はデータ入出力端子である。

【００３１】次に、前記図１及び図２の構成のＤＲＡＭ
の動作を説明する。センス増幅動作開始後、選択メモリ
セルに関する列ブロック選択線及びセルアレーブロック
内列選択線がアクティブになる。今、列ブロック選択線
/ＣＢ0 及びセルアレーブロック内列選択線 /Ｃ00がア
クティブになりローレベルとなった場合を考えると、Ｎ
ＯＲゲートからなる列ブロック内セルアレーブロック内
列選択手段４１の出力に接続された列ブロック内セルア
レーブロック内列選択線ＢＣ000 がハイレベルになり、
列スイッチトランジスタ１１，１２…１５，１６が導通
し、１列置きの１６個のセンスアンプＳＡ0,…，ＳＡ30
が、２列に１対配置された１６対の副データバスＤ0, /
Ｄ0,…，Ｄ15， /Ｄ15に各々接続される。セルアレーブ
ロック内列選択線 /Ｃ00は全ての列ブロック間で共有さ
れているが、これと交差する列ブロック選択線との論理
積に従って各列ブロック、及び各セルアレーブロック毎
の列ブロック内セルアレーブロック内列選択線をアクテ
ィブにしているので、２５６対の副データバスの中でセ
ンスアンプと接続される副データバス対は、１列ブロッ
ク内の１６対のみとなる。また、セルアレーブロック内
列選択線 /Ｃ00…は各セルアレーブロック毎に存在する
が、アクティブになるのは選択メモリセルを含む選択セ
ルアレーブロックのもののみであり、副データバスには
上記選択セルアレーブロック内のセンスアンプのみが接
続される。

【００３２】今、例えばメモリセルＭ0 が選択されたと
すると、読み出し動作の場合には、センスアンプに接続
された上記１６対の副データバスのうち選択メモリセル
Ｍ0 に関するＤ0, /Ｄ0 のデータのみがデータバスアン
プ及び１／１６データバス選択回路ＤＡ0 で選択され且
つ増幅された後、リード主データバス１、出力バッファ
３を経てデータ入出力端子Ｉ／Ｏ０に出力される。

【００３３】一方、書き込み動作の場合は、データ入出
力端子Ｉ／Ｏ０から入力されたデータが入力バッファ４
を経てライト主データバス２に伝達され、さらに１／１
６データバス選択回路ＤＡ0 によって選択された副デー
タバスＤ0, /Ｄ0 を経てセンスアンプＳＡ0 を駆動し、
メモリセルＭ0 に書き込まれる。本実施例ではリード動
作の一層の高速化を図るため、主データバスをリード用
とライト用とに分離しているが、本発明を適用しながら
主データバスをリードとライトとで共用するＩ／Ｏデー
タバスとすることも勿論可能である。

【００３４】図３はデータバスアンプ及び１／１６デー
タバス選択回路ＤＡ0 の内部を詳細に示す図である。

【００３５】同図において、Ｓ0,…，Ｓ15は同一列ブロ
ック内の副データバス１６対の中から１対を選び出す１
／１６データバス選択信号、 /Ｗはライト信号である。
また、４４はＮＯＲゲート、４３、４５はインバータ、
５１、５２及び５３、５４は各々スイッチトランジス
タ、６１〜６７は電圧供給用トランジスタ、７１、７２
及び７４、７５はトランスファゲートを構成するトラン
ジスタ、７３及び７６はトランジスタである。また、８
１〜８４及び８５〜８８は、２個のトランジスタ１１
１、１１２と共に差動アンプを構成するトランジスタ、
１０１〜１０３は電圧供給用トランジスタ、１２１〜１
２９はカレントミラーアンプ対を構成するトランジス
タ、１３１及び１３２はリード列ブロック選択スイッチ
トランジスタ、１３３及び１３４はライト列ブロック選
択スイッチトランジスタである。

【００３６】次に、前記データバスアンプ及び１／１６
データバス選択回路ＤＡ0 の動作を説明すると、選択メ
モリセルがＭ0 ならば、１／１６データバス選択信号Ｓ
0 が選択されてアクティブになりハイレベルとなる。更
に、選択列ブロックでは列ブロック選択線 /ＣＢ0 がア
クティブになりローレベルとなるので、インバータ４５
の出力がハイレベルとなる。これによって直列接続され
たトランジスタ８３，８４が共にオンになり、読み出し
動作の場合には、副データバスＤ0, /Ｄ0 のデータがト
ランジスタ８１，８２，８３，８４，１１１，１１２に
よって構成される差動アンプを経て、トランジスタ１２
１，１２２，１２３，１２４，１２５，１２６，１２
７，１２８，１２９からなるカレントミラーアンプ対で
増幅され、リード列ブロック選択スイッチトランジスタ
１３１，１３２を経て、リード主データバス１を高速に
駆動する。この読み出し動作時は、ライト信号 /Ｗがハ
イレベルで、トランジスタ７１，７２からなるトランス
ファゲートがカットオフし、トランジスタ７３によりス
イッチトランジスタ５１，５２のゲートがローレベルと
なり、これがカットオフし、副データバスがライト主デ
ータバス２から切り離される。

【００３７】書き込み動作の場合は、ライト信号 /Ｗが
アクティブになりローレベルとなるので、１／１６デー
タバス選択信号Ｓ0 のレベルがトランスファゲートトラ
ンジスタ７１，７２を経てスイッチトランジスタ５１，
５２のゲートに印加されて、これがオンになり、更に選
択列ブロックであればライト列ブロック選択スイッチト
ランジスタ１３３，１３４がオンになり、これらを経て
副データバスＤ0, /Ｄ0 がライト主データバス２に接続
され、ライト主データバス２上のデータが副データバス
Ｄ0, /Ｄ0 に伝達される。

【００３８】以上、データ入出力端子Ｉ／Ｏ０に関する
動作を例にとって説明したが、他の入出力端子、Ｉ／Ｏ
１〜Ｉ／Ｏ１５に関する動作も同様であり、１６ビット
同時に読み出し又は書き込みが行われる。

【００３９】読み出し動作の場合には、副データバスは
センスアンプで直接駆動しなければならないが、本実施
例によれば、１本の副データバスに接続される列スイッ
チトランジスタの数は、各セルアレーブロックに２個づ
つの計１６個となり、図１０，１１及び１２に示した従
来例の場合の５１２個に比べると大幅に小さくなり、副
データバスの寄生容量が小さくなる。センスアンプの駆
動能力はレイアウト上の制約などもあり、あまり大きく
できないので、その負荷容量となる副データバスの寄生
容量を小さくすることは、高速動作の実現に大きな効果
がある。特に、対応する２つのビット線対（ＢＬ0, /Ｂ
Ｌ0 ，ＢＵ0, /ＢＵ0 ）…で１個のセンスアンプＳＡ0
…を共用するシェアードセンスアンプ方式であるので、
センスアンプを共用しない方式に比べて、１本の副デー
タバスに接続される列スイッチトランジスタの数を半減
できる。

【００４０】本実施例では、セルアレーブロック内列選
択線 /Ｃ00、 /Ｃ01…は１つのセルアレーブロック内
で、全体の１／２の列を選択することとしたが、全体の
１／４、１／８等でも良いことは勿論であるし、セルア
レーブロック内の全ての列を同時選択するようなもので
あっても構わない。副データバス対の数は、セルアレー
ブロック内列選択線 /Ｃ00…が同時選択する列の数に等
しくなるので、同時選択する列の数が少なければ、副デ
ータバス対の数が減り、１本当たりに接続される列スイ
ッチトランジスタの数が増え、寄生容量が大きくなる。
同時選択する列の数を多くすれば、副データバス対の数
が増え、１本当たりに接続される列スイッチトランジス
タの数が減り、寄生容量を小さくすることができる。た
だし、副データバス対の数があまりに増えると、配線の
間隔を狭くしなければならないので、製造プロセス上、
配線が困難になり、また配線間容量も無視できなくなっ
てくる。セルアレーブロック内列選択線 /Ｃ00…が同時
選択する列の数は、これらの要素を総合的に判断して決
められる。

【００４１】セルアレーブロック内列選択線 /Ｃ00， /
Ｃ01…が同時選択する列の数が同じ場合、列ブロック選
択線 /ＣＢ0 …が同時選択する列の数、即ち１つの列ブ
ロック内にある列の数が多ければ、センスアンプに接続
される副データバスの数も多くなるので消費電力が大き
くなる。列ブロック内の列の数を少なくすれば、センス
アンプに接続される副データバスの数が少なくなり、消
費電力は小さくなる。ただし、あまりに少なくすると列
ブロック選択線 /ＣＢ0 …の数が増え、配線スペースの
問題が生じると共に、列ブロック内セルアレーブロック
内列選択手段４１…の数も増えるので、これを配置する
スペースの問題も生じる。本実施例では１つの列ブロッ
ク内にある列の数を３２としたが、この程度であれば、
ポリシリコンワード線が裏打ちアルミ配線とコンタクト
をとっている部分に生じるスペース等を利用して、列ブ
ロック選択線 /ＣＢ0 …を通し、更に列ブロック内セル
アレーブロック内列選択手段４１…も配置することがで
きるので問題はない。また、同時にセンスアンプに接続
される副データバスの数も１６対に留まり、この程度で
あれば副データバス対の駆動に関わる消費電力が問題に
なることもない。

【００４２】（第２の実施例）図６は以上説明した第１
の実施例のＤＲＡＭに更にシリアル入出力レジスタを付
加した場合の第２の実施例を示す図である。同図におい
て、６はシリアル入出力レジスタであって、副データバ
スの各１対（Ｄ0 ， /Ｄ0 ）、（Ｄ1 ， /Ｄ1 ）…に対
してシリアル入出力レジスタ６の１ビットが接続される
よう、２５６ビットのレジスタが使用される。

【００４３】メモリセルからシリアル入出力レジスタ６
へデータを転送する場合は、センス増幅動作開始後、列
ブロック選択線 /ＣＢ0, /ＣＢ1,…， /ＣＢ15を全てア
クティブにする。これによって２５６対の副データバス
Ｄ0, /Ｄ0,Ｄ1, /Ｄ1,…，Ｄ255,/ Ｄ255 上に、選択ワ
ード線上のＩ／Ｏ０に対応する５１２ビットのデータの
うち、セルアレーブロック内列選択線 /Ｃ00…によって
選択される２５６ビットのデータが伝達される。これを
副データバスの一端に接続した２５６ビットシリアル入
出力レジスタ６の中へ取り込めば、転送動作が完了す
る。シリアル入出力レジスタ６に取り込まれたデータ
は、シリアルクロック入力ＳＣＬＫに同期して、シリア
ル入出力端子ＳＩ／Ｏ０からシリアルに出力される。

【００４４】逆に、シリアル入出力レジスタ６からメモ
リセルへデータを転送する場合には、センス増幅動作開
始前に列ブロック選択線 /ＣＢ0, /ＣＢ1,…， /ＣＢ15
を全てアクティブにする。この状態で、シリアル入出力
レジスタ６のデータに従って副データバスを駆動し、セ
ルアレーブロック内列選択線 /Ｃ00…によって選択され
る２５６列のビット線対に対して、メモリセルから直接
読み出された電位差を打ち消して、シリアル入出力レジ
スタ６のデータに従った電位差を、メモリセルから読み
出された電位差と同程度のレベルになるまで印加し、そ
の後に、センス増幅動作を開始する。これによって、選
択ワード線上のＩ／Ｏ０に対応する５１２個のメモリセ
ルのうち、セルアレーブロック内列列選択線によって選
択された２５６個にはシリアル入出力レジスタ６のデー
タが書き込まれ、残りの２５６個に対してはリフレッシ
ュが行われることになる。このようにしてメモリセルへ
転送されるシリアル入出力レジスタ６のデータは、シリ
アルクロック入力ＳＣＬＫに同期して、シリアル入出力
端子ＳＩ／Ｏ０からシリアルに入力される。

【００４５】以上、データ入出力端子Ｉ／Ｏ０に対応す
るメモリセル及びシリアル入出力レジスタ６に関する動
作を例にとって説明したが、他のデータ入出力端子に対
応するメモリセルに対しても同様にシリアル入出力レジ
スタが設けられており、１６ビット同時にメモリセルと
の間で転送動作が行われ、１６ビット同時にシリアル出
力またはシリアル入力が行われる。

【００４６】したがって、本第２の実施例によれば、各
セルアレーブロック内のメモリセルと、セルアレーブロ
ック外に設けられたシリアル入出力レジスタ６との間の
データ転送を、副データバスＤ0 ， /Ｄ0 …を介して行
うことができるので、データ転送用の配線を新たに設け
たりすることなく、各セルアレーブロック間でシリアル
入出力レジスタ６を共用することができ、チップ面積の
増大や配線層の増加を避けて、低製造コストでもってシ
リアル入出力機能付きのＤＲＡＭを提供することができ
る。

【００４７】（第３の実施例）図７は第３の実施例を示
し、前記図６の第２の実施例のシルアル入出力機能付き
のＤＲＡＭのシルアル入出力レジスタ６のビット数を変
更すると共に、更にスイッチ手段を設けたものである。
即ち、前記図６では、シリアル入出力レジスタ６のビッ
ト数は副データバス対の数と同じ２５６であるが、図７
のシリアル入出力レジスタ６´は、その２倍の５１２の
ビット数を有する。また、図７のスイッチ手段１５０
は、メモリサイクルを２回に分けることなく、副データ
バスＤ0,/ Ｄ0 …を２回連続使用してデータ転送するこ
とを可能とするものである。

【００４８】前記スイッチ手段１５０は、シルアル入出
力レジスタ６´の２ビットづつを副データバスの各１対
に対応させ、その副データバス１対を、対応する２ビッ
トのうち何れか一方のビットに選択的に接続するもので
ある。

【００４９】すなわち、メモリセルからシリアル入出力
レジスタ６´へデータを転送する場合には、センス増幅
動作開始後、上記第２の実施例と同様にして最初の２５
６ビットを入出力レジスタ６´の１ビット置きの２５６
ビットに転送し、その後ワード線やセンスアンプはその
ままにしてセルアレーブロック内列選択線 /Ｃ00、/ Ｃ
01…のみを他に変更すると、副データバス上のデータが
変わるので、その後、スイッチ手段１５０を切換えて副
データバスに連結する入出力レジスタ６´のビットを他
方に変更すれば、次の２５６ビットを入出力レジスタ６
´の他の１ビット置きの２５６ビットに続けて転送する
ことができる。

【００５０】また、シリアル入出力レジスタ６´からメ
モリセルへデータを転送する場合には、センス増幅動作
開始前に上記第２の実施例と同様にして入出力レジスタ
６´の最初の１ビット置きの２５６ビットに従ってビッ
ト線対に電位差をつけた後、セルアレーブロック内列選
択線 /Ｃ00、 /Ｃ01…及びスイッチ回路１５０を各々切
り換えて入出力レジスタ６´の残りの１ビット置きの２
５６ビットに従って残りのビット線対に電位差をつけ、
その後にセンス増幅動作を行えばよい。この場合には、
１ワード線上の全てのメモリセルに入出力レジスタ６´
のデータが書き込まれることになる。

【００５１】尚、前記図１のＤＲＡＭのアドレス空間は
１０２４行ｘ１０２４列であるのに対し、１本のワード
線上には１Ｉ／Ｏに対して５１２ビットのデータが存在
する関係上、１行分の１０２４ビットのデータは、各々
異なったセルアレーブロックに属する２本のワード線に
分かれて存在することになるので、これを利用して、シ
リアル入出力レジスタ６´のビット数を更に４倍の１０
２４として、異なるセルアレーブロックにある同一行ア
ドレスのデータを続けて転送することも可能である。こ
の場合にも、同一メモリサイクル内でセルアレーブロッ
ク内列選択線/ Ｃ00、 /Ｃ01…及びスイッチ回路１５０
を各々切り換えればよい。但し、入出力レジスタ６´の
４ビット分と副データバス１対とをスイッチ回路１５０
を介して接続し、セルアレーブロック内列選択線は異な
るセルアレーブロックのものを各々２本ずつ選択する必
要がある。

【００５２】（第４及び第５の実施例）図８及び図９
は、前記図６のシルアル入出力機能付きのＤＲＡＭから
ランダム入出力のための手段、即ちデータ入出力端子Ｉ
／Ｏ０〜１５、入力バッファ４、出力バッファ３、リー
ド主データバス１、ライト主データバス１、データバス
アンプ及びデータバス選択回路ＤＡ0 …を省略して、半
導体シリアル入出力メモリとしたものである。この半導
体シリアル入出力メモリのデータの読み出し及び書き込
み動作は前記第２の実施例及び第３の実施例と同様であ
るので、その説明を省略する。

【００５３】尚、前記第２ないし第４の実施例では、レ
ジスタをシリアル入出力レジスタ６、６´としたが、そ
の他、シリアル入力のみのレジスタ、シリアル出力のみ
のレジスタ、又は全くシリアル入出力機能のないレジス
タとすることも勿論可能である。また、シリアル入力レ
ジスタとシリアル出力レジスタとを別個に設け、共に副
データバスを介してメモリセルとの間でデータ転送を行
うこともできる。

【００５４】更に、前記第２ないし第４の実施例では、
シリアル入出力レジスタとメモリセルとの間でデータ転
送を行う場合には、列ブロック選択線 /ＣＢ0 …を全て
アクティブにするとしたが、列ブロック選択線 /ＣＢ0
…を選択的にアクティブにして、レジスタの一部に対す
る転送、即ちスプリット転送を行うようにしてもよい。
これらは全て本発明の範囲内である。

【００５５】

【発明の効果】以上説明したように、本発明の半導体メ
モリによれば、ビット線方向に走る列ブロック選択線及
びワード線方向に走るセルアレーブロック内列選択線の
両方によって１個のセルアレーブロック内の１個の列ブ
ロックを選択し、この選択された１個の列ブロック内に
おいて、列ブロック内セルアレーブロック内列選択線に
よって選択されたセンスアンプのみを、ビット線方向に
走る副データバスに接続するようにしたので、副データ
バスの本数が増えても、消費電力は増えることがなく、
副データバス１本当たりの列スイッチトランジスタの数
が大幅に削減されて、寄生容量の低減による高速動作が
実現される。

【００５６】また、本発明の半導体メモリによれば、Ｄ
ＲＡＭにシリアル入出力レジスタ等を付加する場合や、
半導体シリアル入出力メモリとする場合にも、副データ
バスをメモリセルとシリアル入出力レジスタとの間のデ
ータ転送に使用ことができるので、新たな配線層を追加
することなく、各メモリセルアレーブロック間でシリア
ル入出力レジスタを共有することができ、製造コストを
低減することができる効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＲＡＭのセルアレーブロ
ック内部及びセルアレーブロック間の繋がりを示す回路
図である。

【図２】本発明の一実施例のＤＲＡＭのセルアレーブロ
ック内部及びセルアレーブロック間の繋がりを図１より
も実際のレイアウトに近い形に模式的に描いた模式図で
ある。

【図３】同ＤＲＡＭのデータバスアンプ及びデータバス
選択回路の内部構成を示す回路図である。

【図４】同ＤＲＡＭの全体の１／８のセルアレーを示す
ブロック配置図である。

【図５】同ＤＲＡＭのチップ全体の構成を示すブロック
配置図である。

【図６】本発明の第２の実施例を示し、ＤＲＡＭにシリ
アル入出力レジスタを付加したブロック構成図である。

【図７】本発明の第３の実施例を示し、ＤＲＡＭにシリ
アル入出力レジスタ及びスイッチ手段を付加したブロッ
ク構成図である。

【図８】本発明の第４の実施例を示す半導体シリアル入
出力メモリのブロック構成図である。

【図９】本発明の第５の実施例を示し、半導体シリアル
入出力メモリにスイッチ手段を付加したブロック構成図
である。

【図１０】従来の半導体メモリのセルアレーブロック内
部及びセルアレーブロック間の繋がりを示す回路図であ
る。

【図１１】従来の半導体メモリの全体の１／８部分のセ
ルアレーを示すブロック配置図である。

【図１２】従来の半導体メモリのチップ全体の構成を示
すブロック配置図である。

【図１３】他の従来の半導体メモリの構成を示すブロッ
ク配置図である。

【符号の説明】

/ＣＢ0, /ＣＢ1… /ＣＢ15 列ブロック選択
線 /Ｃ00， /Ｃ01，/Ｃ10， /Ｃ11 セルアレーブロ
ック内列選択線Ｄ0, /Ｄ0,…Ｄ15， /Ｄ15 副データバスＢＣ000,ＢＣ010 列ブロック内セルアレ
ーブロック内列選択線Ｍ0 …Ｍ30、Ｍ31 メモリセルＳＡ0 、ＳＡ1…ＳＡ30、ＳＡ31 センスアンプ４１，４２ＮＯＲゲート（列ブロック
内セルアレーブロック内列選択手段）１リード主データバス２ライト主データバス６、６´ シリアル入出力レジスタ１１、１２、１３、１４…１５、１６、１７、１８
列スイッチトランジスタ（列スイッチ手段）１５０スイッチ手段

Claims

【特許請求の範囲】

【請求項１】行列に配列されたダイナミックメモリセ
ル及び前記ダイナミックメモリセルの信号を増幅するセ
ンスアンプからなるセルアレーブロックを複数有する半
導体メモリであって、複数の前記セルアレーブロック間で共有されると共に、
前記各セルアレーブロック内を概念的に区画した各々ワ
ード線方向に隣接する所定の複数列からなる複数の列ブ
ロックのうち予め定めた所定の列ブロックを選択し、ビ
ット線とほぼ平行に配線された複数本の列ブロック選択
線と、前記各セルアレーブロック内に設けられると共に、前記
各列ブロック選択線と交差する方向に配線され、前記複
数の列ブロックの各々から所定の複数列を同時選択する
セルアレーブロック内列選択線と、複数の前記セルアレーブロック間で共有されると共に、
前記列ブロックの各々に対して前記セルアレーブロック
内列選択線が同時選択する前記所定の複数列のデータと
同じ数のデータを同時に伝達できるだけ設けられ、前記
列ブロック選択線とほぼ平行に配線された副データバス
と、前記複数本の列ブロック選択線と前記各セルアレーブロ
ック内列選択線とが交差する位置に対応して各々設けら
れ、前記列ブロック選択線及び前記セルアレーブロック
内列選択線のうち前記位置で交差するもの同志が共にア
クティブになったとき出力がアクティブになるように機
能する列ブロック内セルアレーブロック内列選択手段
と、前記各列ブロック内セルアレーブロック内列選択手段の
出力に接続され、且つ前記位置で交差する前記列ブロッ
ク選択線により選択された複数のセルアレーブロック毎
の列ブロックのうち、前記位置で交差する前記セルアレ
ーブロック内列選択線が属するセルアレーブロックの列
ブロックにおいて、前記位置で交差する前記セルアレー
ブロック内列選択線が選択する列のセンスアンプと前記
副データバスとを連結する列スイッチ手段の入力に接続
された列ブロック内セルアレーブロック内列選択線とを
備えたことを特徴とする半導体メモリ。
【請求項２】複数の副データバスのうち、選択メモリ
セルを含む列に関する副データバスを選択的に主データ
バスに連結するデータバス選択手段を備えて、半導体ダ
イナミックランダムアクセスメモリとして機能すること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】センスアンプは、複数のビット線対の何
れか一対が選択的に接続されるシェアード方式のセンス
アンプであることを特徴とする請求項１又は請求項２記
載の半導体メモリ。
【請求項４】列ブロック内セルアレーブロック内列選
択手段は、ＮＯＲゲートにより構成されることを特徴と
する請求項１、請求項２又は請求項３記載の半導体メモ
リ。
【請求項５】主データバスは、リード主データバスと
ライト主データバスとからなることを特徴とする請求項
１、請求項２、請求項３又は請求項４記載の半導体メモ
リ。
【請求項６】データバス選択手段は、データの読み出
し動作時において、差動アンプを介して副データバスを
選択的に主データバスに連結するものであることを特徴
とする請求項２又は請求項５記載の半導体メモリ。
【請求項７】複数本の列ブロック選択線と複数本の副
データバスとは、同一の配線層に形成されることを特徴
とする請求項１、請求項２、請求項３、請求項４、請求
項５又は請求項６記載の半導体メモリ。
【請求項８】複数の副データバスが連結された少なく
とも１個のレジスタを備えて、前記レジスタと選択ワー
ド線上の複数のメモリセルの全部又は一部との間で、対
応する前記副データバスを介したデータ転送を行うこと
を特徴とする請求項１ないし請求項７記載の半導体メモ
リ。
【請求項９】副データバスとレジスタの各ビットとの
間の連結関係を切換えるスイッチ手段を介して複数の副
データバスに連結された少くとも１個のレジスタを備
え、１つのメモリサイクルの途中でセルアレーブロック
内列選択線及び前記スイッチ手段の切換えにより、前記
副データバス上のデータをも切換え、前記レジスタと選
択ワード線上のメモリセルの全体又は一部との間で前記
副データバスを１メモリサイクル内で複数回介したデー
タ転送を行うことを特徴とする請求項１ないし請求項７
記載の半導体メモリ。
【請求項１０】レジスタは、シリアル入力機能、シリ
アル出力機能又はシリアル入出力機能を有して、シリア
ル入力機能、シリアル出力機能又はシリアル入出力機能
付きの半導体ダイナミックランダムアクセスメモリとし
て機能することを特徴とする請求項８又は請求項９記載
の半導体メモリ。
【請求項１１】レジスタは、シリアル入力機能、シリ
アル出力機能又はシリアル入出力機能を有して、半導体
シリアル入出力メモリとして機能することを特徴とする
請求項８又は請求項９記載の半導体メモリ。