JPH02143982A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH02143982A JPH02143982A JP63296821A JP29682188A JPH02143982A JP H02143982 A JPH02143982 A JP H02143982A JP 63296821 A JP63296821 A JP 63296821A JP 29682188 A JP29682188 A JP 29682188A JP H02143982 A JPH02143982 A JP H02143982A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミック型メモリセルを集積した半導体
記憶装置（ＤＲＡＭ）に係り、特に多重化ビット線構造
の高集積化ＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係り、特に多重化ビット線構造
の高集積化ＤＲＡＭに関する。
（従来の技術）
Ｍ ＯＳ型半導体記憶装置のうちＤＲＡＭは、メモリセ
ルへの３次元化構造の導入と微細加工技術により、最も
高集積化が進んでいる。現在、最小加工寸法が０．５μ
ｍ程度の１６ＭビットＤＲＡＭの試作が各社で行われて
いる。
ルへの３次元化構造の導入と微細加工技術により、最も
高集積化が進んでいる。現在、最小加工寸法が０．５μ
ｍ程度の１６ＭビットＤＲＡＭの試作が各社で行われて
いる。
この様なりＲＡＭの高集積化に伴い、必然的にチップサ
イズは大きくなる傾向にある。従って１ウェハ当りのチ
ップ収率を考えると、如何に小さいチップを作るかとい
うことも大きい課題となる。
イズは大きくなる傾向にある。従って１ウェハ当りのチ
ップ収率を考えると、如何に小さいチップを作るかとい
うことも大きい課題となる。
つまり、チップ・レイアウトを最適化し、セル占有率（
チップ面積に占める全メモリセル面積の割合い）を大き
くすることが量産時においては重要な意味を持つ。この
様な観点から、コア回路の方式として現在までに多重化
ビット線方式が提案されている。これは、通常のＤＲＡ
Ｍではビット線対がカラム・デコーダの出力線であるカ
ラム選択信号線により選ばれて直接入出力線とデータの
やりとりを行うのに対し、ビット線対をカラム方向に複
数に分割してこれらと入出力線の間にデータ中継用の上
位ビット線対を配設するものである。
チップ面積に占める全メモリセル面積の割合い）を大き
くすることが量産時においては重要な意味を持つ。この
様な観点から、コア回路の方式として現在までに多重化
ビット線方式が提案されている。これは、通常のＤＲＡ
Ｍではビット線対がカラム・デコーダの出力線であるカ
ラム選択信号線により選ばれて直接入出力線とデータの
やりとりを行うのに対し、ビット線対をカラム方向に複
数に分割してこれらと入出力線の間にデータ中継用の上
位ビット線対を配設するものである。
第１３図は、従来提案されている典型的な多重化ビット
線方式のＤ ＲＡ Ｍのコア回路構成を１カラムについ
て示したものである。メモリアレイは、カラム方向に複
数個のサブセルアレイ１（１，〜ｉｎ）に分割されてい
る。各サブセルアレイ１毎にビット線対ＢＬ、ＢＬ （
ＢＬｌ。
線方式のＤ ＲＡ Ｍのコア回路構成を１カラムについ
て示したものである。メモリアレイは、カラム方向に複
数個のサブセルアレイ１（１，〜ｉｎ）に分割されてい
る。各サブセルアレイ１毎にビット線対ＢＬ、ＢＬ （
ＢＬｌ。
ＢＬＩ 〜ＢＬｎ 、ＢＬｎ ）が配設され、これらの
ビット線対ＢＬ、ＢＬにそれぞれメモリセル・データを
増幅するｎチャネルＭＯＳトランジスタからなるフリッ
プフロップ型センスアンプ（以下、ＮＭＯＳセンスアン
プと称する） ２ （２ｔ 〜２ｎ ）とｐチャネルＭ
ＯＳトランジスタからなるフリップフロップ型センスア
ンプ（以下、ＰＭＯＳセンスアンプと称する）３ （３
１〜３ｎ）が設けられている。ＮＭＯＳセンスアンプ２
は、低レベル側の増幅を行ない、ＰＭＯＳセンスアンプ
３は高レベル側の増幅を行う。カラム方向の複数のビッ
ト線対ＢＬ、ＢＬに対して１対の上位ビット線対ＧＢＬ
、ＧＢＬが配設されている。ビット線対ＢＬ、ＢＬはそ
れぞれ、サブセルアレイ選択信号線５ｌ−５ｎにより制
御されるトランスフアゲトＭＯ５トランジスタＱ １＊
Ｑ２ ｒ ・・・、Ｑ３゜Ｑ４を介して上位ビット
線対ＧＢＬ、ＧＢＬに接続される。上位ビット線対ＧＢ
Ｌ、ＧＢＬには、ゾ インアンプ４が設けられている。上位ビット線対ＧＢＬ
、ＧＢＬはカラム選択信号線Ｃ３Ｌにより駆動されるト
ランスファゲートＭＯＳトランジスタＱ５．Ｑ６を介し
て入出力線、Ｉｌｏ、Ｉｌｏとデータのやりとりを行う
ようになっている。
ビット線対ＢＬ、ＢＬにそれぞれメモリセル・データを
増幅するｎチャネルＭＯＳトランジスタからなるフリッ
プフロップ型センスアンプ（以下、ＮＭＯＳセンスアン
プと称する） ２ （２ｔ 〜２ｎ ）とｐチャネルＭ
ＯＳトランジスタからなるフリップフロップ型センスア
ンプ（以下、ＰＭＯＳセンスアンプと称する）３ （３
１〜３ｎ）が設けられている。ＮＭＯＳセンスアンプ２
は、低レベル側の増幅を行ない、ＰＭＯＳセンスアンプ
３は高レベル側の増幅を行う。カラム方向の複数のビッ
ト線対ＢＬ、ＢＬに対して１対の上位ビット線対ＧＢＬ
、ＧＢＬが配設されている。ビット線対ＢＬ、ＢＬはそ
れぞれ、サブセルアレイ選択信号線５ｌ−５ｎにより制
御されるトランスフアゲトＭＯ５トランジスタＱ １＊
Ｑ２ ｒ ・・・、Ｑ３゜Ｑ４を介して上位ビット
線対ＧＢＬ、ＧＢＬに接続される。上位ビット線対ＧＢ
Ｌ、ＧＢＬには、ゾ インアンプ４が設けられている。上位ビット線対ＧＢＬ
、ＧＢＬはカラム選択信号線Ｃ３Ｌにより駆動されるト
ランスファゲートＭＯＳトランジスタＱ５．Ｑ６を介し
て入出力線、Ｉｌｏ、Ｉｌｏとデータのやりとりを行う
ようになっている。
第１４図は、この様な多重化ビット線構造のＤＲＡＭコ
ア回路での読出し動作を示すタイミング図である。外部
からのロウ・アドレス・ストローブ信号ＲＡＳが“Ｈル
ベルからＬ”レベルに変化してＤＲＡＭチップはアクテ
ィブ状態に入る。その後−本のワード線ＷＬが選択され
、例えばサブセルアレイ１１内の１ｍのメモリセルが選
択されたとする。このメモリセルのデータは一方のビッ
ト線ＢＬｌに転送され、同時に選択されたダミーセルの
データはもう一方のビ・ソト線ＢＬ、に転送される。そ
の後ＮＭＯＳセンスアンプ２１および３１が活性化され
、読み出されたデータが増幅される。次にサブセルアレ
イ選択信号線ＳＩ ＳｎのうちＳｌのみが選択されて′
Ｈルベルとなり、ビット線対ＢＬ１．ＢＬ１のデータは
ＭＯＳトランジスタＱ１．Ｑ２を介して上位ビット線対
ＧＢＬ、ＧＢＬに転送される。上位ビット線対ＧＢＬ、
ＧＢＬに転送されたデータはメインアンプ４で増幅され
、カラム選択信号線ＣＳＬにより選択されるＭＯＳトラ
ンジスタＱｓ 、Ｑ６を介して人出力線Ｉ１０．Ｉ１０
に転送される。
ア回路での読出し動作を示すタイミング図である。外部
からのロウ・アドレス・ストローブ信号ＲＡＳが“Ｈル
ベルからＬ”レベルに変化してＤＲＡＭチップはアクテ
ィブ状態に入る。その後−本のワード線ＷＬが選択され
、例えばサブセルアレイ１１内の１ｍのメモリセルが選
択されたとする。このメモリセルのデータは一方のビッ
ト線ＢＬｌに転送され、同時に選択されたダミーセルの
データはもう一方のビ・ソト線ＢＬ、に転送される。そ
の後ＮＭＯＳセンスアンプ２１および３１が活性化され
、読み出されたデータが増幅される。次にサブセルアレ
イ選択信号線ＳＩ ＳｎのうちＳｌのみが選択されて′
Ｈルベルとなり、ビット線対ＢＬ１．ＢＬ１のデータは
ＭＯＳトランジスタＱ１．Ｑ２を介して上位ビット線対
ＧＢＬ、ＧＢＬに転送される。上位ビット線対ＧＢＬ、
ＧＢＬに転送されたデータはメインアンプ４で増幅され
、カラム選択信号線ＣＳＬにより選択されるＭＯＳトラ
ンジスタＱｓ 、Ｑ６を介して人出力線Ｉ１０．Ｉ１０
に転送される。
以上の多重化ビット線方式のＤ ＲＡ Ｍ設計に当たっ
て留意しなければならないのは、第１に、ビット線容量
Ｃｓをある値以下に設定しなければならないことであ
る。メモリセルの容量をＣｓとすると、センスアンプで
増幅できるＣ ｓ ／ Ｃｓの最大値が存在するからで
ある。第２に、ビット線対ＢＬ、ＢＬと上位ビット線対
ＧＢＬ、ＧＢＬを短絡するタイミングまでにビット線対
ＢＬ、ＢＬ間の電位差を十分大きく増幅することである
。以上の条件を満足する限りにおいて、他の回路形式も
可能となる。
て留意しなければならないのは、第１に、ビット線容量
Ｃｓをある値以下に設定しなければならないことであ
る。メモリセルの容量をＣｓとすると、センスアンプで
増幅できるＣ ｓ ／ Ｃｓの最大値が存在するからで
ある。第２に、ビット線対ＢＬ、ＢＬと上位ビット線対
ＧＢＬ、ＧＢＬを短絡するタイミングまでにビット線対
ＢＬ、ＢＬ間の電位差を十分大きく増幅することである
。以上の条件を満足する限りにおいて、他の回路形式も
可能となる。
この多重化ビット線方式は、従来の方式と比較してカラ
ム・デコーダの数を少なくできるため、４Ｍビット、１
６Ｍビットなどの高密度ＤＲＡＭの実現にとって有力候
補と考えられる。しかし、６４ Ｍビット以上と更に高
密度化する場合には、メモリアレイの分割数の増加に伴
い、各サブセルアレイ毎に設けられるビット線センスア
ンプの面積の占める割合いが相対的に大きくなる。これ
は、チップ面積の無用な増大をもたらし、Ｄ ＲＡ Ｍ
チップ面積の有効利用という観点から無視できない問題
になる。
ム・デコーダの数を少なくできるため、４Ｍビット、１
６Ｍビットなどの高密度ＤＲＡＭの実現にとって有力候
補と考えられる。しかし、６４ Ｍビット以上と更に高
密度化する場合には、メモリアレイの分割数の増加に伴
い、各サブセルアレイ毎に設けられるビット線センスア
ンプの面積の占める割合いが相対的に大きくなる。これ
は、チップ面積の無用な増大をもたらし、Ｄ ＲＡ Ｍ
チップ面積の有効利用という観点から無視できない問題
になる。
（発明が解決しようとする課題）
以上のようにメモリアレイを多数のサブセルアレイに分
割するビット線多重化方式の高密度Ｄ ＲＡ Ｍでは、
ビット線センスアンプのチップ面積に占める割合いが大
きくなる、という問題があった。
割するビット線多重化方式の高密度Ｄ ＲＡ Ｍでは、
ビット線センスアンプのチップ面積に占める割合いが大
きくなる、という問題があった。
本発明は、このような問題を解決したビット線多重化方
式のＤＲＡＭを提供することを目的とする。
式のＤＲＡＭを提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明は、複数のサブセルアレイを有する多重化ビット
線方式のＤＲＡＭにおいて、ビット線のデータを直接増
幅するセンスアンプはＮＭＯＳセンスアンプまたはＰＭ
ＯＳセンスアンプのいずれか一方のみとし、他方のセン
スアンプは上位ビット線に設けるメインセンスアンプで
共用するように構成する。
線方式のＤＲＡＭにおいて、ビット線のデータを直接増
幅するセンスアンプはＮＭＯＳセンスアンプまたはＰＭ
ＯＳセンスアンプのいずれか一方のみとし、他方のセン
スアンプは上位ビット線に設けるメインセンスアンプで
共用するように構成する。
（作用）
本発明によれば、サブセルアレイの数が多くなる高密度
ＤＲＡＭのコア回路でのビット線センスアンプの面積占
有率の増大を最小限に抑えることができる。これにより
、高密度化に伴うＤＲＡＭチップサイズの増大を抑える
ことができる。
ＤＲＡＭのコア回路でのビット線センスアンプの面積占
有率の増大を最小限に抑えることができる。これにより
、高密度化に伴うＤＲＡＭチップサイズの増大を抑える
ことができる。
（実施例）
以下、本発明の詳細な説明する。
第１図は、一実施例のＤＲＡＭのコア回路構成を１カラ
ムについて示す。この実施例では、ビット線対ＢＬ、Ｂ
Ｌと上位ビット線対ＧＢＬ。
ムについて示す。この実施例では、ビット線対ＢＬ、Ｂ
Ｌと上位ビット線対ＧＢＬ。
ＧＢＬの間に更に中間ビット線対ＩＧＢＬ。
Ｉ ＧＢＬを設けた超多重化構造としている。即ち。
メモリアレイはカラム方向にＮ−ｍＸｎ個に分割されて
、サブセルアレイ１（１１１，・・・、ｌｌｎ、 ・・
・１ ｍｌ、・・・Ｉ ＩＩｎ）が配列される。サブセ
ルアレイ１はｍ個のグループに分けられて、各グループ
毎にそれぞれ中間ビット線ＩＧＢＬ、ＩＧＢＬ（ＩＧＢ
ＬＩ、ＩＧＢＬＩ、 ・・・、ＩＧＢＬｉＩＧＢＬｍ
）が配設される。具体的には例えば、Ｎは従来の多重化
ビット線方式でのサブセルアレイ数即ちビット線対数（
ｎｏ ）より大きくし、ｎ−Ｎ ／ ｍはｎ□より小さ
くする。サブセルアレイ毎に配設されたビット線対ＢＬ
、ＢＬ （ＢＬＩＩ。
、サブセルアレイ１（１１１，・・・、ｌｌｎ、 ・・
・１ ｍｌ、・・・Ｉ ＩＩｎ）が配列される。サブセ
ルアレイ１はｍ個のグループに分けられて、各グループ
毎にそれぞれ中間ビット線ＩＧＢＬ、ＩＧＢＬ（ＩＧＢ
ＬＩ、ＩＧＢＬＩ、 ・・・、ＩＧＢＬｉＩＧＢＬｍ
）が配設される。具体的には例えば、Ｎは従来の多重化
ビット線方式でのサブセルアレイ数即ちビット線対数（
ｎｏ ）より大きくし、ｎ−Ｎ ／ ｍはｎ□より小さ
くする。サブセルアレイ毎に配設されたビット線対ＢＬ
、ＢＬ （ＢＬＩＩ。
ＢＬＩＩ、−、ＢＬｌｎ、 ＢＬｌｎ、 ＢＬａ＋ｌ
、 ＢＬｍｌ。
、 ＢＬｍｌ。
−Ｂ Ｌ ｍｎ、 Ｂ Ｌ ｉｎ）は、選択信号線Ｓ
ＣＳ １１．−・・Ｓ１ｍ、 −−−、Ｓｍｌ、 −
、５ｉｎ）により制御されるトランスファゲート用ｎチ
ャネルＭＯＳトランジスタＱ ＋＋〜ＱＣｓを介してそ
れぞれの属するグルブの中間ビット線対ＩＧＢＬ、ＩＧ
ＢＬに接続されている。下位のビット線対ＢＬ、ＢＬに
はセンスアンプは設けず、各中間ビット線対ＩＧＢＬ。
ＣＳ １１．−・・Ｓ１ｍ、 −−−、Ｓｍｌ、 −
、５ｉｎ）により制御されるトランスファゲート用ｎチ
ャネルＭＯＳトランジスタＱ ＋＋〜ＱＣｓを介してそ
れぞれの属するグルブの中間ビット線対ＩＧＢＬ、ＩＧ
ＢＬに接続されている。下位のビット線対ＢＬ、ＢＬに
はセンスアンプは設けず、各中間ビット線対ＩＧＢＬ。
ＩＧＢＬ毎に第１ビット線センスアンプとじてＮＭＯＳ
センスアンプ２（２１〜２Ｉ１１）を設けている。中間
ビット線対ＩＧＢＬ、ＩＧＢＬはそれぞれ選択信号５Ｓ
（ＳＳ１〜８８ｍ）により制御されるトランスファゲー
ト用ｐチャネルＭＯＳトランジスタＱ ２１〜Ｑ ２４
を介してカラムに一本設けられた上位ビット線対ＧＢＬ
、ＧＢＬに接続されている。上位ビット線対ＧＢＬ、Ｇ
ＢＬに第２ビット線センスアンプ（メインアンプ）とし
てＰＭＯＳセンスアンプ３が設けられている。中間ビッ
ト線対ＩＧＢＬ、ＩＧＢＬと上位ビット線対ＧＢＬ、Ｇ
ＢＬの間のトランスファゲートとしてｐチャネルＭＯＳ
トランジスタを用いているのは、メインセンスアンプで
あるＰＭＯＳセンスアンプ３を用いてメモリセルにデー
タの再書込みを行う際に、上位ビット線対ＧＢＬ、ＧＢ
Ｌの“Ｈ＃レベル電位を電位降下なしに中間ビット線対
ＩＧＢＬ、ＩＧＢＬに伝えるためである。上位ビット線
対ＧＢＬ、ＧＢＬはカラム選択信号線Ｃ３Ｌにより制御
されるトランスファゲートとしてのｎチャネルＭＯＳト
ランジスタＱ３１． Ｑ３２を介して入出力線Ｉ１０．
Ｉ１０に接続されている。
センスアンプ２（２１〜２Ｉ１１）を設けている。中間
ビット線対ＩＧＢＬ、ＩＧＢＬはそれぞれ選択信号５Ｓ
（ＳＳ１〜８８ｍ）により制御されるトランスファゲー
ト用ｐチャネルＭＯＳトランジスタＱ ２１〜Ｑ ２４
を介してカラムに一本設けられた上位ビット線対ＧＢＬ
、ＧＢＬに接続されている。上位ビット線対ＧＢＬ、Ｇ
ＢＬに第２ビット線センスアンプ（メインアンプ）とし
てＰＭＯＳセンスアンプ３が設けられている。中間ビッ
ト線対ＩＧＢＬ、ＩＧＢＬと上位ビット線対ＧＢＬ、Ｇ
ＢＬの間のトランスファゲートとしてｐチャネルＭＯＳ
トランジスタを用いているのは、メインセンスアンプで
あるＰＭＯＳセンスアンプ３を用いてメモリセルにデー
タの再書込みを行う際に、上位ビット線対ＧＢＬ、ＧＢ
Ｌの“Ｈ＃レベル電位を電位降下なしに中間ビット線対
ＩＧＢＬ、ＩＧＢＬに伝えるためである。上位ビット線
対ＧＢＬ、ＧＢＬはカラム選択信号線Ｃ３Ｌにより制御
されるトランスファゲートとしてのｎチャネルＭＯＳト
ランジスタＱ３１． Ｑ３２を介して入出力線Ｉ１０．
Ｉ１０に接続されている。
以上の構成において、ビット線対ＢＬ、ＢＬと中間ビッ
ト線対ＩＧＢＬ、ＩＧＢ、Ｌにはことなる層の配線を用
いる。好ましくは、中間ビット線対ＩＧＢＬ、ＩＧＢＬ
にはビット線対ＢＬ、ＢＬに比べて単位長さ当りの寄生
容量が小さい配線を選択する。具体例を挙げれば、ビッ
ト線対ＢＬ。
ト線対ＩＧＢＬ、ＩＧＢ、Ｌにはことなる層の配線を用
いる。好ましくは、中間ビット線対ＩＧＢＬ、ＩＧＢＬ
にはビット線対ＢＬ、ＢＬに比べて単位長さ当りの寄生
容量が小さい配線を選択する。具体例を挙げれば、ビッ
ト線対ＢＬ。
ＢＬをポリサイド膜により形成し、中間ビット線対ＩＧ
ＢＬ、ＩＧＢＬは第２層ＡΩ膜により形成する。これは
、ＮＭＯＳセンスアンプ２が中間ビット線対ＩＧＢＬ、
ＩＧＢＬに転送されたデータを増幅する際に、ＮＭＯＳ
センスアンプ２に接続される全ビット線容量値がセル容
量との比で決まる限界容量値ＣＢＩＩａＸを越えないよ
うにするためである。具体的にビット線ＢＬの単位長さ
当りの容量をＣＢ Ｌ ｒ 中間ビット線ＩＧＢＬの単
位長さ当りの容量をＣＩＧ［３Ｌとし、ビット線ＢＬの
長さをＸとすると、 ビット線容量＋中間ビット線容量 −ＸＣＢ、Ｌ ＋ｍｘＣＩ Ｑ ＢＬ≦ＣＢｍａｘを満
たすことが必要である。この式から、サブセルアレイの
グループ数即ち中間ビット線対の数ｍの最大値も決定さ
れる。
ＢＬ、ＩＧＢＬは第２層ＡΩ膜により形成する。これは
、ＮＭＯＳセンスアンプ２が中間ビット線対ＩＧＢＬ、
ＩＧＢＬに転送されたデータを増幅する際に、ＮＭＯＳ
センスアンプ２に接続される全ビット線容量値がセル容
量との比で決まる限界容量値ＣＢＩＩａＸを越えないよ
うにするためである。具体的にビット線ＢＬの単位長さ
当りの容量をＣＢ Ｌ ｒ 中間ビット線ＩＧＢＬの単
位長さ当りの容量をＣＩＧ［３Ｌとし、ビット線ＢＬの
長さをＸとすると、 ビット線容量＋中間ビット線容量 −ＸＣＢ、Ｌ ＋ｍｘＣＩ Ｑ ＢＬ≦ＣＢｍａｘを満
たすことが必要である。この式から、サブセルアレイの
グループ数即ち中間ビット線対の数ｍの最大値も決定さ
れる。
また、上ビット線対ＧＢＬ、ＧＢＬと中間ビット線対Ｉ
ＧＢＬ、ＩＧＢＬにも異なる配線層を用いる。例えば中
間ビット線対ＩＧＢＬ、ＩＧＢＬに第２層ＡＮ膜を用い
た場合、上位ビット線対ＧＢＬ、ＧＢＬに第３層Ａｇ膜
を用いる。
ＧＢＬ、ＩＧＢＬにも異なる配線層を用いる。例えば中
間ビット線対ＩＧＢＬ、ＩＧＢＬに第２層ＡＮ膜を用い
た場合、上位ビット線対ＧＢＬ、ＧＢＬに第３層Ａｇ膜
を用いる。
ビット線対ＢＬ、ＢＬ、中間ピッ ト線対ＩＧＢＬ、Ｉ
ＧＢＬおよび上位ビット線対ＧＢＬ。
ＧＢＬおよび上位ビット線対ＧＢＬ。
ＧＢＬは互いに平行にかつ同じ配線ピッチをもって配設
される。
される。
第２図は、第１図の構成の要部をより具体化して示した
ものである。第２図では、ｍ個の中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬのうちｍ番目の中間ビット線対ＩＧＢＬａ
＋ 、Ｉ ＧＢＬｍの部分のみ示している。またこの中
間ビット線対ＩＧＢＬ。
ものである。第２図では、ｍ個の中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬのうちｍ番目の中間ビット線対ＩＧＢＬａ
＋ 、Ｉ ＧＢＬｍの部分のみ示している。またこの中
間ビット線対ＩＧＢＬ。
ＩＧＢＬに沿うサブセルアレイのうち最初のサブセルア
レイ１ｍｌと最後のサブセルアレイ１ｎ＋ｎにつきそれ
ぞれ、一つずつのメモリセルＭＳＩ 。
レイ１ｍｌと最後のサブセルアレイ１ｎ＋ｎにつきそれ
ぞれ、一つずつのメモリセルＭＳＩ 。
ＭＳ２とダミーセルＤＭＩ 、ＤＭ２を示している。
中間ビット線対ＩＧＢＬ、ＩＧＢＬに設けられるＮＭＯ
Ｓセンスアンプ２は、二つのｎチャネルＭＯＳトランジ
スタＱＮ１１ＱＮ２を用いて構成されたよく知られたフ
リップフロップである。メインセンスアンプであるＰＭ
ＯＳセンスアンプ３は、これも二つのｐチャネルＭＯＳ
トランジスタＱＰ１１ＱＰ２を用いた構成されたよく知
られたフリップフロップである。第２図では、第１図に
は示していないビット線イコライザ５（５ｍｌ、・・・
５ ｌ１ｎ）が各ビット線対ＢＬ、ＢＬに設けられてい
る様子を示している。
Ｓセンスアンプ２は、二つのｎチャネルＭＯＳトランジ
スタＱＮ１１ＱＮ２を用いて構成されたよく知られたフ
リップフロップである。メインセンスアンプであるＰＭ
ＯＳセンスアンプ３は、これも二つのｐチャネルＭＯＳ
トランジスタＱＰ１１ＱＰ２を用いた構成されたよく知
られたフリップフロップである。第２図では、第１図に
は示していないビット線イコライザ５（５ｍｌ、・・・
５ ｌ１ｎ）が各ビット線対ＢＬ、ＢＬに設けられてい
る様子を示している。
次にこの実施例のＤ ＲＡ Ｍの動作を説明する。
第３図は、読み出しサイクルの動作タイミング図である
。なお、プリチャージ時、選択信号線Ｓ １１． Ｓ
１２．−−− 、 Ｓ ＩＩｎはＨ” レベルであり
、全てのビット線対ＢＬ、ＢＬと中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬはこれらの間のｎチャネルＭＯＳトランジ
スタＱ １１〜ＱＣｓがオンであって、同電位例えば、
（４／２）Ｖｃｃに設定されている。
。なお、プリチャージ時、選択信号線Ｓ １１． Ｓ
１２．−−− 、 Ｓ ＩＩｎはＨ” レベルであり
、全てのビット線対ＢＬ、ＢＬと中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬはこれらの間のｎチャネルＭＯＳトランジ
スタＱ １１〜ＱＣｓがオンであって、同電位例えば、
（４／２）Ｖｃｃに設定されている。
ロウ・アドレス・ストローブ信号ＲＡＳが“Ｈ″レベル
ら“Ｌ”レベルに落ちてアクティブ状態に入り、例えば
サブセルアレイ１１１が選択されるとすると、このサブ
セルアレイ１１１を中間ビット線対ＩＧＢＬＩ、ＩＧＢ
ＬＩに接続する選択信号線Ｓ１１のみが“Ｈ″レベル状
態保ち、他の選択信号ｍ Ｓ １２〜Ｓｌ［Ｑは“Ｌ”
レベルになる。次に選択されたワード線ＷＬが′Ｈ＃レ
ベルになり、これによりサブセルアレイ１１１内の選択
されたメモリセル・データがビット線ＢＬ１１を通して
中間ビット線ＩＧＢＬＩに転送され、同時にダミーセル
・データがビット線ＢＬを通して中間ビット線ＩＧＢＬ
Ｌに転送される。中間ビット線対ＩＧＢＬ、ＩＧＢＬに
転送されたデータはＮＭＯＳセンスアンプ２１により増
幅される。ここで中間ビット線対にはＰＭＯＳセンスア
ンプが設けられていないため、ビット線の充電が行われ
ることはない。しかし、ビット線容量と中間ビット線容
量の和を前述のようにＮＭＯＳセンスアンプで増幅でき
る限界値以下に抑えであるため、ビット線対ＢＬＩ、Ｂ
ＬＩの間あるいは中間ビット線対工ＧＢＬＩ、ＩＧＢＬ
Ｌの間で十分電位差を付けることができる。その後、選
択信号線５ＳＩＩのみが′Ｌ”レベルに落ち、中間ビッ
ト線対ＩＧＢＬＩ 。
ら“Ｌ”レベルに落ちてアクティブ状態に入り、例えば
サブセルアレイ１１１が選択されるとすると、このサブ
セルアレイ１１１を中間ビット線対ＩＧＢＬＩ、ＩＧＢ
ＬＩに接続する選択信号線Ｓ１１のみが“Ｈ″レベル状
態保ち、他の選択信号ｍ Ｓ １２〜Ｓｌ［Ｑは“Ｌ”
レベルになる。次に選択されたワード線ＷＬが′Ｈ＃レ
ベルになり、これによりサブセルアレイ１１１内の選択
されたメモリセル・データがビット線ＢＬ１１を通して
中間ビット線ＩＧＢＬＩに転送され、同時にダミーセル
・データがビット線ＢＬを通して中間ビット線ＩＧＢＬ
Ｌに転送される。中間ビット線対ＩＧＢＬ、ＩＧＢＬに
転送されたデータはＮＭＯＳセンスアンプ２１により増
幅される。ここで中間ビット線対にはＰＭＯＳセンスア
ンプが設けられていないため、ビット線の充電が行われ
ることはない。しかし、ビット線容量と中間ビット線容
量の和を前述のようにＮＭＯＳセンスアンプで増幅でき
る限界値以下に抑えであるため、ビット線対ＢＬＩ、Ｂ
ＬＩの間あるいは中間ビット線対工ＧＢＬＩ、ＩＧＢＬ
Ｌの間で十分電位差を付けることができる。その後、選
択信号線５ＳＩＩのみが′Ｌ”レベルに落ち、中間ビッ
ト線対ＩＧＢＬＩ 。
ＩＧＢＬＬと上位ビット線対ＧＢＬ、ＧＢＬ間のｐチャ
ネルＭＯＳトランジスタＱ２１． Ｑ２２がオンとなり
、中間ビット線対ＩＧＢＬＩ、ＩＧＢＬＩのデータは上
位ビット線対ＧＢＬ、ＧＢＬに転送される。上位ビット
線対ＧＢＬ、ＧＢＬに転送されたデータはＰＭＯＳセン
スアンプ３により増幅され、その後カラム選択信号線Ｃ
８Ｌにより選ばれて入出力線Ｉ、Ｏ，Ｉ１０に転送され
る。
ネルＭＯＳトランジスタＱ２１． Ｑ２２がオンとなり
、中間ビット線対ＩＧＢＬＩ、ＩＧＢＬＩのデータは上
位ビット線対ＧＢＬ、ＧＢＬに転送される。上位ビット
線対ＧＢＬ、ＧＢＬに転送されたデータはＰＭＯＳセン
スアンプ３により増幅され、その後カラム選択信号線Ｃ
８Ｌにより選ばれて入出力線Ｉ、Ｏ，Ｉ１０に転送され
る。
メモリセルへの“１＃デーへ夕の再書込みは、メインア
ンプであるＰＭＯＳセンスアンプ３によって行われ、外
部電源電圧あるいはＤＲＡＭチップ内部で作られた電源
電圧が書込まれる。“０”データの書込みは、ｍ個のサ
ブセルアレイ毎に設けられたＮＭＯＳセンスアンプ２に
より行われ、接地電位が書込まれる。
ンプであるＰＭＯＳセンスアンプ３によって行われ、外
部電源電圧あるいはＤＲＡＭチップ内部で作られた電源
電圧が書込まれる。“０”データの書込みは、ｍ個のサ
ブセルアレイ毎に設けられたＮＭＯＳセンスアンプ２に
より行われ、接地電位が書込まれる。
こうしてこの実施例によれば、各サブセルアレイ毎にＰ
ＭＯＳセンスアンプを設けることなく、ＰＭＯＳセンス
アンプは上位ビット線対ＧＢＬ。
ＭＯＳセンスアンプを設けることなく、ＰＭＯＳセンス
アンプは上位ビット線対ＧＢＬ。
ＧＢＬに設けた一個で共用している。従ってコア回路全
体として、センスアンプの占める面積比率が小さいもの
となる。また一つのグループに含まれるサブセルアレイ
の数ｎを大きくとれば、ＮＭＯＳセンスアンプの数も従
来より少なくすることができる。以上によりこの実施例
によれば、高密度ＤＲＡＭでのチップ面積の有効利用が
図られる。
体として、センスアンプの占める面積比率が小さいもの
となる。また一つのグループに含まれるサブセルアレイ
の数ｎを大きくとれば、ＮＭＯＳセンスアンプの数も従
来より少なくすることができる。以上によりこの実施例
によれば、高密度ＤＲＡＭでのチップ面積の有効利用が
図られる。
具体的な数値を挙げて説明する。例えば従来のビット線
多重化方式でサブセルアレイの数をｎ。
多重化方式でサブセルアレイの数をｎ。
−３２とし、上記実施例でサブセルアレイの数をＮ−６
４、サブセルアレイのグループ数をｍ−８とする。そう
すると、Ｐ Ｍ ＯＳセンスアンプ数は従来方式で３２
であり、実施例の方式で１である。
４、サブセルアレイのグループ数をｍ−８とする。そう
すると、Ｐ Ｍ ＯＳセンスアンプ数は従来方式で３２
であり、実施例の方式で１である。
ＮＭＯＳセンスアンプ数は従来方式で３２であり、実施
例の方式ではＮ ／ ｍ −８である。これらの数値か
ら大雑把に見積もって、従来方式に比べて実施例の方式
ではチップサイズを１０〜２０％小型化することができ
る。
例の方式ではＮ ／ ｍ −８である。これらの数値か
ら大雑把に見積もって、従来方式に比べて実施例の方式
ではチップサイズを１０〜２０％小型化することができ
る。
なおこの実施例では、ＮＭＯＳセンスアンプとＰＭＯＳ
センスアンプのうちＰＭＯＳセンスアンプを共用させて
おり、これもＤ ＲＡ Ｍチップの高密度化に一定の意
味がある。ｎチャネルＭＯ５トランジスタのソース、ド
レイン拡散層は通常ヒ素（Ａｓ）のイオン注入により形
成され、ｐチャネルＭＯＳトランジスタのソース、ドレ
インは通常ボロン（Ｂ）のイオン注入により形成される
が、ボロンのシリコン結晶中での拡散速度がヒ素のそれ
に比べて大きく、特にサブミクロン・ルールで素子を作
る場合、ｐチャネルＭＯＳトランジスタの小型化がｎチ
ャネルＭＯ３トランジスタに比べて難しいからである。
センスアンプのうちＰＭＯＳセンスアンプを共用させて
おり、これもＤ ＲＡ Ｍチップの高密度化に一定の意
味がある。ｎチャネルＭＯ５トランジスタのソース、ド
レイン拡散層は通常ヒ素（Ａｓ）のイオン注入により形
成され、ｐチャネルＭＯＳトランジスタのソース、ドレ
インは通常ボロン（Ｂ）のイオン注入により形成される
が、ボロンのシリコン結晶中での拡散速度がヒ素のそれ
に比べて大きく、特にサブミクロン・ルールで素子を作
る場合、ｐチャネルＭＯＳトランジスタの小型化がｎチ
ャネルＭＯ３トランジスタに比べて難しいからである。
しかし実施例と逆に、中間ビット線対ＩＧＢＬ、ＩＧＢ
ＬにＰＭＯＳセンスアンプのみを設け、メインセンスア
ンプとしてＮ Ｍ ＯＳセンスアンプを用いる構成とし
ても、十分な効果が得られる。
ＬにＰＭＯＳセンスアンプのみを設け、メインセンスア
ンプとしてＮ Ｍ ＯＳセンスアンプを用いる構成とし
ても、十分な効果が得られる。
第１図の実施例では、中間ビット線対ＩＧＢＬ。
ＩＧＢＬと上位ビット線対ＧＢＬ、ＧＢＬの間のトラン
スファゲートとしてｐチャネルＭＯＳトランジスタを用
いたが、耐圧、信頼性が十分確保できる場合はここにｎ
チャネルＭＯ３トランジスタを用いることができる。
スファゲートとしてｐチャネルＭＯＳトランジスタを用
いたが、耐圧、信頼性が十分確保できる場合はここにｎ
チャネルＭＯ３トランジスタを用いることができる。
第４図は、そのような実施例のＤＲＡＭコア回路の要部
構成を、第１図の一つ中間ビット線対ＩＧＢＬ、ＩＧＢ
Ｌの部分について示した。中間ビ１ント線対ＩＧＢＬ、
ＩＧＢＬと上位ビット線対ＧＢＬ、ＧＢＬの間をｎチャ
ネルＭＯＳトランジスタＱ ４１＋ ０４２により接
続している。この場合これらのＭＯＳトランジスタＱ４
１１Ｑ４２のゲートには、先の実施例と逆極性であって
最大電圧が電源電圧以上の昇圧電位である選択信号ＳＳ
が入る。
構成を、第１図の一つ中間ビット線対ＩＧＢＬ、ＩＧＢ
Ｌの部分について示した。中間ビ１ント線対ＩＧＢＬ、
ＩＧＢＬと上位ビット線対ＧＢＬ、ＧＢＬの間をｎチャ
ネルＭＯＳトランジスタＱ ４１＋ ０４２により接
続している。この場合これらのＭＯＳトランジスタＱ４
１１Ｑ４２のゲートには、先の実施例と逆極性であって
最大電圧が電源電圧以上の昇圧電位である選択信号ＳＳ
が入る。
メモリセルへの“Ｈ＃レベルの再書込み電位がしきい値
電圧分降下するのを防止するためである。
電圧分降下するのを防止するためである。
実施例では、メインセンスアンプとしてＰＭＯＳセンス
アンプのみを用いたが、ここは第５図に示すようにＰＭ
ＯＳセンスアンプとＮＭＯＳセンスアンプを組合わせて
用いてもよい。このようにしても、チップ面積には大き
い影響はない。そしてこのようにＰＭＯＳセンスアンプ
とＮ Ｐｗｌ ０ Ｓセンスアンプを設けることにより
、ＰＭＯＳセンスアンプのみの場合に比べて高速の動作
を実現することができる。
アンプのみを用いたが、ここは第５図に示すようにＰＭ
ＯＳセンスアンプとＮＭＯＳセンスアンプを組合わせて
用いてもよい。このようにしても、チップ面積には大き
い影響はない。そしてこのようにＰＭＯＳセンスアンプ
とＮ Ｐｗｌ ０ Ｓセンスアンプを設けることにより
、ＰＭＯＳセンスアンプのみの場合に比べて高速の動作
を実現することができる。
また第２図では、ビット線イコライザを各ビット線毎に
設けた例を示しているが、これは中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬ毎に一個ずつ設けて、各中間ビット線対Ｉ
ＧＢＬ、ＩＧＢＬ内の複数のビット線対ＢＬ、ＢＬで共
用することができる。
設けた例を示しているが、これは中間ビット線対ＩＧＢ
Ｌ、ＩＧＢＬ毎に一個ずつ設けて、各中間ビット線対Ｉ
ＧＢＬ、ＩＧＢＬ内の複数のビット線対ＢＬ、ＢＬで共
用することができる。
このようにすれば、−層のチップサイズ縮小が図られる
。
。
第６図は、本発明の他の実施例のＤ ＲＡ Ｍコア回路
の１力ラム分を第１図に対応させて示す。この実施例で
は第１図と異なり、中間ビット線対は用いていない。ｎ
個に分割されたサブセルアレイ１（１１〜Ｉｎ）に対し
て、第１ビット線センスアンプであるＮＭＯＳセンスア
ンプ２（２１〜２ ｋ、 ）は、互いに隣接するサブセ
ルアレイで共用するようにレイアウトされている。即ち
サブセルアレイ１１．に配設されたビット線対ＢＬＩ。
の１力ラム分を第１図に対応させて示す。この実施例で
は第１図と異なり、中間ビット線対は用いていない。ｎ
個に分割されたサブセルアレイ１（１１〜Ｉｎ）に対し
て、第１ビット線センスアンプであるＮＭＯＳセンスア
ンプ２（２１〜２ ｋ、 ）は、互いに隣接するサブセ
ルアレイで共用するようにレイアウトされている。即ち
サブセルアレイ１１．に配設されたビット線対ＢＬＩ。
ＢＬＩはｎチャネルＭＯＳトランジスタＱ ９１１Ｑ５
２を介してＮＭＯＳセンスアンプ２１に接続され、隣の
サブセルアレイ１２に配設されたビット線対ＢＬ２．Ｂ
Ｌ２はｎチャネルＭＯＳトランジスタＱ ５３＋ Ｑ
９４を介して同じＮＭＯＳセンスアンプ２．に接続され
ている。これらＭＯＳトランジスタＱ５１〜Ｑ５４のゲ
ートは選択信号φ工、。
２を介してＮＭＯＳセンスアンプ２１に接続され、隣の
サブセルアレイ１２に配設されたビット線対ＢＬ２．Ｂ
Ｌ２はｎチャネルＭＯＳトランジスタＱ ５３＋ Ｑ
９４を介して同じＮＭＯＳセンスアンプ２．に接続され
ている。これらＭＯＳトランジスタＱ５１〜Ｑ５４のゲ
ートは選択信号φ工、。
φＴ２により制御されて、ＮＭＯＳセンスアンプ２、が
ビット線対ＢＬＩ、ＢＬＩまたはＢＬ２゜ＢＬ２に切替
え接続されるようになっている。以下のサブセルアレイ
についても同様である。従ってＮＭＯＳセンスアンプ２
の数にはサブセルアレイ１の数ｎの１／２である。これ
らのｎチャネルＭＯＳトランジスタＱ ＳＩ＋ Ｑ
５２１ ・・・のうち選択されたもののゲートに印加さ
れる選択信号φ工、。
ビット線対ＢＬＩ、ＢＬＩまたはＢＬ２゜ＢＬ２に切替
え接続されるようになっている。以下のサブセルアレイ
についても同様である。従ってＮＭＯＳセンスアンプ２
の数にはサブセルアレイ１の数ｎの１／２である。これ
らのｎチャネルＭＯＳトランジスタＱ ＳＩ＋ Ｑ
５２１ ・・・のうち選択されたもののゲートに印加さ
れる選択信号φ工、。
φＴ２．・・・の最大電圧は外部電源電圧またはチップ
内部で降圧された電源電圧に抑える。カラム方向の全て
のサブセルアレイに共通に上位ビット線対ＧＢＬ、ＧＢ
Ｌが配設されている。各ビット線対ＢＬ、ＢＬは、トラ
ンスファゲートとしてのｐチャネルＭＯＳトランジスタ
Ｑ ２１〜０２８を介して選択的に上位ビット線対ＧＢ
Ｌ、ＧＢＬに接続されるようになっている。上位ビット
線対ＧＢＬ。
内部で降圧された電源電圧に抑える。カラム方向の全て
のサブセルアレイに共通に上位ビット線対ＧＢＬ、ＧＢ
Ｌが配設されている。各ビット線対ＢＬ、ＢＬは、トラ
ンスファゲートとしてのｐチャネルＭＯＳトランジスタ
Ｑ ２１〜０２８を介して選択的に上位ビット線対ＧＢ
Ｌ、ＧＢＬに接続されるようになっている。上位ビット
線対ＧＢＬ。
ＧＢＬに一つのメインアンプ（第２ビット線センスアン
プ）として先の実施例と同様にＰＭＯＳセンスアンプ３
が設けられている。ｐチャネルＭＯＳトランジスタＱ
２＋１０２２１ ・・・を制御する選択信号ＳＳ、、Ｓ
Ｓ２．・・・は最小電圧を接地電位とする。
プ）として先の実施例と同様にＰＭＯＳセンスアンプ３
が設けられている。ｐチャネルＭＯＳトランジスタＱ
２＋１０２２１ ・・・を制御する選択信号ＳＳ、、Ｓ
Ｓ２．・・・は最小電圧を接地電位とする。
上位ビット線対ＧＢＬ、ＧＢＬには、ビット線対ＢＬ、
ＢＬおよびワード線とは異なる配線層を用いる。例えば
、ビット線対にポリサイド膜を用い、ワード線の裏打ち
に第１層Ａ、９膜を用いて、上位ビット線対ＧＢＬ、Ｇ
ＢＬには第２層Ａｇ膜を用いる。
ＢＬおよびワード線とは異なる配線層を用いる。例えば
、ビット線対にポリサイド膜を用い、ワード線の裏打ち
に第１層Ａ、９膜を用いて、上位ビット線対ＧＢＬ、Ｇ
ＢＬには第２層Ａｇ膜を用いる。
第７図は、この実施例のＤ ＲＡ Ｐｖｌの動作を説明
するタイミング図である。ここでは、第６図の左端の二
つのサブセルアレイ１１．１２に着目し、そのうちサブ
セルアレイ１１内のメモリセルが選択されてデー、夕が
読み出される場合の動作波形を示している。まず、ロウ
・アドレス・ストローブ信号ＲＡＳが’Ｌ”レベルにな
ってアクティブ状態に入る。次にＮＭＯＳセンスアンプ
を共用する二つのサブセルアレイ１１と１２のうち、選
択されるサブセルアレイ１１のビット線対ＢＬＩ。
するタイミング図である。ここでは、第６図の左端の二
つのサブセルアレイ１１．１２に着目し、そのうちサブ
セルアレイ１１内のメモリセルが選択されてデー、夕が
読み出される場合の動作波形を示している。まず、ロウ
・アドレス・ストローブ信号ＲＡＳが’Ｌ”レベルにな
ってアクティブ状態に入る。次にＮＭＯＳセンスアンプ
を共用する二つのサブセルアレイ１１と１２のうち、選
択されるサブセルアレイ１１のビット線対ＢＬＩ。
ＢＬＩをＮＭＯＳセンスアンプ２１に接続するＭＯＳト
ランジスタＱ ５１１ Ｑ ５２のゲート制御信号φ
Ｔ１は“Ｈ″レベルまま保ち、他方のサブセルアレイ１
２のビット線対ＢＬ２．ＢＬ２をＮＭ ＯＳセンスアン
プ２１に接続するＭＯＳトランジスタＱ ５３１ Ｑ
５４のゲート制御信号φ１□が“Ｌ”レベルに落とされ
る。これにより、ＮＭＯＳセンスアンプ２１はビット線
対ＢＬ２．ＢＬ２から切離される。次いで選択されたワ
ード線ＷＬが“Ｈ“レベルになり、サブセルアレイ１１
内のメモリセル・データ（例えば“１”データ）がビッ
ト線対ＢＬＩ、ＢＬＩに読み出され、これがＮＭＯＳセ
ンスアンプ２１で増幅される。その後、全て“Ｈ＃レベ
ルにあった制御信号ＳＳＩ、ＳＳ２．・・・のうちＳＳ
Ｉのみが“Ｌ“レベルになり、ｐチャネルＭＯＳトラン
ジスタＱ ２１１ Ｑ ２２がオンとなって選択され
たビット線対ＢＬＩ、ＢＬｌのデータが上位ビット線対
ＧＢＬ、ＧＢＬに転送される。この上位ビット線対ＧＢ
Ｌ、ＧＢＬのデータは先の実施例と同様にＰＭＯＳセン
スアンプ３で増幅され、カラム選択信号線Ｃ３Ｌにより
選択されて入出力線Ｉ１０．Ｉ１０線に転送される。
ランジスタＱ ５１１ Ｑ ５２のゲート制御信号φ
Ｔ１は“Ｈ″レベルまま保ち、他方のサブセルアレイ１
２のビット線対ＢＬ２．ＢＬ２をＮＭ ＯＳセンスアン
プ２１に接続するＭＯＳトランジスタＱ ５３１ Ｑ
５４のゲート制御信号φ１□が“Ｌ”レベルに落とされ
る。これにより、ＮＭＯＳセンスアンプ２１はビット線
対ＢＬ２．ＢＬ２から切離される。次いで選択されたワ
ード線ＷＬが“Ｈ“レベルになり、サブセルアレイ１１
内のメモリセル・データ（例えば“１”データ）がビッ
ト線対ＢＬＩ、ＢＬＩに読み出され、これがＮＭＯＳセ
ンスアンプ２１で増幅される。その後、全て“Ｈ＃レベ
ルにあった制御信号ＳＳＩ、ＳＳ２．・・・のうちＳＳ
Ｉのみが“Ｌ“レベルになり、ｐチャネルＭＯＳトラン
ジスタＱ ２１１ Ｑ ２２がオンとなって選択され
たビット線対ＢＬＩ、ＢＬｌのデータが上位ビット線対
ＧＢＬ、ＧＢＬに転送される。この上位ビット線対ＧＢ
Ｌ、ＧＢＬのデータは先の実施例と同様にＰＭＯＳセン
スアンプ３で増幅され、カラム選択信号線Ｃ３Ｌにより
選択されて入出力線Ｉ１０．Ｉ１０線に転送される。
１”データの再書込みは、メインセンスアンプであるＰ
ＭＯＳセンスアンプ３により行われ、外部電源電圧また
は内部電源電圧が書込まれる。
ＭＯＳセンスアンプ３により行われ、外部電源電圧また
は内部電源電圧が書込まれる。
“０″データ書込みは、サブセルアレイ対毎に設けられ
たＮＭＯＳセンスアンプ２により行われ、接地電位がメ
モリセル内に書込まれる。
たＮＭＯＳセンスアンプ２により行われ、接地電位がメ
モリセル内に書込まれる。
この実施例によれば、ＰＭＯＳセンスアンプは１カラム
に１個であり、またＮ Ｍ ＯＳセンスアンプは２個の
サブセルアレイで共用されて、サブセルアレイ数の半分
となっている。従って従来の多重化ビット線方式と同等
の性能を保持しながら、チップサイズの大幅な小型化が
図られる。例えば、メモリアレイの分割数を３２〜６４
とすれば、従来方式に比べてチップサイズを１０〜２０
％程度小さくすることができる。
に１個であり、またＮ Ｍ ＯＳセンスアンプは２個の
サブセルアレイで共用されて、サブセルアレイ数の半分
となっている。従って従来の多重化ビット線方式と同等
の性能を保持しながら、チップサイズの大幅な小型化が
図られる。例えば、メモリアレイの分割数を３２〜６４
とすれば、従来方式に比べてチップサイズを１０〜２０
％程度小さくすることができる。
この実施例においても、ＰＭＯＳセンスアンプをサブセ
ルアレイから切離して１個にまとめたことは小型化にと
って好ましいことであるが、ＰＭＯＳセンスアンプとＮ
ＭＯＳセンスアンプを逆にしても一定の効果が得られる
。また、第８図に示すように、ビット線対ＢＬ、ＢＬと
上位ビット線対ＧＢＬ、ＧＢＬ間を接続するトランジス
タにｎチャネルＭＯＳトランジスタＱ４１１ ＱＪ２＋
・・・を用いることも、耐圧等の点で問題なければ可
能である。この場合光の実施例の中でも説明したように
ゲートを制御する信号の“Ｈ”レベルは電源電圧より高
い昇圧電位とする。
ルアレイから切離して１個にまとめたことは小型化にと
って好ましいことであるが、ＰＭＯＳセンスアンプとＮ
ＭＯＳセンスアンプを逆にしても一定の効果が得られる
。また、第８図に示すように、ビット線対ＢＬ、ＢＬと
上位ビット線対ＧＢＬ、ＧＢＬ間を接続するトランジス
タにｎチャネルＭＯＳトランジスタＱ４１１ ＱＪ２＋
・・・を用いることも、耐圧等の点で問題なければ可
能である。この場合光の実施例の中でも説明したように
ゲートを制御する信号の“Ｈ”レベルは電源電圧より高
い昇圧電位とする。
第９図は、第６図の構成を変形した実施例である。この
実施例ではＮＭＯＳセンスアンプ２を二つのサブセルア
レイ１で共用せず、各サブセルアレイ毎に独立に設けて
いる。その他は第６図と同様である。この実施例によっ
ても、サブセルアレイ数が大きい場合にはチップサイズ
の小型化の効果が十分得られる。
実施例ではＮＭＯＳセンスアンプ２を二つのサブセルア
レイ１で共用せず、各サブセルアレイ毎に独立に設けて
いる。その他は第６図と同様である。この実施例によっ
ても、サブセルアレイ数が大きい場合にはチップサイズ
の小型化の効果が十分得られる。
第６図あるいは第９図の実施例において、サブセルアレ
イに設ける第１ビット線センスアンプをＰＭＯＳセンス
アンプのみとし、上位ビット線対に設ける第２ビット線
センスアンプをＮＭＯＳセンスアンプとすることも可能
であり、これによってもセンスアンプ数の減少によりチ
ップサイズ減少の効果が得られる。またこれらの実施例
においても第２ビット線センスアンプについては、第５
図に示したようにＰＭＯＳセンスアンプとＮＭＯＳセン
スアンプを組合わせたものとすることが高速動作のため
には有効である。
イに設ける第１ビット線センスアンプをＰＭＯＳセンス
アンプのみとし、上位ビット線対に設ける第２ビット線
センスアンプをＮＭＯＳセンスアンプとすることも可能
であり、これによってもセンスアンプ数の減少によりチ
ップサイズ減少の効果が得られる。またこれらの実施例
においても第２ビット線センスアンプについては、第５
図に示したようにＰＭＯＳセンスアンプとＮＭＯＳセン
スアンプを組合わせたものとすることが高速動作のため
には有効である。
ところで従来の多重化ビット線構造のコア回路構成例と
して、第１５図に示されるものがある。メモリアレイは
ｎ個のサブセルアレイ１１〜１ｎに分割され、各サブセ
ルアレイ１の両側にＮＭＯＳセンスアンプとＰＭＯＳセ
ンスアンプを組合わせたビット線センスアンプが設けら
れている。例えば、サブセルアレイ１１に属する一つの
ビット線対ＢＬＩ、ＢＬＩには右側のＮＭＯＳセンスア
ンプ２１ＲとＰＭＯＳセンスアンプ３１Ｒが用いられ、
もう一つのビット線対ＢＬ、２゜ＢＬ２には左側のＮＭ
ＯＳセンスアンプ２１ＬとＰ Ｍ ＯＳセンスアンプ３
１Ｌが用いられるようになっている。これは、通常の折
返しビット線構造のアレイをワード線方向にそって交互
に左右反転して変則的な折返しビット線構造としたもの
といえる。図のビット線とワード線の交点のうち丸印部
にメモリセルが配置される。この構成はセンスアンプが
ビット線４本分のピッチでレイアウトされるため、セン
スアンプのレイアウトが非常に容易になっている。そし
て４本即ち２対のビット線に対して１対の上位ビット線
ＧＢＬ、ＧＢＬが配設されている。この結果、上位ビッ
ト線はビット線２本分のピッチで配設されるため、上位
ビット線のパターンレイアウトも容易になっている。上
位ビット線対ＧＢＬ、ＧＢＬにはメインアンプ４が設け
られる。第１６図はこの多重化ビット線方式ＤＲＡＭで
の動作タイミング図である。
して、第１５図に示されるものがある。メモリアレイは
ｎ個のサブセルアレイ１１〜１ｎに分割され、各サブセ
ルアレイ１の両側にＮＭＯＳセンスアンプとＰＭＯＳセ
ンスアンプを組合わせたビット線センスアンプが設けら
れている。例えば、サブセルアレイ１１に属する一つの
ビット線対ＢＬＩ、ＢＬＩには右側のＮＭＯＳセンスア
ンプ２１ＲとＰＭＯＳセンスアンプ３１Ｒが用いられ、
もう一つのビット線対ＢＬ、２゜ＢＬ２には左側のＮＭ
ＯＳセンスアンプ２１ＬとＰ Ｍ ＯＳセンスアンプ３
１Ｌが用いられるようになっている。これは、通常の折
返しビット線構造のアレイをワード線方向にそって交互
に左右反転して変則的な折返しビット線構造としたもの
といえる。図のビット線とワード線の交点のうち丸印部
にメモリセルが配置される。この構成はセンスアンプが
ビット線４本分のピッチでレイアウトされるため、セン
スアンプのレイアウトが非常に容易になっている。そし
て４本即ち２対のビット線に対して１対の上位ビット線
ＧＢＬ、ＧＢＬが配設されている。この結果、上位ビッ
ト線はビット線２本分のピッチで配設されるため、上位
ビット線のパターンレイアウトも容易になっている。上
位ビット線対ＧＢＬ、ＧＢＬにはメインアンプ４が設け
られる。第１６図はこの多重化ビット線方式ＤＲＡＭで
の動作タイミング図である。
この形式のＤＲＡＭに本発明を単純に適用しようとした
場合、次のような問題が生じる。各サブセルアレイに設
けられたセンスアンプのうちＰＭＯＳセンスアンプを取
出してこれを上位ビット線対ＧＢＬ、ＧＢＬ側にまとめ
たとする。そうすると、データ再書込み時、“１″デー
タの書込みができないことになる。つまり第１５図の構
成においては、例えばサブセルアレイ１１中の一方のビ
ット線対ＢＬＩ、ＢＬＩに“１”データが読み出され、
他方のビット線対ＢＬ２．ＢＬ２にも同時に“１＃デー
タが読み出され、そのいずれかが上位ビット線ＧＢＬ、
ＧＢＬ、を介して取り出された場合、これら二つのビッ
ト線対ＢＬＩ。
場合、次のような問題が生じる。各サブセルアレイに設
けられたセンスアンプのうちＰＭＯＳセンスアンプを取
出してこれを上位ビット線対ＧＢＬ、ＧＢＬ側にまとめ
たとする。そうすると、データ再書込み時、“１″デー
タの書込みができないことになる。つまり第１５図の構
成においては、例えばサブセルアレイ１１中の一方のビ
ット線対ＢＬＩ、ＢＬＩに“１”データが読み出され、
他方のビット線対ＢＬ２．ＢＬ２にも同時に“１＃デー
タが読み出され、そのいずれかが上位ビット線ＧＢＬ、
ＧＢＬ、を介して取り出された場合、これら二つのビッ
ト線対ＢＬＩ。
ＢＬＩ 、ＢＬ２ 、ＢＬ２のメモリセルへの再書込み
はそれぞれのビット線センスアンプのＰ Ｍ ＯＳセン
スアンプ３１ Ｒ＋ ３１ Ｌにより行うことができ
る。ところがＰＭＯＳセンスアンプが上位ビット線対Ｇ
ＢＬ、ＧＢＬにまとめられてサブセルアレイ部にない場
合には、上位ビット線対ＧＢＬ。
はそれぞれのビット線センスアンプのＰ Ｍ ＯＳセン
スアンプ３１ Ｒ＋ ３１ Ｌにより行うことができ
る。ところがＰＭＯＳセンスアンプが上位ビット線対Ｇ
ＢＬ、ＧＢＬにまとめられてサブセルアレイ部にない場
合には、上位ビット線対ＧＢＬ。
ＧＢＬのメインセンスアンプ中のＰＭＯＳセンスアンプ
で“１″データの再書込みを行わなければならない。こ
のとき、選択された一方のビット線対例えばＢＬＩ、Ｂ
ＬＩのメモリセルには再書込みできるが、もう一方のビ
ット線対ＢＬ２゜ＢＬ２には１”データの再書込みがで
きないことになる。そこで、センスアンプのレイアウト
および上位ビット線ピッチに余裕を持たせる第１５図の
方式の利点を生かして本発明を適用するには、工夫が必
要である。
で“１″データの再書込みを行わなければならない。こ
のとき、選択された一方のビット線対例えばＢＬＩ、Ｂ
ＬＩのメモリセルには再書込みできるが、もう一方のビ
ット線対ＢＬ２゜ＢＬ２には１”データの再書込みがで
きないことになる。そこで、センスアンプのレイアウト
および上位ビット線ピッチに余裕を持たせる第１５図の
方式の利点を生かして本発明を適用するには、工夫が必
要である。
第１０図はその様な点を考慮をした実施例のＤＲＡＭの
コア回路につき２力ラム分の構成を示したものである。
コア回路につき２力ラム分の構成を示したものである。
メモリアレイは第１５図と同様にｎ個のサブセルアレイ
ｉｆ （ｉ＝ｌ＝ｎ）に分割され、かつサブセルアレ
イ１１は変則的な折返しビット線構造をなしている。但
し、サブセルアレイ１１の左右に設けられる第１ビット
線センスアンプは、ＮＭＯＳセンスアンプ２１ｔ、、２
１Ｒのみである。サブセルアレイ１１に配設された第１
のカラムのビット線対ＢＬＩＩ、 ＢＬｌｌが右側の
ＮＭＯＳセンスアンプＩＩＲに、これに隣接する第２の
カラムビット線対ＢＬ２１． ＢＬ２１が左側のＮＭ
ＯＳセンスアンプ２１しにそれぞれ接続されている。
ｉｆ （ｉ＝ｌ＝ｎ）に分割され、かつサブセルアレ
イ１１は変則的な折返しビット線構造をなしている。但
し、サブセルアレイ１１の左右に設けられる第１ビット
線センスアンプは、ＮＭＯＳセンスアンプ２１ｔ、、２
１Ｒのみである。サブセルアレイ１１に配設された第１
のカラムのビット線対ＢＬＩＩ、 ＢＬｌｌが右側の
ＮＭＯＳセンスアンプＩＩＲに、これに隣接する第２の
カラムビット線対ＢＬ２１． ＢＬ２１が左側のＮＭ
ＯＳセンスアンプ２１しにそれぞれ接続されている。
上位ビット線対ＧＢＬＩ、ＧＢＬＩ、ＧＢＬ２゜ＧＢＬ
２は、“１”データの再書込みができるように各カラム
毎に、即ちビット線対のピッチと同じピッチでビット線
対と平行に配設される。但し、全ての上位ビット線を同
一配線層で構成することはデザイン・ルールが厳しいも
のとなるのでこの実施例では、隣接する上位ビット線対
を互いに異なる配線層としている。即ち図に示す、−点
鎖線で表わした第１カラムの上位ビット線対ＧＢＬＩ
。
２は、“１”データの再書込みができるように各カラム
毎に、即ちビット線対のピッチと同じピッチでビット線
対と平行に配設される。但し、全ての上位ビット線を同
一配線層で構成することはデザイン・ルールが厳しいも
のとなるのでこの実施例では、隣接する上位ビット線対
を互いに異なる配線層としている。即ち図に示す、−点
鎖線で表わした第１カラムの上位ビット線対ＧＢＬＩ
。
ＧＢＬＩと、実線で表わした第２カラムの上位ビット線
対ＧＢＬ２．ＧＢＬ２とは異なる層の配線により、かつ
半ピッチずれた状態で配設している。
対ＧＢＬ２．ＧＢＬ２とは異なる層の配線により、かつ
半ピッチずれた状態で配設している。
例えば、ビット線対ＢＬ、ＢＬをポリサイド膜により形
成し、ワード線の裏打ちを第１層ＡＩＭにより形成した
場合に、第１のカラムの上位ビット線対ＣＢ、Ｌ１．Ｇ
ＢＬＩは第２層Ａｊ７膜により、第２のカラムの上位ビ
ット線対ＧＢＬ２゜ＧＢＬ２は第３層ＡΩ膜によりそれ
ぞれ形成する。
成し、ワード線の裏打ちを第１層ＡＩＭにより形成した
場合に、第１のカラムの上位ビット線対ＣＢ、Ｌ１．Ｇ
ＢＬＩは第２層Ａｊ７膜により、第２のカラムの上位ビ
ット線対ＧＢＬ２゜ＧＢＬ２は第３層ＡΩ膜によりそれ
ぞれ形成する。
第１のカラムの複数のビット線対ＢＬＩＩ。
ＢＬｌｉは、それぞれｐチャネルＭＯＳトランジスタＱ
ＩＲ，・・・１Ｑ４Ｒを介して上位ビット線対ＧＢＬＩ
、ＧＢＬＩに接続され、第２のカラムの複数のビット
線対ＢＬ２１．ＢＬ２ｉは、それぞれｐチャネルＭＯ８
トランジスタＱＩＬ、・・・、Ｑ４Ｌを介して上位ビッ
ト線対ＧＢＬ２．ＧＢＬ２に接続されている。各上位ビ
ット線対にはそれぞれメインアンプとしてＰＭＯＳセン
スアンプ３１゜３２が設けられている。また各上位ビッ
ト線対ＧＢＬＩ 、ＧＢＬＩ 、ＧＢＬ２ 、ＧＢＬ２
は、それぞれカラム選択信号線Ｃ３ＬＩ、Ｃ５Ｌ２によ
り制御されるｎチャネルＭＯＳトランジスタＱ５１．
Ｑ５１． Ｑ６１． Ｑ８１を介して入出力線Ｉ １０
゜Ｉｌｏに選択的に接続されるようになっている。
ＩＲ，・・・１Ｑ４Ｒを介して上位ビット線対ＧＢＬＩ
、ＧＢＬＩに接続され、第２のカラムの複数のビット
線対ＢＬ２１．ＢＬ２ｉは、それぞれｐチャネルＭＯ８
トランジスタＱＩＬ、・・・、Ｑ４Ｌを介して上位ビッ
ト線対ＧＢＬ２．ＧＢＬ２に接続されている。各上位ビ
ット線対にはそれぞれメインアンプとしてＰＭＯＳセン
スアンプ３１゜３２が設けられている。また各上位ビッ
ト線対ＧＢＬＩ 、ＧＢＬＩ 、ＧＢＬ２ 、ＧＢＬ２
は、それぞれカラム選択信号線Ｃ３ＬＩ、Ｃ５Ｌ２によ
り制御されるｎチャネルＭＯＳトランジスタＱ５１．
Ｑ５１． Ｑ６１． Ｑ８１を介して入出力線Ｉ １０
゜Ｉｌｏに選択的に接続されるようになっている。
第１１図は、この実施例のＤＲ’ＡＭコア回路の読み出
しサイクルでの動作タイミング図である。
しサイクルでの動作タイミング図である。
ロウ・アドレスφストローブ信号ＲＡＳが″Ｌルベルに
なってアクティブ状態に入り、選択されたワード線ＷＬ
が“Ｈ“レベルになってそのワード線に沿うメモリセル
のデーがビット線対に出力される。ここでは、サブセル
アレイ１１のなかのメモリセルが選択された場合を示し
ており、ビット線対ＢＬＩ１．ＢＬＩＩのデータは右側
（７）ＮＭＯＳセンスアンプ２１Ｈにより、ビット線対
Ｂ Ｌ ２１゜ＢＬ２１のデータは左側のＮＭＯＳセン
スアンプ２ＬＬによりそれぞれ増幅される。このときＰ
ＭＯＳセンスアンプがないから、ビット線対が充電され
ることはないが、一定の電位差をつけることはできる。
なってアクティブ状態に入り、選択されたワード線ＷＬ
が“Ｈ“レベルになってそのワード線に沿うメモリセル
のデーがビット線対に出力される。ここでは、サブセル
アレイ１１のなかのメモリセルが選択された場合を示し
ており、ビット線対ＢＬＩ１．ＢＬＩＩのデータは右側
（７）ＮＭＯＳセンスアンプ２１Ｈにより、ビット線対
Ｂ Ｌ ２１゜ＢＬ２１のデータは左側のＮＭＯＳセン
スアンプ２ＬＬによりそれぞれ増幅される。このときＰ
ＭＯＳセンスアンプがないから、ビット線対が充電され
ることはないが、一定の電位差をつけることはできる。
次にｐチャネルＭＯＳトランジスタＱＩ Ｒ＋ Ｑ２
ｎ ＊ ＱＩ Ｌ Ｉ Ｑ２ Ｌのゲート制御信号
Ｓ Ｉ Ｒ、Ｓ Ｉ Ｌが選択されて“Ｌ”レベルに落
ち、選択されたサブセルアレイ１１の各ビット線対ＢＬ
ＩＩ、ＢＬＩＩ、ＢＬ２１．ＢＬ２１のデータが上位ビ
ット線対ＧＢＬＩ 、ＧＢＬＩ 、ＧＢＬ２ 。
ｎ ＊ ＱＩ Ｌ Ｉ Ｑ２ Ｌのゲート制御信号
Ｓ Ｉ Ｒ、Ｓ Ｉ Ｌが選択されて“Ｌ”レベルに落
ち、選択されたサブセルアレイ１１の各ビット線対ＢＬ
ＩＩ、ＢＬＩＩ、ＢＬ２１．ＢＬ２１のデータが上位ビ
ット線対ＧＢＬＩ 、ＧＢＬＩ 、ＧＢＬ２ 。
ＧＢＬ２に転送される。そしてそれぞれのデータはＰＭ
ＯＳセンスアンプ３１．３２により増幅され、そのうち
カラム選択信号線ＣＳＬで選ばれたデータが入出力線Ｉ
１０．Ｉ１０線に転送される。
ＯＳセンスアンプ３１．３２により増幅され、そのうち
カラム選択信号線ＣＳＬで選ばれたデータが入出力線Ｉ
１０．Ｉ１０線に転送される。
メモリセルへの“１゛データ再書込みは、メインセンス
アンプであるＰＭＯＳセンスアンプ３により行われる。
アンプであるＰＭＯＳセンスアンプ３により行われる。
このとき外部に読み出された“１゜データが第１のカラ
ムのデータであった場合、これは第１のカラムのＰＭＯ
Ｓセンスアンプ３１により上位ビット線対ＧＢＬ４．Ｇ
ＢＬＩを介して例えば電源電圧が書込まれ、外部には読
み出されない第２のカラムの“１”データも同様にその
カラムのＰＭＯＳセンスアンプ３２によって再書込みが
なされる。即ち第１５図と異なり、各カラム毎に上位ビ
ット線対とＰＭＯＳセンスアンプがあるから、サブセル
アレイにＰ Ｍ ＯＳセンスアンプがなくても、“１″
データの再書込みに問題はない。
ムのデータであった場合、これは第１のカラムのＰＭＯ
Ｓセンスアンプ３１により上位ビット線対ＧＢＬ４．Ｇ
ＢＬＩを介して例えば電源電圧が書込まれ、外部には読
み出されない第２のカラムの“１”データも同様にその
カラムのＰＭＯＳセンスアンプ３２によって再書込みが
なされる。即ち第１５図と異なり、各カラム毎に上位ビ
ット線対とＰＭＯＳセンスアンプがあるから、サブセル
アレイにＰ Ｍ ＯＳセンスアンプがなくても、“１″
データの再書込みに問題はない。
この実施例によっても、先の各実施例と同様サブセルア
レイの第１ビット線センスアンプをＮ Ｍ ＯＳセンス
アンプのみとすることにより、高密度ＤＲＡＭでのセン
スアンプの占有面積を小さくすることができる。またこ
の実施例の場合、変則折返しビット線構造を採用してい
るから、第１５図の例と同様にビット線ピッチが微細な
ものとなって↓サブセルアレイの第１ビット線センスア
ンプのレイアウトは比較的容易に行うことができる。そ
してＰＭＯＳセンスアンプをサブセルアレイの外に持っ
てきたことに対応して、各カラム毎に上位ビット線対と
ＰＭＯＳセンスアンプを配設することにより、“１”デ
ータの再書込みの問題も解決している。更にこの様にカ
ラム毎に上位ビット線対を配設するに当たって隣接する
配線に異なる層を用いることにより、同一層の配線につ
いてはビット線２本分のピッチとすることができる、こ
の結果これら上位ビット線対のレイアウトも容易になっ
ている。
レイの第１ビット線センスアンプをＮ Ｍ ＯＳセンス
アンプのみとすることにより、高密度ＤＲＡＭでのセン
スアンプの占有面積を小さくすることができる。またこ
の実施例の場合、変則折返しビット線構造を採用してい
るから、第１５図の例と同様にビット線ピッチが微細な
ものとなって↓サブセルアレイの第１ビット線センスア
ンプのレイアウトは比較的容易に行うことができる。そ
してＰＭＯＳセンスアンプをサブセルアレイの外に持っ
てきたことに対応して、各カラム毎に上位ビット線対と
ＰＭＯＳセンスアンプを配設することにより、“１”デ
ータの再書込みの問題も解決している。更にこの様にカ
ラム毎に上位ビット線対を配設するに当たって隣接する
配線に異なる層を用いることにより、同一層の配線につ
いてはビット線２本分のピッチとすることができる、こ
の結果これら上位ビット線対のレイアウトも容易になっ
ている。
第１２図は、第１０図の実施例を変形した実施例のコア
回路構成を示す。第１０図と異なる点は、第１に、配線
層を一つおきに対をなす上位ビット線として用いている
のに対し、この実施例では隣接する異なる層の配線を対
として上位ビット線として用いていることである。そし
て第２に、上位ビット線対を構成する。隣接する異なる
層の配線を途中で交差させていることである。即ち第１
２図において、サブセルアレイ１．、ＮＭＯＳセンスア
ンプ２１Ｒ上ではＧＢＬＩ、ＧＢＬ２には第２層ＡΩ、
ＧＢＬＩ、ＧＢＬ２には第３層ＡＮを使用するのに対し
、サブセルアレイＩｎ。
回路構成を示す。第１０図と異なる点は、第１に、配線
層を一つおきに対をなす上位ビット線として用いている
のに対し、この実施例では隣接する異なる層の配線を対
として上位ビット線として用いていることである。そし
て第２に、上位ビット線対を構成する。隣接する異なる
層の配線を途中で交差させていることである。即ち第１
２図において、サブセルアレイ１．、ＮＭＯＳセンスア
ンプ２１Ｒ上ではＧＢＬＩ、ＧＢＬ２には第２層ＡΩ、
ＧＢＬＩ、ＧＢＬ２には第３層ＡＮを使用するのに対し
、サブセルアレイＩｎ。
ＮＭＯＳセンスアンプ２ｎＬ上では逆にＧＢＬＩ。
ＧＢＬ２には第３層Ａ、Ｑ、ＧＢＬＩ、ＧＢＬ２には第
２層ＡΩを使用している。これは、異なる層の配線で対
を構成する場合にはそれらの容量に無視できない大きさ
のアンバランスが生じる可能性があり、このアンバラン
スを解消するためである。
２層ＡΩを使用している。これは、異なる層の配線で対
を構成する場合にはそれらの容量に無視できない大きさ
のアンバランスが生じる可能性があり、このアンバラン
スを解消するためである。
この実施例によっても、先の実施例と同様の効果が得ら
れる。
れる。
第１０図および第１２図の実施例において、第１ビット
線センスアンプをＰＭＯＳセンスアンプのみとし、第２
ビット線センスアンプをＮＭＯＳセンスアンプとするこ
と、また第２ビット線センスアンプについてＰ Ｍ Ｏ
ＳセンスアンプとＮＭＯＳセンスアンプの組合わせを用
いること、等の変形が可能である。
線センスアンプをＰＭＯＳセンスアンプのみとし、第２
ビット線センスアンプをＮＭＯＳセンスアンプとするこ
と、また第２ビット線センスアンプについてＰ Ｍ Ｏ
ＳセンスアンプとＮＭＯＳセンスアンプの組合わせを用
いること、等の変形が可能である。
［発明の効果］
以上詳細に説明したように本０発明によれば、多重化ビ
ット線構造のＤＲＡＭにおいて、サブセルアレイにはＮ
ＭＯＳセンスアンプまたはＰＭＯＳセンスアンプのいず
れか一方のみを用い、他方は上位ビット線にまとめて設
けて複数のサブセルアレイで共用させることにより、全
体としてセンスアンプ数を減らし、高密度Ｄ ＲＡ Ｍ
のチップサイズを効果的に小さくすることができる。
ット線構造のＤＲＡＭにおいて、サブセルアレイにはＮ
ＭＯＳセンスアンプまたはＰＭＯＳセンスアンプのいず
れか一方のみを用い、他方は上位ビット線にまとめて設
けて複数のサブセルアレイで共用させることにより、全
体としてセンスアンプ数を減らし、高密度Ｄ ＲＡ Ｍ
のチップサイズを効果的に小さくすることができる。
第１図は本発明の一実施例のＤＲＡＭのコア回路構成を
示す図、第２図はその要部の具体的溝成例を示す図、第
３図はその動作を説明するためのタイミング図、第４図
は上記実施例のトランスファゲート部の変形例を示す図
、第５図は同じくメインセンスアンプ部の変形例を示す
図、第６図は本発明の他の実施例のＤＲＡＭのコア回路
構成を示す図、第７図はその動作を説明するためのタイ
ミング図、第８図はその変形例を示す図、第９図は本発
明の他の実施例のＤＲＡＭのコア回路構成を示す図、第
１０図は更に他の実施例のＤＲＡＭのコア回路構成を示
す図、第１１図はその動作を説明するためのタイミング
図、第１２図は第１０図の変形例を示す図、第１３図は
従来の多重化ビット線構造のＤＲＡＭコア回路構成を示
す図、第１４図はその動作を説明するためのタイミング
図、第１５図は他の従来例のコア回路構成を示す図、第
１６図はその動作を説明するためのタイミング図である
。 １・・・サブセルアレイ、２・・・ＮＭＯＳセンスアン
プ、３・・・ＰＭＯＳセンスアンプ、ＢＬ、ＢＬ・・・
ビット線、ＩＧＢＬ、ＩＧＢＬ・・・中間ビット線、Ｇ
ＢＬ、ＧＢＬ・・・上位ビット線、Ｉｌｏ、Ｉｌｏ・・
・人出力線、Ｑｌｌ〜Ｑ１ｇ・・・ｎチャネルＭＯＳト
ランジスタ、Ｑ２１〜Ｑ２８・・・ｐチャネルＭＯＳト
ランジスタ、Ｑ ３１． Ｑ ３２・・・ｎチャネルＭ
Ｏ５トランジスタ、ＱＩＲ％ＱＩＬ、・・・、Ｑ’４Ｒ
，Ｑ４Ｌ・・・ｐチャネルＭＯＳトランジスタ、Ｑ ５
１． Ｑ ５２゜Ｑ ８１． Ｑ ６２・・・ｎチャ
ネルＭＯ３トランジスタ、Ｃ３Ｌ・・・カラム選択信号
線。 出願人代理人 弁理士 鈴江武彦
示す図、第２図はその要部の具体的溝成例を示す図、第
３図はその動作を説明するためのタイミング図、第４図
は上記実施例のトランスファゲート部の変形例を示す図
、第５図は同じくメインセンスアンプ部の変形例を示す
図、第６図は本発明の他の実施例のＤＲＡＭのコア回路
構成を示す図、第７図はその動作を説明するためのタイ
ミング図、第８図はその変形例を示す図、第９図は本発
明の他の実施例のＤＲＡＭのコア回路構成を示す図、第
１０図は更に他の実施例のＤＲＡＭのコア回路構成を示
す図、第１１図はその動作を説明するためのタイミング
図、第１２図は第１０図の変形例を示す図、第１３図は
従来の多重化ビット線構造のＤＲＡＭコア回路構成を示
す図、第１４図はその動作を説明するためのタイミング
図、第１５図は他の従来例のコア回路構成を示す図、第
１６図はその動作を説明するためのタイミング図である
。 １・・・サブセルアレイ、２・・・ＮＭＯＳセンスアン
プ、３・・・ＰＭＯＳセンスアンプ、ＢＬ、ＢＬ・・・
ビット線、ＩＧＢＬ、ＩＧＢＬ・・・中間ビット線、Ｇ
ＢＬ、ＧＢＬ・・・上位ビット線、Ｉｌｏ、Ｉｌｏ・・
・人出力線、Ｑｌｌ〜Ｑ１ｇ・・・ｎチャネルＭＯＳト
ランジスタ、Ｑ２１〜Ｑ２８・・・ｐチャネルＭＯＳト
ランジスタ、Ｑ ３１． Ｑ ３２・・・ｎチャネルＭ
Ｏ５トランジスタ、ＱＩＲ％ＱＩＬ、・・・、Ｑ’４Ｒ
，Ｑ４Ｌ・・・ｐチャネルＭＯＳトランジスタ、Ｑ ５
１． Ｑ ５２゜Ｑ ８１． Ｑ ６２・・・ｎチャ
ネルＭＯ３トランジスタ、Ｃ３Ｌ・・・カラム選択信号
線。 出願人代理人 弁理士 鈴江武彦
Claims (7)
- （１）ダイナミック型メモリセルがマトリクス配列され
、かつカラム方向に複数のサブセルアレイに分割された
メモリアレイと、 複数のサブセルアレイがカラム方向に複数のグループに
分けられ、各グループのサブセルアレイにそれぞれ配設
される複数のビット線対がそれぞれトランスファゲート
を介して接続される、グループ毎に１対ずつ配設された
複数の中間ビット線対と、 これら中間ビット線対にそれぞれ設けられた第１導電チ
ャネルＭＯＳトランジスタからなる複数の第１ビット線
センスアンプと、 前記カラム方向の複数の中間ビット線対がそれぞれトラ
ンスファゲートを介して接続される、カラム毎に１対ず
つ配設された複数の上位ビット線対と、 各上位ビット線対に設けられた第２ビット線センスアン
プと、 を有することを特徴とするダイナミック型半導体記憶装
置。 - （２）ダイナミック型メモリセルがマトリクス配列され
、かつカラム方向に複数のサブセルアレイに分割された
メモリアレイと、 カラム方向の互いに隣接する二つのサブセルアレイのそ
れぞれに配設された２つのビット線対で共用すべくカラ
ム方向に複数個設けられた第１導電チャネルＭＯＳトラ
ンジスタからなる複数の第１ビット線センスアンプと、 前記カラム方向の複数のビット線対がそれぞれトランス
ファゲートを介して接続される、カラム毎に１対ずつ配
設された複数の上位ビット線対と、各上位ビット線対に
設けられた第２ビット線センスアンプと、 を有することを特徴とするダイナミック型半導体記憶装
置。 - （３）ダイナミック型メモリセルがマトリクス配列され
、かつカラム方向に複数のサブセルアレイに分割された
メモリアレイと、 カラム方向の複数のサブセルアレイにそれぞれ配設され
た複数のビット線対にそれぞれ設けられた第１導電チャ
ネルＭＯＳトランジスタからなる複数の第１ビット線セ
ンスアンプと、 前記カラム方向の複数のビット線対がそれぞれトランス
ファゲートを介して接続される、カラム毎に１対ずつ配
設される複数の上位ビット線対と、各上位ビット線対に
設けられた第２ビット線センスアンプと、 を有することを特徴とするダイナミック型半導体記憶装
置。 - （４）ダイナミック型メモリセルがマトリクス配列され
、かつカラム方向に複数のサブセルアレイに分割された
メモリアレイと、 カラム方向の複数のサブセルアレイにそれぞれ配設され
た複数のビット線対にそれぞれ設けられた第１導電チャ
ネルＭＯＳトランジスタからなる複数の第１ビット線セ
ンスアンプと、 カラム毎に１対ずつ、かつ隣接する配線を異なる層で構
成して配設された、前記カラム方向の複数のビット線対
がそれぞれトランスファゲートを介して接続される複数
の上位ビット線対と、各上位ビット線対に設けられた第
２ビット線センスアンプと、 を有することを特徴とするダイナミック型半導体記憶装
置。 - （５）一つの上位ビット線対は同一層の互いに隣接する
配線を組として構成され、隣接する上位ビット線対の間
が半ピッチずれた状態で配設されている請求項４記載の
ダイナミック型半導体記憶装置。 - （６）第１ビット線センスアンプはｎチャネルＭＯＳト
ランジスタを用いたフリップフロップ型センスアンプで
あり、第２ビット線センスアンプはｐチャネルＭＯＳト
ランジスタを用いたフリップフロップ型センスアンプで
ある請求項１、２、３または４のいずれかに記載のダイ
ナミック型半導体記憶装置。 - （７）第１ビット線センスアンプはｎチャネルＭＯＳト
ランジスタを用いたフリップフロップ型センスアンプで
あり、第２ビット線センスアンプはｐチャネルＭＯＳト
ランジスタを用いたフリップフロップ型センスアンプと
ｎチャネルＭＯＳトランジスタを用いたフリップフロッ
プ型センスアンプの組合わせである請求項１、２、３ま
たは４のいずれかに記載のダイナミック型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296821A JP2735256B2 (ja) | 1988-11-24 | 1988-11-24 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63296821A JP2735256B2 (ja) | 1988-11-24 | 1988-11-24 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02143982A true JPH02143982A (ja) | 1990-06-01 |
| JP2735256B2 JP2735256B2 (ja) | 1998-04-02 |
Family
ID=17838588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63296821A Expired - Lifetime JP2735256B2 (ja) | 1988-11-24 | 1988-11-24 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2735256B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562462A (ja) * | 1991-09-02 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
| US6480434B1 (en) | 2001-09-18 | 2002-11-12 | Hynix Semiconductor Inc. | Memory device with precharge reinforcement circuit |
| JP2003282841A (ja) * | 2001-12-29 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの配線 |
| USRE38944E1 (en) | 1994-12-20 | 2006-01-24 | Hitachi, Ltd. | Semiconductor memory |
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