JP2003282841A - 不揮発性強誘電体メモリの配線 - Google Patents
不揮発性強誘電体メモリの配線Info
- Publication number
- JP2003282841A JP2003282841A JP2002327822A JP2002327822A JP2003282841A JP 2003282841 A JP2003282841 A JP 2003282841A JP 2002327822 A JP2002327822 A JP 2002327822A JP 2002327822 A JP2002327822 A JP 2002327822A JP 2003282841 A JP2003282841 A JP 2003282841A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- line
- sub
- wiring
- main bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
Abstract
(57)【要約】
【課題】 ビットライン間のクロストークキャパシタン
スの比率を減らして干渉を減少させ、また、工程課程か
ら発生するメインビットライン間のパーティクル問題を
減らして歩留まりを増加させることができる不揮発性強
誘電体メモリの配線を提供する。 【解決手段】 ビットライン又はサブビットライン、特
にメインビットラインを１層に配置せずに、複数の層に
それぞれ形成するようにした。したがって、それぞれの
層におけるビットラインの間隔を広くすることができ、
ビットライン間のクロストークキャパシタンスの比率を
減らして干渉を減少させ、また、工程課程から発生する
メインビットライン間のパーティクル問題を減らして歩
留まりを増加させることができる。
スの比率を減らして干渉を減少させ、また、工程課程か
ら発生するメインビットライン間のパーティクル問題を
減らして歩留まりを増加させることができる不揮発性強
誘電体メモリの配線を提供する。 【解決手段】 ビットライン又はサブビットライン、特
にメインビットラインを１層に配置せずに、複数の層に
それぞれ形成するようにした。したがって、それぞれの
層におけるビットラインの間隔を広くすることができ、
ビットライン間のクロストークキャパシタンスの比率を
減らして干渉を減少させ、また、工程課程から発生する
メインビットライン間のパーティクル問題を減らして歩
留まりを増加させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特にメインビットラインを複数の層を用いて各層で
一定の間隔を保って配列させる不揮発性強誘電体メモリ
の配線に関する。
し、特にメインビットラインを複数の層を用いて各層で
一定の間隔を保って配列させる不揮発性強誘電体メモリ
の配線に関する。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリ装置、
即ち、ＦＲＡＭ（Ferroelectric Random Access Memor
y)は、ＤＲＡＭ程度のデータ処理速度を有し、電源のオ
フ時にもデータが保存される特性のため、次世代記憶素
子として注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ
同一構造を有する記憶素子であって、キャパシタの材料
として強誘電体を使用して、強誘電体の特性である高い
残留分極を利用したものである。このような残留分極の
特性のため、電界を除去してもデータは保存される。
即ち、ＦＲＡＭ（Ferroelectric Random Access Memor
y)は、ＤＲＡＭ程度のデータ処理速度を有し、電源のオ
フ時にもデータが保存される特性のため、次世代記憶素
子として注目を浴びている。ＦＲＡＭはＤＲＡＭとほぼ
同一構造を有する記憶素子であって、キャパシタの材料
として強誘電体を使用して、強誘電体の特性である高い
残留分極を利用したものである。このような残留分極の
特性のため、電界を除去してもデータは保存される。
【０００３】図１は、一般的な強誘電体の特性のヒステ
リシスループを示す特性図である。図１に示すように、
電界により誘起された分極が電界を除去しても、残留分
極又は自発分極の存在によって消滅されず、一定量（図
中ｄ,ａの状態）を維持していることが分かる。不揮発
性強誘電体メモリ装置は、前記ｄ,ａの状態をそれぞれ
１，０に対応させて、記憶素子に応用したものである。
リシスループを示す特性図である。図１に示すように、
電界により誘起された分極が電界を除去しても、残留分
極又は自発分極の存在によって消滅されず、一定量（図
中ｄ,ａの状態）を維持していることが分かる。不揮発
性強誘電体メモリ装置は、前記ｄ,ａの状態をそれぞれ
１，０に対応させて、記憶素子に応用したものである。
【０００４】以下、添付の図面を参照して、従来の不揮
発性強誘電体メモリについて説明する。
発性強誘電体メモリについて説明する。
【０００５】図２は一般的な強誘電体メモリの単位セル
構成図である。図２に示すように、一方向に配置された
ビットラインＢ／Ｌと、ビットラインＢ／Ｌと交差する
方向に配置されたワードラインＷ／Ｌと、前記ワードラ
インＷ／Ｌに一定の間隔を置いてワードラインと同一の
方向に平行に配置されたプレートラインＰ／Ｌと、ゲー
トがワードラインＷ／Ｌに接続され、ソースはビットラ
インＢ／Ｌに接続されるトランジスタＴ１と、２端子の
うち第１端子はトランジスタＴ１のドレインに接続さ
れ、第２端子は前記プレートラインＰ／Ｌに接続される
強誘電体キャパシタＦＣ１とが形成されている。
構成図である。図２に示すように、一方向に配置された
ビットラインＢ／Ｌと、ビットラインＢ／Ｌと交差する
方向に配置されたワードラインＷ／Ｌと、前記ワードラ
インＷ／Ｌに一定の間隔を置いてワードラインと同一の
方向に平行に配置されたプレートラインＰ／Ｌと、ゲー
トがワードラインＷ／Ｌに接続され、ソースはビットラ
インＢ／Ｌに接続されるトランジスタＴ１と、２端子の
うち第１端子はトランジスタＴ１のドレインに接続さ
れ、第２端子は前記プレートラインＰ／Ｌに接続される
強誘電体キャパシタＦＣ１とが形成されている。
【０００６】このように構成された従来の不揮発性強誘
電体メモリ素子のデータ入/出力動作を以下に説明す
る。図３ａは強誘電体メモリ装置におけるデータの書き
込み動作を示すタイミング図であり、図３ｂはデータの
読み出し動作を示すタイミング図である。まず、書き込
み動作の場合、外部から印加されるチップイネーブル信
号ＣＳＢｐａｄがハイからローに活性化され、同時に書
き込みイネーブル信号ＷＥＢｐａｄがハイからローに遷
移して、書き込み動作が始まる。次いで、書き込み動作
のためのアドレスのデコードが始まると、ワードライン
Ｗ／Ｌに印加されるパルス信号はローからハイに遷移さ
れ、セルが選択される。
電体メモリ素子のデータ入/出力動作を以下に説明す
る。図３ａは強誘電体メモリ装置におけるデータの書き
込み動作を示すタイミング図であり、図３ｂはデータの
読み出し動作を示すタイミング図である。まず、書き込
み動作の場合、外部から印加されるチップイネーブル信
号ＣＳＢｐａｄがハイからローに活性化され、同時に書
き込みイネーブル信号ＷＥＢｐａｄがハイからローに遷
移して、書き込み動作が始まる。次いで、書き込み動作
のためのアドレスのデコードが始まると、ワードライン
Ｗ／Ｌに印加されるパルス信号はローからハイに遷移さ
れ、セルが選択される。
【０００７】このように、ワードラインＷ／Ｌに印加さ
れる信号がハイ状態を維持している間に、プレートライ
ンＰ／Ｌには順に所定幅のハイ信号と所定幅のロー信号
が印加される。そして、選択されたメインメモリセルに
ロジック値「１」又は「０」を書くために、ビットライ
ンＢ／Ｌに、書き込みイネーブル信号ＷＥＢｐａｄに同
期したハイ信号又はロー信号を印加する。例えば、ワー
ドラインＷ／Ｌに印加される信号がハイ状態である期間
で、ビットラインＢ／Ｌにハイ信号を印加し、プレート
ラインＰ／Ｌに印加される信号がローであれば、強誘電
体キャパシタＦＣ１にはロジック値「１」が記録され
る。また、ビットラインＢ／Ｌにロー信号を印加し、プ
レートラインＰ／Ｌに印加される信号がハイであれば、
強誘電体キャパシタＦＣ１にはロジック値「０」が記録
される。
れる信号がハイ状態を維持している間に、プレートライ
ンＰ／Ｌには順に所定幅のハイ信号と所定幅のロー信号
が印加される。そして、選択されたメインメモリセルに
ロジック値「１」又は「０」を書くために、ビットライ
ンＢ／Ｌに、書き込みイネーブル信号ＷＥＢｐａｄに同
期したハイ信号又はロー信号を印加する。例えば、ワー
ドラインＷ／Ｌに印加される信号がハイ状態である期間
で、ビットラインＢ／Ｌにハイ信号を印加し、プレート
ラインＰ／Ｌに印加される信号がローであれば、強誘電
体キャパシタＦＣ１にはロジック値「１」が記録され
る。また、ビットラインＢ／Ｌにロー信号を印加し、プ
レートラインＰ／Ｌに印加される信号がハイであれば、
強誘電体キャパシタＦＣ１にはロジック値「０」が記録
される。
【０００８】このようなデータの書き込み動作によりメ
インメモリセルに格納されたデータを読み出すための動
作は、以下の通りである。まず、外部からのチップイネ
ーブル信号ＣＳＢｐａｄがハイからローに活性化され
る。当該ワードラインＷ／Ｌが選択される前に、全ての
ビットラインＢ／Ｌは、等化信号ＥＱによってロー電圧
に等電位とされる。
インメモリセルに格納されたデータを読み出すための動
作は、以下の通りである。まず、外部からのチップイネ
ーブル信号ＣＳＢｐａｄがハイからローに活性化され
る。当該ワードラインＷ／Ｌが選択される前に、全ての
ビットラインＢ／Ｌは、等化信号ＥＱによってロー電圧
に等電位とされる。
【０００９】そして、各ビットラインＢ／Ｌを不活性化
させた後、アドレスをデコードし、デコードされたアド
レスによってワードラインＷ／Ｌのロー信号がハイ信号
に遷移され、当該セルを選択する。次いで、選択された
セルのプレートラインＰ／Ｌにハイ信号を印加して、強
誘電体キャパシタメモリに格納されたロジック値「１」
に対応するデータＱｓを破壊させる。もし、強誘電体キ
ャパシタにロジック値「０」が格納されていれば、それ
に対応するデータＱｎｓは破壊されない。
させた後、アドレスをデコードし、デコードされたアド
レスによってワードラインＷ／Ｌのロー信号がハイ信号
に遷移され、当該セルを選択する。次いで、選択された
セルのプレートラインＰ／Ｌにハイ信号を印加して、強
誘電体キャパシタメモリに格納されたロジック値「１」
に対応するデータＱｓを破壊させる。もし、強誘電体キ
ャパシタにロジック値「０」が格納されていれば、それ
に対応するデータＱｎｓは破壊されない。
【００１０】このように、破壊されたデータＱｓと破壊
されていないデータＱｎｓは、前述した図１のヒステリ
シスループの原理によって互いに異なる値を出力し、セ
ンスアンプは、ロジック値「１」又は「０」をセンシン
グする。尚、データＱｓが破壊された場合とは、図１の
ヒシテリシスループのｄ状態からｆ状態に遷移される場
合であり、データＱｎｓが破壊されていない場合は、ａ
状態からｆ状態に遷移される場合である。従って、一定
の時間が経過した後、センスアンプがイネーブルしたと
きに、データが破壊された場合は、増幅されてロジック
値「１」を出力し、データが破壊されていない場合は、
ロジック値「０」を出力する。
されていないデータＱｎｓは、前述した図１のヒステリ
シスループの原理によって互いに異なる値を出力し、セ
ンスアンプは、ロジック値「１」又は「０」をセンシン
グする。尚、データＱｓが破壊された場合とは、図１の
ヒシテリシスループのｄ状態からｆ状態に遷移される場
合であり、データＱｎｓが破壊されていない場合は、ａ
状態からｆ状態に遷移される場合である。従って、一定
の時間が経過した後、センスアンプがイネーブルしたと
きに、データが破壊された場合は、増幅されてロジック
値「１」を出力し、データが破壊されていない場合は、
ロジック値「０」を出力する。
【００１１】このように、センスアンプでデータを増幅
した後には、特に、破壊されたデータＱｓは元のデータ
に戻さなければならないので、ワードラインＷ／Ｌにハ
イ信号を印加した状態で、プレートラインＰ／Ｌをハイ
からローに不活性化させる。
した後には、特に、破壊されたデータＱｓは元のデータ
に戻さなければならないので、ワードラインＷ／Ｌにハ
イ信号を印加した状態で、プレートラインＰ／Ｌをハイ
からローに不活性化させる。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性強誘電体メモリは次のような問題がある。素子
が高集積になればなるほどビットラインとビットライン
とが近づくことによってその間のクロストークキャパシ
タンス（Cross talk Capacitance）が増加しこれによっ
てビットラインセンシングマージンが減少する現象が発
生する。即ち、素子が高集積化されるとビットライン間
の間隔を設けるのに限界があり、これによって前記のよ
うにセンシングマージンを減少するにも限界がある。本
発明は前記のような問題を解決するためで、特に複数の
層に一定の間隔を持たせてメインビットラインを配列し
てビットライン間のクロストークキャパシタンスの比率
を減らして干渉現象を減少させることができる不揮発性
強誘電体メモリの配線を提供することにその目的があ
る。
不揮発性強誘電体メモリは次のような問題がある。素子
が高集積になればなるほどビットラインとビットライン
とが近づくことによってその間のクロストークキャパシ
タンス（Cross talk Capacitance）が増加しこれによっ
てビットラインセンシングマージンが減少する現象が発
生する。即ち、素子が高集積化されるとビットライン間
の間隔を設けるのに限界があり、これによって前記のよ
うにセンシングマージンを減少するにも限界がある。本
発明は前記のような問題を解決するためで、特に複数の
層に一定の間隔を持たせてメインビットラインを配列し
てビットライン間のクロストークキャパシタンスの比率
を減らして干渉現象を減少させることができる不揮発性
強誘電体メモリの配線を提供することにその目的があ
る。
【００１３】また、本発明の他の目的は工程過程で発生
するメインビットライン間のパーティクル問題を減らし
て生産性を増加させることができる不揮発性強誘電体メ
モリの配線を提供することである。
するメインビットライン間のパーティクル問題を減らし
て生産性を増加させることができる不揮発性強誘電体メ
モリの配線を提供することである。
【００１４】
【課題を解決するための手段】このような目的を達成す
るための本発明の不揮発性強誘電体メモリの配線は、そ
れぞれ複数の単位セルを含むサブセルアレイのブロック
を備えたセルアレイブロックにおいて、サブセルアレイ
ブロックにカラム単位で対応され、単位セルの一端子に
連結されるように一ライン方向に一定の間隔を保って配
列された複数のサブビットラインと、セルアレイブロッ
クにカラム単位で対応され、ｎ層の配線層を用いてｎ本
のサブビットラインの上ごとに階段型に配列された複数
のメインビットラインとを含むことを特徴とする。
るための本発明の不揮発性強誘電体メモリの配線は、そ
れぞれ複数の単位セルを含むサブセルアレイのブロック
を備えたセルアレイブロックにおいて、サブセルアレイ
ブロックにカラム単位で対応され、単位セルの一端子に
連結されるように一ライン方向に一定の間隔を保って配
列された複数のサブビットラインと、セルアレイブロッ
クにカラム単位で対応され、ｎ層の配線層を用いてｎ本
のサブビットラインの上ごとに階段型に配列された複数
のメインビットラインとを含むことを特徴とする。
【００１５】一般に、ビットラインとビットラインとが
近づくと、その間のクロストークキャパシタンスも増加
し、これによってビットラインセンシングマージンが減
少する。このような現象によってセンシング電圧は３０
〜４０％程度減少する。センシング電圧を減らすと、セ
ンシング電圧マージンがその分上昇する。従って、ビッ
トラインとビットラインとの距離を開ける方法としてマ
ルチ配線を用いる。
近づくと、その間のクロストークキャパシタンスも増加
し、これによってビットラインセンシングマージンが減
少する。このような現象によってセンシング電圧は３０
〜４０％程度減少する。センシング電圧を減らすと、セ
ンシング電圧マージンがその分上昇する。従って、ビッ
トラインとビットラインとの距離を開ける方法としてマ
ルチ配線を用いる。
【００１６】即ち、ビットライン配線層が１層増加する
毎にビットラインとビットラインとの距離は二倍ずつ増
やすことができ、２つの配線層を用いるとセンシング電
圧比率を１５〜２０％に減少させる効果を奏する。３層
配線を用いるとセンシング電圧比率を７．５〜１０％に
減少させることができる。従って、３層以上の配線を用
いると１０％以内のセンシング電圧の減少が期待できる
ので、ビットラインセンシングマージンが向上するとい
う効果が得られる。但し、サブビットラインは全体のビ
ットラインキャパシタンスの３０％程度を占めるので、
マルチ配線を使用せず、略７０％を占めているメインビ
ットラインをマルチ配線に用いてクロストークを減らす
ことに用いられる。
毎にビットラインとビットラインとの距離は二倍ずつ増
やすことができ、２つの配線層を用いるとセンシング電
圧比率を１５〜２０％に減少させる効果を奏する。３層
配線を用いるとセンシング電圧比率を７．５〜１０％に
減少させることができる。従って、３層以上の配線を用
いると１０％以内のセンシング電圧の減少が期待できる
ので、ビットラインセンシングマージンが向上するとい
う効果が得られる。但し、サブビットラインは全体のビ
ットラインキャパシタンスの３０％程度を占めるので、
マルチ配線を使用せず、略７０％を占めているメインビ
ットラインをマルチ配線に用いてクロストークを減らす
ことに用いられる。
【００１７】
【発明の実施の形態】以下、前記のようにメインビット
ラインをマルチ配線に形成するために用いられる種々の
不揮発性強誘電体メモリ構造及び本発明の実施形態によ
る配線構造を添付の図面を参照して説明する。
ラインをマルチ配線に形成するために用いられる種々の
不揮発性強誘電体メモリ構造及び本発明の実施形態によ
る配線構造を添付の図面を参照して説明する。
【００１８】図４は本発明を適用するための強誘電体セ
ルアレイ全体のブロック構成図である。そして、図５は
本発明を適用するための強誘電体スプリットセルアレイ
の第１方法による詳細な構成図であり、図６は本発明を
適用するための強誘電体スプリットセルアレイの第２方
法による詳細な構成図である。そして、図７は本発明を
適用するための強誘電体セルアレイの詳細な構成図であ
る。なお、スプリットセルアレイとはワードラインとプ
レートラインとの間にセルを配置するのではなく、ワー
ドラインを一対のスプリットワードラインの構成として
そのワードラインの間にセルをは位置した構成である。
ルアレイ全体のブロック構成図である。そして、図５は
本発明を適用するための強誘電体スプリットセルアレイ
の第１方法による詳細な構成図であり、図６は本発明を
適用するための強誘電体スプリットセルアレイの第２方
法による詳細な構成図である。そして、図７は本発明を
適用するための強誘電体セルアレイの詳細な構成図であ
る。なお、スプリットセルアレイとはワードラインとプ
レートラインとの間にセルを配置するのではなく、ワー
ドラインを一対のスプリットワードラインの構成として
そのワードラインの間にセルをは位置した構成である。
【００１９】まず、本発明を適用するための不揮発性強
誘電体メモリのセルアレイの構成は、図４に示すよう
に、上部セルアレイブロック４３と下部セルアレイブロ
ック４８とから構成され、上、下部セルアレイブロック
４３，４８の中間にセンスアンプ４５が各ビットライン
当たり一つずつ連結されている。ビットラインの両端に
はビットラインごとにカラムスイッチブロック４１，４
６が連結され、それぞれのビットラインがデータバス
（ｉｏ＜ｍ＞，．．．．．，ｉｏ＜ｎ＞）と連結され
る。
誘電体メモリのセルアレイの構成は、図４に示すよう
に、上部セルアレイブロック４３と下部セルアレイブロ
ック４８とから構成され、上、下部セルアレイブロック
４３，４８の中間にセンスアンプ４５が各ビットライン
当たり一つずつ連結されている。ビットラインの両端に
はビットラインごとにカラムスイッチブロック４１，４
６が連結され、それぞれのビットラインがデータバス
（ｉｏ＜ｍ＞，．．．．．，ｉｏ＜ｎ＞）と連結され
る。
【００２０】上部セルアレイブロック４３と下部セルア
レイブロック４８のそれぞれのデータバス（ｉｏ＜ｍ
＞，．．．．．，ｉｏ＜ｎ＞）はセルアレイブロック全
体の一方の先端に位置したメイン増幅器（図示せず）に
連結される。そして、上、下部セルアレイブロック４
３，４８はそれぞれ複数のサブセルアレイブロック４
４，４９を含む。そして、それぞれの上、下部セルアレ
イブロック４３，４８に対応して参照セルアレイブロッ
ク４２，４７が構成される。
レイブロック４８のそれぞれのデータバス（ｉｏ＜ｍ
＞，．．．．．，ｉｏ＜ｎ＞）はセルアレイブロック全
体の一方の先端に位置したメイン増幅器（図示せず）に
連結される。そして、上、下部セルアレイブロック４
３，４８はそれぞれ複数のサブセルアレイブロック４
４，４９を含む。そして、それぞれの上、下部セルアレ
イブロック４３，４８に対応して参照セルアレイブロッ
ク４２，４７が構成される。
【００２１】参照セルアレイブロック４２は上部セルア
レイブロック４３とそれに対応したカラムスイッチブロ
ック４１との間に配置され、参照セルアレイブロック４
７は下部セルアレイブロック４８とそれに対応したカラ
ムスイッチブロック４６との間に配置される。
レイブロック４３とそれに対応したカラムスイッチブロ
ック４１との間に配置され、参照セルアレイブロック４
７は下部セルアレイブロック４８とそれに対応したカラ
ムスイッチブロック４６との間に配置される。
【００２２】複数のサブセルアレイブロックからなるセ
ルアレイブロックの詳細な構成は次の通りである。
ルアレイブロックの詳細な構成は次の通りである。
【００２３】図５に示すように、一方向に通る多数のメ
インビットライン（ＭＢＬ＜０＞，．．．．，ＭＢＬ＜
ｎ＞）と、それぞれのサブセルアレイ５１にごとにメイ
ンビットライン（ＭＢＬ＜０＞，．．．．，ＭＢＬ＜ｎ
＞）と同方向に配置されるサブビットライン（ＳＢＬ）
と、前記メインビットライン（ＭＢＬ＜０
＞，．．．．，ＭＢＬ＜ｎ＞）とサブビットライン（Ｓ
ＢＬ）の進行方向に垂直な方向にそれぞれのサブセルア
レイ５１内に構成されるスプリットワードライン対（Ｓ
ＷＬ＜０＞，ＳＷＬ２＜０＞，．．．．．，（ＳＷＬ１
＜ｎ＞，ＳＷＬ２＜ｎ＞）と、スプリットワードライン
と同方向に配置され、同じロー方向に並ぶサブセルアレ
イ５１に共通に連結されるようにロー方向毎に一つずつ
構成されるサブビットラインプールダウン信号（ＳＢＰ
Ｄ）印加ライン、サブビットライン活性化スイッチ信号
（ＳＢＳＷ）印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜
０＞），．．．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ
＞）と、前記それぞれのＳＢＰＤ印加ライン、ＳＢＳＷ
印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０
＞，．．．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）
とそれぞれのサブセルアレイ５１の間に対応して構成さ
れ、ＳＢＰＤ信号とＳＢＳＷ信号をスイッチングする複
数のスイッチング制御ブロック５２とを含んでいる。
インビットライン（ＭＢＬ＜０＞，．．．．，ＭＢＬ＜
ｎ＞）と、それぞれのサブセルアレイ５１にごとにメイ
ンビットライン（ＭＢＬ＜０＞，．．．．，ＭＢＬ＜ｎ
＞）と同方向に配置されるサブビットライン（ＳＢＬ）
と、前記メインビットライン（ＭＢＬ＜０
＞，．．．．，ＭＢＬ＜ｎ＞）とサブビットライン（Ｓ
ＢＬ）の進行方向に垂直な方向にそれぞれのサブセルア
レイ５１内に構成されるスプリットワードライン対（Ｓ
ＷＬ＜０＞，ＳＷＬ２＜０＞，．．．．．，（ＳＷＬ１
＜ｎ＞，ＳＷＬ２＜ｎ＞）と、スプリットワードライン
と同方向に配置され、同じロー方向に並ぶサブセルアレ
イ５１に共通に連結されるようにロー方向毎に一つずつ
構成されるサブビットラインプールダウン信号（ＳＢＰ
Ｄ）印加ライン、サブビットライン活性化スイッチ信号
（ＳＢＳＷ）印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜
０＞），．．．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ
＞）と、前記それぞれのＳＢＰＤ印加ライン、ＳＢＳＷ
印加ライン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０
＞，．．．．．，（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）
とそれぞれのサブセルアレイ５１の間に対応して構成さ
れ、ＳＢＰＤ信号とＳＢＳＷ信号をスイッチングする複
数のスイッチング制御ブロック５２とを含んでいる。
【００２４】ここで、スイッチング制御ブロック５２は
それぞれの第１，２スイッチングトランジスタ５２ａ，
５２ｂを含む。第１，第２スイッチングトランジスタ５
２ａ，５２ｂは互いに直列に連結されており、第１スイ
ッチングトランジスタ５２ａはゲートがＳＢＰＤ印加ラ
インに連結され、一方の電極がサブビットラインに供給
する電源を調整するＢＬＰＷＲ端子に連結される。
それぞれの第１，２スイッチングトランジスタ５２ａ，
５２ｂを含む。第１，第２スイッチングトランジスタ５
２ａ，５２ｂは互いに直列に連結されており、第１スイ
ッチングトランジスタ５２ａはゲートがＳＢＰＤ印加ラ
インに連結され、一方の電極がサブビットラインに供給
する電源を調整するＢＬＰＷＲ端子に連結される。
【００２５】第２スイッチングトランジスタ５２ｂはゲ
ートがＳＢＳＷ印加ラインに連結され、一方の電極はメ
インビットラインＭＢＬに連結される。そして、第１，
２スイッチングトランジスタ５２ａ，５２ｂが共通に連
結される出力端はサブビットラインに連結される。スイ
ッチング制御ブロック５２によって動作時に、それぞれ
のメインビットライン（ＭＢＬ＜０＞，．．．．．，Ｍ
ＢＬ＜ｎ＞）はそのビットラインに接続された複数のサ
ブビットライン（ＳＢＬ）の一つに連結される。
ートがＳＢＳＷ印加ラインに連結され、一方の電極はメ
インビットラインＭＢＬに連結される。そして、第１，
２スイッチングトランジスタ５２ａ，５２ｂが共通に連
結される出力端はサブビットラインに連結される。スイ
ッチング制御ブロック５２によって動作時に、それぞれ
のメインビットライン（ＭＢＬ＜０＞，．．．．．，Ｍ
ＢＬ＜ｎ＞）はそのビットラインに接続された複数のサ
ブビットライン（ＳＢＬ）の一つに連結される。
【００２６】サブビットライン活性化スイッチ信号（Ｓ
ＢＳＷ）は、メインビットラインに接続された複数のサ
ブビットラインの何れか一つを選択するための信号であ
って、その信号によって同じメインビットラインに対応
されている多数のサブビットラインのいずれかをメイン
ビットラインに選択的に接続させる。これにより、ビッ
トラインにかかるロードを一つのサブビットラインロー
ドの水準に減らすことができる。そして、サブビットラ
インはサブビットラインプールダウン（ＳＢＰＤ）信号
が活性化すると、サブビットライン（ＳＢＬ）のレベル
は接地電圧レベル又はハイレベルの信号に調整される。
ＢＳＷ）は、メインビットラインに接続された複数のサ
ブビットラインの何れか一つを選択するための信号であ
って、その信号によって同じメインビットラインに対応
されている多数のサブビットラインのいずれかをメイン
ビットラインに選択的に接続させる。これにより、ビッ
トラインにかかるロードを一つのサブビットラインロー
ドの水準に減らすことができる。そして、サブビットラ
インはサブビットラインプールダウン（ＳＢＰＤ）信号
が活性化すると、サブビットライン（ＳＢＬ）のレベル
は接地電圧レベル又はハイレベルの信号に調整される。
【００２７】次に、図６は本発明を適用するための強誘
電体スプリットセルアレイの第２方法による詳細な構成
図であって、図５のスイッチング制御ブロックの構成を
変えただけである。他は図５のものと同じである。この
例のスイッチング制御ブロック５２は、ＳＢＰＵ印加ラ
インと第３スイッチングトランジスタを追加し、ＳＢＰ
Ｄ印加をＳＢＰＵ印加ラインに変え、第３スイッチング
トランジスタはゲートにＳＢＰＤ印加ラインを入力さ
せ、ドレインとソースをサブビットラインと接地電圧端
と連結するように接続されている。
電体スプリットセルアレイの第２方法による詳細な構成
図であって、図５のスイッチング制御ブロックの構成を
変えただけである。他は図５のものと同じである。この
例のスイッチング制御ブロック５２は、ＳＢＰＵ印加ラ
インと第３スイッチングトランジスタを追加し、ＳＢＰ
Ｄ印加をＳＢＰＵ印加ラインに変え、第３スイッチング
トランジスタはゲートにＳＢＰＤ印加ラインを入力さ
せ、ドレインとソースをサブビットラインと接地電圧端
と連結するように接続されている。
【００２８】次に、ワードラインとプレートラインとで
構成させたセルアレイの例を示す。図７に示すように、
ワードライン（ＷＬ）とプレートライン（ＰＬ）とが一
対とされて繰り返して多数配置されている。ワードライ
ン（ＷＬ＜０＞，ＰＬ＜０＞，ＷＬ＜１＞，ＰＬ＜１
＞，…）対と交差する方向に複数のメインビットライン
が形成される。ロー（Ｒｏｗ）とカラム（Ｃｏｌｕｍ
ｎ）方向にセルが設けられている。そして、
構成させたセルアレイの例を示す。図７に示すように、
ワードライン（ＷＬ）とプレートライン（ＰＬ）とが一
対とされて繰り返して多数配置されている。ワードライ
ン（ＷＬ＜０＞，ＰＬ＜０＞，ＷＬ＜１＞，ＰＬ＜１
＞，…）対と交差する方向に複数のメインビットライン
が形成される。ロー（Ｒｏｗ）とカラム（Ｃｏｌｕｍ
ｎ）方向にセルが設けられている。そして、
【００２９】各ローのセルは２つのカラム毎にそれぞれ
配置されており、各カラムのセルも２つのロー毎にそれ
ぞれ配置されている。即ち、それぞれ一つおきにセルが
配置されている。従って、一対のワードラインとプレー
トラインが活性化すると、奇数番目のサブビットライン
又は偶数番目のサブビットラインと連結されたセルのみ
が選択的に選択される。
配置されており、各カラムのセルも２つのロー毎にそれ
ぞれ配置されている。即ち、それぞれ一つおきにセルが
配置されている。従って、一対のワードラインとプレー
トラインが活性化すると、奇数番目のサブビットライン
又は偶数番目のサブビットラインと連結されたセルのみ
が選択的に選択される。
【００３０】このようなセルアレイをフォルディドビッ
トラインセルアレイと云い、これはメインビットライン
を中心にセルアレイを折り畳んでいると仮定する時、各
セルが重なることのない構造を意味する。ワードライン
ＷＬ、プレートラインＰＬ、サブビットラインの間に単
位セルが配置され、サブビットラインの一端はスイッチ
ング素子（ＳＷＬ１，ＳＷ２，…）に接続され、サブビ
ットラインとメインビットラインとの連結を制御する。
このスイッチング素子（ＳＷＬ１，ＳＷ２，…）はビッ
トラインスイッチング信号（ＢＬＳＷ）が活性化された
ときに動作して、ビットライン（ＭＢＬ）にサブビット
ライン（ＳＢＬ）を連結する。
トラインセルアレイと云い、これはメインビットライン
を中心にセルアレイを折り畳んでいると仮定する時、各
セルが重なることのない構造を意味する。ワードライン
ＷＬ、プレートラインＰＬ、サブビットラインの間に単
位セルが配置され、サブビットラインの一端はスイッチ
ング素子（ＳＷＬ１，ＳＷ２，…）に接続され、サブビ
ットラインとメインビットラインとの連結を制御する。
このスイッチング素子（ＳＷＬ１，ＳＷ２，…）はビッ
トラインスイッチング信号（ＢＬＳＷ）が活性化された
ときに動作して、ビットライン（ＭＢＬ）にサブビット
ライン（ＳＢＬ）を連結する。
【００３１】そして、単位セルは各一つトランジスタと
一つの強誘電体キャパシタとから構成され、各トランジ
スタのゲートは当該ワードラインに連結され、強誘電体
キャパシタの一側端子はトランジスタのドレイン（又は
ソース）と連結され、他側の端子は当該プレートライン
に連結されている。
一つの強誘電体キャパシタとから構成され、各トランジ
スタのゲートは当該ワードラインに連結され、強誘電体
キャパシタの一側端子はトランジスタのドレイン（又は
ソース）と連結され、他側の端子は当該プレートライン
に連結されている。
【００３２】次に、前記のようなセルアレイ構造を有す
る不揮発性強誘電体で本発明の実施形態によるサブビッ
トラインとメインビットラインのマルチ配線構造につい
て説明する。
る不揮発性強誘電体で本発明の実施形態によるサブビッ
トラインとメインビットラインのマルチ配線構造につい
て説明する。
【００３３】本発明の第１実施形態と第２実施形態によ
る不揮発性強誘電体メモリの配線は、図８、図９に示す
ように、金属やポリシリコンから形成されたサブビット
ライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，ＳＢＬ＜２＞，
ＳＢＬ＜３＞，…）を一定の間隔を保って１層に配列し
た後に、サブビットラインの上に２層構造でメインビッ
トラインを配列したものである。
る不揮発性強誘電体メモリの配線は、図８、図９に示す
ように、金属やポリシリコンから形成されたサブビット
ライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞，ＳＢＬ＜２＞，
ＳＢＬ＜３＞，…）を一定の間隔を保って１層に配列し
た後に、サブビットラインの上に２層構造でメインビッ
トラインを配列したものである。
【００３４】まず、第１実施形態による配線は、図８に
示すように、メインビットラインを２層構造に配置した
もので、サブビットラインに隣接した第１層（ｍ−金属
層）には奇数番目のサブビットラインと対応するメイン
ビットライン（ＭＢＬ＜０＞，ＭＢＬ＜２＞，…）を配
置させ、第２層（ｎ−金属層）には具数番目のサブビッ
トラインと対応するメインビットライン（ＭＢＬ＜１
＞，ＭＢＬ＜３＞，…）を配置させている。
示すように、メインビットラインを２層構造に配置した
もので、サブビットラインに隣接した第１層（ｍ−金属
層）には奇数番目のサブビットラインと対応するメイン
ビットライン（ＭＢＬ＜０＞，ＭＢＬ＜２＞，…）を配
置させ、第２層（ｎ−金属層）には具数番目のサブビッ
トラインと対応するメインビットライン（ＭＢＬ＜１
＞，ＭＢＬ＜３＞，…）を配置させている。
【００３５】上記ビットラインの配置を別の観点から見
ると、すなわち、サブビットラインの２つを一組として
考えると、メインビットラインは、第１層には２の倍数
の一番目のライン毎にメインビットラインが配置され、
第２層には２の倍数の二番目のライン毎にメインビット
ラインが配置されることになる。このとき、第１層、第
２層に配置されたそれぞれのメインビットラインの間に
接地されているダミー配線（ＶＳＳ）を配置することで
メインビットラインの間のシールド効果を用いて干渉効
果を遮断する。図示のように、ダミー配線を含めてメイ
ンビットラインを形成させたそうではそれぞれの配線が
サブビットラインの真上にあるが、ずれていても差し支
えない。
ると、すなわち、サブビットラインの２つを一組として
考えると、メインビットラインは、第１層には２の倍数
の一番目のライン毎にメインビットラインが配置され、
第２層には２の倍数の二番目のライン毎にメインビット
ラインが配置されることになる。このとき、第１層、第
２層に配置されたそれぞれのメインビットラインの間に
接地されているダミー配線（ＶＳＳ）を配置することで
メインビットラインの間のシールド効果を用いて干渉効
果を遮断する。図示のように、ダミー配線を含めてメイ
ンビットラインを形成させたそうではそれぞれの配線が
サブビットラインの真上にあるが、ずれていても差し支
えない。
【００３６】次に、第２実施形態は、図９に示すよう
に、第１実施形態でのようにメインビットラインを２層
構造に配置するが、第１実施形態でそれぞれのメインビ
ットラインの間に配置したダミー配線を省略したもので
ある。
に、第１実施形態でのようにメインビットラインを２層
構造に配置するが、第１実施形態でそれぞれのメインビ
ットラインの間に配置したダミー配線を省略したもので
ある。
【００３７】このような第２実施形態ではシールド効果
は特に期待し難いが、メインビットライン間の間隔が増
加することで干渉を減少させる効果と、工程過程から発
生するメインビットライン間のパーティクル問題を減ら
して歩留まり増加に寄与することができる。
は特に期待し難いが、メインビットライン間の間隔が増
加することで干渉を減少させる効果と、工程過程から発
生するメインビットライン間のパーティクル問題を減ら
して歩留まり増加に寄与することができる。
【００３８】次に、本発明の第３，第４実施形態による
不揮発性強誘電体メモリの配線は、図１０、図１１に示
すように、金属やポリシリコンから形成されたサブビッ
トライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞,ＳＢＬ＜２
＞，ＳＢＬ＜３＞，…）を一定の間隔を保って１層に配
列した後、サブビットラインの上に３層構造でメインビ
ットラインを配列するのである。
不揮発性強誘電体メモリの配線は、図１０、図１１に示
すように、金属やポリシリコンから形成されたサブビッ
トライン（ＳＢＬ＜０＞，ＳＢＬ＜１＞,ＳＢＬ＜２
＞，ＳＢＬ＜３＞，…）を一定の間隔を保って１層に配
列した後、サブビットラインの上に３層構造でメインビ
ットラインを配列するのである。
【００３９】まず、第３実施形態は、図１０に示すよう
に、メインビットラインを３層構造で配置したもので、
サブビットラインに隣接した第１層（ｍ−金属層）は一
番目と四番目のサブビットラインの上にメインビットラ
イン（ＭＢＬ＜０＞，ＭＢＬ＜３＞，…）を配置させ、
第２層（ｎ−金属層）は二番目と五番目のサブビットラ
インの上にメインビットライン（ＭＢＬ＜１＞，ＭＢＬ
＜４＞，…）を配置させ、第３層（ｏ−金属層）は三番
目と六番目のサブビットラインの上にメインビットライ
ン（ＭＢＬ＜２＞，ＭＢＬ＜６＞）を配置させている。
即ち、第１層のメインビットラインはサブビットライン
を三つずつ一組にした時、３の倍数の一番目のライン毎
に配置される。
に、メインビットラインを３層構造で配置したもので、
サブビットラインに隣接した第１層（ｍ−金属層）は一
番目と四番目のサブビットラインの上にメインビットラ
イン（ＭＢＬ＜０＞，ＭＢＬ＜３＞，…）を配置させ、
第２層（ｎ−金属層）は二番目と五番目のサブビットラ
インの上にメインビットライン（ＭＢＬ＜１＞，ＭＢＬ
＜４＞，…）を配置させ、第３層（ｏ−金属層）は三番
目と六番目のサブビットラインの上にメインビットライ
ン（ＭＢＬ＜２＞，ＭＢＬ＜６＞）を配置させている。
即ち、第１層のメインビットラインはサブビットライン
を三つずつ一組にした時、３の倍数の一番目のライン毎
に配置される。
【００４０】そして、第２層は３の倍数の二番目のライ
ン毎に配置され、第３層は３の倍数の三番目のライン毎
に配置される。第１層、第２層、第３層に配置されたそ
れぞれのメインビットラインの間には接地端に連結され
ているダミー配線（ＶＳＳ）を配置することでメインビ
ットライン間のシール効果を用いて干渉を遮断する。
ン毎に配置され、第３層は３の倍数の三番目のライン毎
に配置される。第１層、第２層、第３層に配置されたそ
れぞれのメインビットラインの間には接地端に連結され
ているダミー配線（ＶＳＳ）を配置することでメインビ
ットライン間のシール効果を用いて干渉を遮断する。
【００４１】次に、第４実施形態は、図１１に示すよう
に、第３実施形態のように、メインビットラインを３層
構造で配置するが、第３実施形態でそれぞれのメインビ
ットラインの間のダミー配線を省略したものである。こ
のような第４実施形態ではシールド効果は期待し難い
が、メインビットライン間の間隔が増加することで干渉
を減少させる効果と、工程過程から発生するメインビッ
トライン間のパーティクル問題を減らして歩留まり増加
に寄与することができる。
に、第３実施形態のように、メインビットラインを３層
構造で配置するが、第３実施形態でそれぞれのメインビ
ットラインの間のダミー配線を省略したものである。こ
のような第４実施形態ではシールド効果は期待し難い
が、メインビットライン間の間隔が増加することで干渉
を減少させる効果と、工程過程から発生するメインビッ
トライン間のパーティクル問題を減らして歩留まり増加
に寄与することができる。
【００４２】次に、本発明の第５実施形態による不揮発
性強誘電体メモリの配線を図１２に示す。図示のよう
に、金属やポリシリコンから形成されたサブビットライ
ン（ＳＢＬ＜０＞，ＳＢＬ＜１＞,ＳＢＬ＜２＞，ＳＢ
Ｌ＜３＞，…）を一方向に一定の間隔を保って配列した
後、前記サブビットラインの上にｎ層の配線層を用いて
ｎ本のサブビットラインの上に層ごとに階段型にメイン
ビットラインを配列するのである。
性強誘電体メモリの配線を図１２に示す。図示のよう
に、金属やポリシリコンから形成されたサブビットライ
ン（ＳＢＬ＜０＞，ＳＢＬ＜１＞,ＳＢＬ＜２＞，ＳＢ
Ｌ＜３＞，…）を一方向に一定の間隔を保って配列した
後、前記サブビットラインの上にｎ層の配線層を用いて
ｎ本のサブビットラインの上に層ごとに階段型にメイン
ビットラインを配列するのである。
【００４３】即ち、サブビットラインｎ本を一組にした
時、第１層（ｍ−金属層）にはｎの倍数の一番目のライ
ン毎にメインビットラインを配置させ、第２層（ｎ−金
属層）にはｎの倍数の二番目のライン毎にメインビット
ラインを配置させ、第ｎ層にはｎの倍数ライン毎にメイ
ンビットラインを配置させる。
時、第１層（ｍ−金属層）にはｎの倍数の一番目のライ
ン毎にメインビットラインを配置させ、第２層（ｎ−金
属層）にはｎの倍数の二番目のライン毎にメインビット
ラインを配置させ、第ｎ層にはｎの倍数ライン毎にメイ
ンビットラインを配置させる。
【００４４】第５実施形態のように、メインビットライ
ンをｎ層の配線層を用いてメインビットラインを形成す
るので、メインビットライン間の間隔が増加することで
干渉を減少させる効果と、工程過程から発生するメイン
ビットライン間のパーティクル問題を減らして歩留まり
増加に寄与することができる。
ンをｎ層の配線層を用いてメインビットラインを形成す
るので、メインビットライン間の間隔が増加することで
干渉を減少させる効果と、工程過程から発生するメイン
ビットライン間のパーティクル問題を減らして歩留まり
増加に寄与することができる。
【００４５】前記のように多層にメインビットラインを
配置する時、第１，第２実施形態のように、メインビッ
トラインを２層の金属層（ｍ−金属層、ｎ−金属層）に
交替に配置するのは図５と図６に示しており、多層の金
属層（ｍ−金属層、ｎ−金属層、…、ｏ−金属颯、ｐ−
金属層）にメインビットラインを順次に形成することは
図７に示してある。
配置する時、第１，第２実施形態のように、メインビッ
トラインを２層の金属層（ｍ−金属層、ｎ−金属層）に
交替に配置するのは図５と図６に示しており、多層の金
属層（ｍ−金属層、ｎ−金属層、…、ｏ−金属颯、ｐ−
金属層）にメインビットラインを順次に形成することは
図７に示してある。
【００４６】次に、本発明の第６，第７実施形態による
不揮発性強誘電体メモリ配線について説明する。
不揮発性強誘電体メモリ配線について説明する。
【００４７】図１３は本発明の第６実施形態による不揮
発性強誘電体メモリ配線の断面構造図であり、図１４は
本発明の第７実施形態による不揮発性強誘電体メモリ配
線の断面構造図である。メインビットラインと同様にサ
ブビットラインも複数層に配置することができることは
いうまでもない。その例としてｎ層の配線層に階段型を
なすように配置させた構造が図１３と図１４に示してあ
る。
発性強誘電体メモリ配線の断面構造図であり、図１４は
本発明の第７実施形態による不揮発性強誘電体メモリ配
線の断面構造図である。メインビットラインと同様にサ
ブビットラインも複数層に配置することができることは
いうまでもない。その例としてｎ層の配線層に階段型を
なすように配置させた構造が図１３と図１４に示してあ
る。
【００４８】まず、図１３に示すように、サブビットラ
イン（ＳＢＬ）をｎ層の配線層を用いて階段型に一定の
間隔を保って配列し、同様にサブビットラインと対応す
るようにメインビットラインもｎ層の配線層に階段型を
なすように配置する。
イン（ＳＢＬ）をｎ層の配線層を用いて階段型に一定の
間隔を保って配列し、同様にサブビットラインと対応す
るようにメインビットラインもｎ層の配線層に階段型を
なすように配置する。
【００４９】そして、図１４に示すように、サブビット
ラインをｎ層の配線層を用いて階段型に一定の間隔を保
って配列させ、前記サブビットラインの上側にメインビ
ットラインを一つの層に一定の間隔を保って配列させる
こともできる。
ラインをｎ層の配線層を用いて階段型に一定の間隔を保
って配列させ、前記サブビットラインの上側にメインビ
ットラインを一つの層に一定の間隔を保って配列させる
こともできる。
【００５０】
【発明の効果】上記のような本発明の不揮発性強誘電体
メモリの配線は次のような効果がある。
メモリの配線は次のような効果がある。
【００５１】複数の層にメインビットラインを配列する
と、それぞれの層でのラインの間隔が広くなり、メイン
ビットライン間のクロストークキャパシタンスの比率を
減らして干渉現象を減少させるという効果がある。ま
た、それぞれの層でのメインビットラインの間に接地端
に連結されているダミー配線（ＶＳＳ）を配置すると、
メインビットラインの間のシールド効果を用いて干渉を
遮断することができる。さらに、メインビットラインを
複数の層にそれぞれ形成させることによってそれぞれの
層で一定の間隔を保って配置させることができるので、
工程過程から発生するメインビットライン間のパーティ
クル問題を減らして歩留まり増加に寄与することができ
る。
と、それぞれの層でのラインの間隔が広くなり、メイン
ビットライン間のクロストークキャパシタンスの比率を
減らして干渉現象を減少させるという効果がある。ま
た、それぞれの層でのメインビットラインの間に接地端
に連結されているダミー配線（ＶＳＳ）を配置すると、
メインビットラインの間のシールド効果を用いて干渉を
遮断することができる。さらに、メインビットラインを
複数の層にそれぞれ形成させることによってそれぞれの
層で一定の間隔を保って配置させることができるので、
工程過程から発生するメインビットライン間のパーティ
クル問題を減らして歩留まり増加に寄与することができ
る。
【図１】一般的な強誘電体のヒステリシスループ特性
図。
図。
【図２】一般的な強誘電体メモリの単位セル構成図。
【図３ａ】強誘電体メモリの書き込みモードの動作タイ
ミング図。
ミング図。
【図３ｂ】強誘電体メモリの読み出しモードの動作タイ
ミング図。
ミング図。
【図４】本発明を適用するための全体強誘電体セルアレ
イのブロック構成図。
イのブロック構成図。
【図５】本発明を適用するための強誘電体スプリットセ
ルアレイの第１方法による詳細な構成図。
ルアレイの第１方法による詳細な構成図。
【図６】本発明を適用するための強誘電体スプリットセ
ルアレイの第２方法による詳細な構成図。
ルアレイの第２方法による詳細な構成図。
【図７】本発明を適用するための強誘電体セルアレイの
詳細な構成図。
詳細な構成図。
【図８】本発明の第１実施形態による不揮発性強誘電体
メモリ配線の断面構造図。
メモリ配線の断面構造図。
【図９】本発明の第２実施形態による不揮発性強誘電体
メモリ配線の断面構造図。
メモリ配線の断面構造図。
【図１０】本発明の第３実施形態による不揮発性強誘電
体メモリ配線の断面構造図。
体メモリ配線の断面構造図。
【図１１】本発明の第４実施形態による不揮発性強誘電
体メモリ配線の断面構造図。
体メモリ配線の断面構造図。
【図１２】本発明の第５実施形態による不揮発性強誘電
体メモリ配線の断面構造図。
体メモリ配線の断面構造図。
【図１３】本発明の第６実施形態による不揮発性強誘電
体メモリ配線の断面構造図。
体メモリ配線の断面構造図。
【図１４】本発明の第７実施形態による不揮発性強誘電
体メモリ配線の断面構造図。
体メモリ配線の断面構造図。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 キイ，フン・ウー
大韓民国・キョンギ−ド・イチョン−シ・
ブバル−エウブ・ウンガム−リ・97・イワ
アパートメント・101−1102
(72)発明者 イ，ゲウン・イル
大韓民国・キョンギ−ド・ヨンギン−シ・
キヘウング−エウブ・シンガル−リ・
159・トヒュンマエウル ヒュンダイ ア
パートメント・201−205
(72)発明者 パク，ジェ・フーン
大韓民国・キョンギ−ド・ソンナム−シ・
プンダン−ク・クムゴク−ドン・181・チ
ョンソルハンラ・307−1403
(72)発明者 キム，ジュン・ファン
大韓民国・ソウル・トンダエムン−ク・タ
プシムリ ５−ドン・番地なし・サムヒー
アパートメント・５−903
Ｆターム(参考） 5F083 FR02 GA13 KA06 KA10 LA13
ZA28
Claims (12)
- 【請求項１】 それぞれ複数個の単位セルを含むサブセ
ルアレイのブロックを備えたセルアレイブロック内で、 前記単位セルの一端子に連結されるように一ライン方向
に一定の間隔を保って配列されたサブビットラインと、 それぞれのサブビットラインに対応させて配置されてい
るメインビットラインとを備えた不揮発性強誘電体メモ
リの配線において、 サブビットラインを１層に平行に並べる一方、メインビ
ットラインはサブビットラインの層の上の複数の層に、
それぞれの層に少なくともサブビットライン２本ごとに
間隔をあけて配置したことを特徴とする不揮発性強誘電
体メモリの配線。 - 【請求項２】 前記メインビットラインを２層を用いて
配置する時、 第１層には２の倍数の一番目のライン毎にメインビット
ラインを配置し、第２層には２の倍数の二番目のライン
毎にメインビットラインを配置することを特徴とする請
求項１記載の不揮発性強誘電体メモリの配線。 - 【請求項３】 前記メインビットラインを３つの配線層
を用いて配置する時、 第１層には３の倍数の一番目のライン毎にメインビット
ラインを配置させ、第２層には３の倍数の二番目のライ
ン毎にメインビットラインを配置させ、第３層には３の
倍数の三番目のライン毎にメインビットラインを配置す
ることを特徴とする請求項１記載の不揮発性強誘電体メ
モリの配線。 - 【請求項４】 前記メインビットラインをｎ層の配線層
を用いて配置する時、 第１層にはｎの倍数の一番目のライン毎にメインビット
ラインを配置させ、第２層にはｎの倍数の二番目のライ
ン毎にメインビットラインを配置させ、第ｎ層にはｎの
倍数のｎ番目のライン毎にメインビットラインを配置す
ることを特徴とする不揮発性強誘電体メモリの配線。 - 【請求項５】 前記各配線層のそれぞれのメインビット
ラインの間に接地されているダミー配線を配置させるこ
とを更に含んでいることを特徴とする請求項１記載の不
揮発性強誘電体メモリの配線。 - 【請求項６】 前記セルアレイブロックは前記セルに連
結される複数のスプリットワードライン対（ＳＷＬ１＜
０＞，ＳＷＬ２＜０＞），．．．，（ＳＷＬ１＜ｎ＞，
ＳＷＬ２＜ｎ＞）と、 前記ロー方向のサブセルアレイブロックに連結されるよ
うに配置されたＳＢＰＤ印加ラインと、ＳＢＳＷ印加ラ
イン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０＞），．．．，
（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）と、 前記それぞれのＳＢＰＤ印加ラインと、ＳＢＳＷ印加ラ
イン（ＳＢＰＤ＜０＞，ＳＢＳＷ＜０＞），．．．，
（ＳＢＰＤ＜ｎ＞，ＳＢＳＷ＜ｎ＞）の信号を受けて駆
動し、前記それぞれのサブセルアレイブロックに対応し
て構成された複数のスイッチング制御ブロックとを含む
ことを特徴とする請求項１記載の不揮発性強誘電体メモ
リの配線。 - 【請求項７】 前記スイッチング制御ブロックはゲート
が前記ＳＢＰＤ印加ラインに連結され、ドレインとソー
スが前記サブビットラインとサブビットラインに印加す
る電源端に連結された第１スイッチングトランジスタ
と、 ゲートが前記ＳＢＳＷ印加ラインに連結され、サブビッ
トラインとメインビットラインとの間に構成された第２
スイッチングトランジスタとから構成されることを特徴
とする請求項６記載の不揮発性強誘電体メモリの配線。 - 【請求項８】 前記セルアレイブロックで前記ロー方向
のサブセルアレイアレイブロックに連結されるようにＳ
ＢＰＵ印加ラインが更に配列される場合、前記スイッチ
ング制御ブロックは、 ゲートが前記ＳＢＰＤ印加ラインに連結され、前記サブ
ビットラインラインと接地電圧端との間に連結された第
１スイッチングトランジスタと、 ゲートが前記ＳＢＳＷ印加ラインに連結され、サブビッ
トラインとメインビットラインとの間に構成された第２
スイッチングトランジスタと、 ゲートが前記ＳＢＰＵ印加ラインに連結され、一端がサ
ブビットラインに連結され、他端が前記サブビットライ
ンに印加される電源電圧端に連結される第３スイッチン
グトランジスタとから構成されることを特徴とする請求
項６記載の不揮発性強誘電体メモリの配線。 - 【請求項９】 前記セルアレイブロックで前記セルに連
結される複数のスプリットワードライン対（ＳＷＬ１＜
０＞，ＳＷＬ２＜０＞），．．．，（ＳＷＬ１＜ｎ＞，
ＳＷＬ２＜ｎ＞）の代わりにワードライン（ＷＬ）とプ
レートライン（ＰＬ）とが一対をなしている複数のワー
ドライン対を配列し、 前記スイッチング制御ブロックは、ビットラインスイッ
チング（ＢＬＳＷ）印加ラインの制御を受けて前記サブ
ビットラインと前記メインビットラインとの間に構成さ
れた一つのスイッチングトランジスタから構成すること
を特徴とする請求項１記載の不揮発性強誘電体メモリの
配線。 - 【請求項１０】 前記セルアレイブロックは前記メイン
ビットラインを中心に折り返した場合、隣り合う単位セ
ルが重ならないようなフォルディド構造を有することを
特徴とする請求項９記載の不揮発性強誘電体メモリの配
線。 - 【請求項１１】 それぞれ複数個の単位セルを含むサブ
セルアレイのブロックを備えたセルアレイブロック内
で、 前記単位セルの一端子に連結されるように一ライン方向
に一定の間隔を保って配列されたサブビットラインと、 それぞれのサブビットラインに対応させて配置されてい
るメインビットラインとを備えた不揮発性強誘電体メモ
リの配線において、 サブビットラインをｎ層の配線層を用いて階段型に一定
の間隔を保って配列させ、 前記サブビットラインの上に前記メインビットラインも
ｎ層の配線層を用いて階段型をなすように配置すること
を特徴とする不揮発性強誘電体メモリの配線。 - 【請求項１２】 それぞれ複数個の単位セルを含むサブ
セルアレイのブロックを備えたセルアレイブロック内
で、 前記単位セルの一端子に連結されるように一ライン方向
に一定の間隔を保って配列されたサブビットラインと、 それぞれのサブビットラインに対応させて配置されてい
るメインビットラインとを備えた不揮発性強誘電体メモ
リの配線において、 前記サブビットラインをｎ層の配線層を用いて階段型に
一定の間隔を保って配列させ、 前記サブビットラインの上に前記メインビットラインを
一つの層に一定の間隔を保って配列することを特徴とす
る不揮発性強誘電体メモリの配線。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-87943 | 2001-12-29 | ||
| KR10-2001-0087943A KR100463602B1 (ko) | 2001-12-29 | 2001-12-29 | 불휘발성 강유전체 메모리의 배선 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003282841A true JP2003282841A (ja) | 2003-10-03 |
Family
ID=19717893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002327822A Pending JP2003282841A (ja) | 2001-12-29 | 2002-11-12 | 不揮発性強誘電体メモリの配線 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6845030B2 (ja) |
| JP (1) | JP2003282841A (ja) |
| KR (1) | KR100463602B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007114328A1 (ja) * | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
| JP2012089206A (ja) * | 2010-10-20 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体メモリ |
| JP2013187223A (ja) * | 2012-03-06 | 2013-09-19 | Elpida Memory Inc | 半導体装置 |
| JP2016033609A (ja) * | 2014-07-31 | 2016-03-10 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6858906B2 (en) | 2001-06-28 | 2005-02-22 | Samsung Electronics Co., Ltd. | Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers |
| US7473959B2 (en) | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
| US7253467B2 (en) | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
| US20060180851A1 (en) | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
| US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
| US7505321B2 (en) | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
| US7233522B2 (en) | 2002-12-31 | 2007-06-19 | Sandisk 3D Llc | NAND memory array incorporating capacitance boosting of channel regions in unselected memory cells and method for operation of same |
| JP4178090B2 (ja) * | 2003-09-19 | 2008-11-12 | シャープ株式会社 | 電極配線基板および表示装置 |
| US7221588B2 (en) * | 2003-12-05 | 2007-05-22 | Sandisk 3D Llc | Memory array incorporating memory cells arranged in NAND strings |
| KR100527537B1 (ko) * | 2003-12-22 | 2005-11-09 | 주식회사 하이닉스반도체 | 직렬 다이오드 셀 및 이를 이용한 불휘발성 메모리 장치 |
| US20050248042A1 (en) * | 2004-05-04 | 2005-11-10 | Lee Jong-Eon | Semiconductor memory device |
| DE102004055929B4 (de) * | 2004-11-19 | 2014-05-22 | Qimonda Ag | Nichtflüchtige Speicherzellen-Anordnung |
| KR100621774B1 (ko) * | 2005-04-08 | 2006-09-15 | 삼성전자주식회사 | 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법 |
| JP3976774B1 (ja) * | 2006-03-10 | 2007-09-19 | 株式会社Ｇｅｎｕｓｉｏｎ | 不揮発性半導体記憶装置およびその制御方法 |
| JP4171502B2 (ja) * | 2006-04-26 | 2008-10-22 | 三洋電機株式会社 | メモリ |
| KR100855579B1 (ko) | 2006-10-02 | 2008-09-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 형성 방법 |
| US8097504B2 (en) * | 2007-06-26 | 2012-01-17 | Sandisk Technologies Inc. | Method for forming dual bit line metal layers for non-volatile memory |
| KR101338158B1 (ko) | 2007-07-16 | 2013-12-06 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| KR101328552B1 (ko) * | 2007-11-16 | 2013-11-13 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| US10410717B2 (en) | 2016-03-07 | 2019-09-10 | Toshiba Memory Corporation | Resistive random access memory device with three-dimensional cross-point structure and method of operating the same |
Citations (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308371A (ja) * | 1987-06-10 | 1988-12-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02143982A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0377369A (ja) * | 1989-08-21 | 1991-04-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH0435063A (ja) * | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPH0521750A (ja) * | 1991-07-11 | 1993-01-29 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH06295997A (ja) * | 1993-04-08 | 1994-10-21 | Seiko Epson Corp | 半導体記憶装置 |
| JPH07147094A (ja) * | 1993-06-24 | 1995-06-06 | Ramtron Internatl Corp | ビット線容量分離を含む強誘電体を用いたｒａｍ検出構成 |
| JPH07161829A (ja) * | 1993-12-02 | 1995-06-23 | Toshiba Corp | 半導体記憶装置 |
| JPH07192476A (ja) * | 1993-12-27 | 1995-07-28 | Hitachi Ltd | 強誘電体メモリ |
| JPH09508240A (ja) * | 1994-10-28 | 1997-08-19 | シメトリックス コーポレーション | 強誘電体メモリ |
| JPH09331030A (ja) * | 1996-06-11 | 1997-12-22 | Sharp Corp | 半導体記憶装置 |
| JPH10214494A (ja) * | 1997-01-31 | 1998-08-11 | Sony Corp | 不揮発性半導体記憶装置 |
| JPH11191291A (ja) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH11274435A (ja) * | 1998-03-19 | 1999-10-08 | Nec Corp | 半導体記憶装置 |
| JPH11328967A (ja) * | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000101039A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体メモリ装置 |
| JP2000235797A (ja) * | 1999-02-10 | 2000-08-29 | Nec Corp | 半導体記憶装置 |
| JP2000268558A (ja) * | 1998-11-03 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置 |
| JP2001118380A (ja) * | 1999-09-08 | 2001-04-27 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置 |
| JP2002269970A (ja) * | 2001-03-05 | 2002-09-20 | Samsung Electronics Co Ltd | 強誘電体ランダムアクセスメモリ装置のデータ感知方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3327071B2 (ja) * | 1995-10-16 | 2002-09-24 | ソニー株式会社 | 強誘電体記憶装置 |
| JP3246294B2 (ja) * | 1995-10-24 | 2002-01-15 | ソニー株式会社 | 強誘電体記憶装置およびその製造方法 |
| KR100245412B1 (ko) * | 1997-04-12 | 2000-03-02 | 윤종용 | 노어형 반도체 메모리 장치 및 그것의 데이터 독출방법 |
| JPH1196776A (ja) * | 1997-09-18 | 1999-04-09 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ装置 |
| US6091622A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | Nonvolatile ferroelectric memory device |
| US6128213A (en) * | 1997-12-12 | 2000-10-03 | Lg Semicon Co., Ltd. | Nonvolatile ferroelectric memory and a method of manufacturing the same |
| KR100268910B1 (ko) | 1998-04-22 | 2000-10-16 | 김영환 | 비휘발성 강유전체 메모리소자 |
| US6072711A (en) * | 1997-12-12 | 2000-06-06 | Lg Semicon Co., Ltd. | Ferroelectric memory device without a separate cell plate line and method of making the same |
| KR100268874B1 (ko) | 1998-05-26 | 2000-10-16 | 김영환 | Swl 강유전체 메모리 장치 |
| KR100261174B1 (ko) * | 1997-12-12 | 2000-07-01 | 김영환 | 비휘발성 강유전체 메모리 및 그의 제조 방법 |
| US6091623A (en) * | 1997-12-12 | 2000-07-18 | Lg Semicon Co., Ltd. | Split word line ferroelectric memory |
| US6324090B1 (en) * | 1999-07-21 | 2001-11-27 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile ferroelectric memory device |
| DE10014387C1 (de) * | 2000-03-23 | 2001-09-27 | Infineon Technologies Ag | Integrierter Speicher mit Bitleitungsreferenzspannung und Verfahren zum Erzeugen der Bitleitungsreferenzspannung |
| KR100451096B1 (ko) * | 2000-09-19 | 2004-10-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | 자기메모리셀어레이를 갖는 비휘발성 반도체메모리장치 |
-
2001
- 2001-12-29 KR KR10-2001-0087943A patent/KR100463602B1/ko not_active IP Right Cessation
-
2002
- 2002-11-12 JP JP2002327822A patent/JP2003282841A/ja active Pending
- 2002-12-03 US US10/308,098 patent/US6845030B2/en not_active Expired - Lifetime
Patent Citations (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308371A (ja) * | 1987-06-10 | 1988-12-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02143982A (ja) * | 1988-11-24 | 1990-06-01 | Toshiba Corp | ダイナミック型半導体記憶装置 |
| JPH0377369A (ja) * | 1989-08-21 | 1991-04-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JPH0435063A (ja) * | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPH0521750A (ja) * | 1991-07-11 | 1993-01-29 | Kawasaki Steel Corp | 半導体記憶装置 |
| JPH06295997A (ja) * | 1993-04-08 | 1994-10-21 | Seiko Epson Corp | 半導体記憶装置 |
| JPH07147094A (ja) * | 1993-06-24 | 1995-06-06 | Ramtron Internatl Corp | ビット線容量分離を含む強誘電体を用いたｒａｍ検出構成 |
| JPH07161829A (ja) * | 1993-12-02 | 1995-06-23 | Toshiba Corp | 半導体記憶装置 |
| JPH07192476A (ja) * | 1993-12-27 | 1995-07-28 | Hitachi Ltd | 強誘電体メモリ |
| JPH09508240A (ja) * | 1994-10-28 | 1997-08-19 | シメトリックス コーポレーション | 強誘電体メモリ |
| JPH09331030A (ja) * | 1996-06-11 | 1997-12-22 | Sharp Corp | 半導体記憶装置 |
| JPH10214494A (ja) * | 1997-01-31 | 1998-08-11 | Sony Corp | 不揮発性半導体記憶装置 |
| JPH11191291A (ja) * | 1997-12-26 | 1999-07-13 | Hitachi Ltd | 半導体記憶装置 |
| JPH11274435A (ja) * | 1998-03-19 | 1999-10-08 | Nec Corp | 半導体記憶装置 |
| JPH11328967A (ja) * | 1998-05-14 | 1999-11-30 | Fujitsu Ltd | 半導体記憶装置 |
| JP2000101039A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体メモリ装置 |
| JP2000268558A (ja) * | 1998-11-03 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置 |
| JP2000235797A (ja) * | 1999-02-10 | 2000-08-29 | Nec Corp | 半導体記憶装置 |
| JP2001118380A (ja) * | 1999-09-08 | 2001-04-27 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置 |
| JP2002269970A (ja) * | 2001-03-05 | 2002-09-20 | Samsung Electronics Co Ltd | 強誘電体ランダムアクセスメモリ装置のデータ感知方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007114328A1 (ja) * | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
| JP2007273851A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| US8488358B2 (en) | 2006-03-31 | 2013-07-16 | Panasonic Corporation | Semiconductor storage device |
| JP2012089206A (ja) * | 2010-10-20 | 2012-05-10 | Lapis Semiconductor Co Ltd | 半導体メモリ |
| JP2013187223A (ja) * | 2012-03-06 | 2013-09-19 | Elpida Memory Inc | 半導体装置 |
| US9318159B2 (en) | 2012-03-06 | 2016-04-19 | PS4 Lucxo S.a.r.l. | Semiconductor device |
| JP2016033609A (ja) * | 2014-07-31 | 2016-03-10 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057851A (ko) | 2003-07-07 |
| US6845030B2 (en) | 2005-01-18 |
| KR100463602B1 (ko) | 2004-12-29 |
| US20030123272A1 (en) | 2003-07-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003282841A (ja) | 不揮発性強誘電体メモリの配線 | |
| US6185123B1 (en) | Memory cell configuration for a 1T/1C ferroelectric memory | |
| EP0917150B1 (en) | Sensing methodology for a 1T/1C ferroelectric memory | |
| US6775172B2 (en) | Nonvolatile ferroelectric memory and method for driving the same | |
| US6856573B2 (en) | Column decoder configuration for a 1T/1C memory | |
| US6459118B1 (en) | NAND type nonvolatile ferroelectric memory cell | |
| US7092276B2 (en) | Series feram cell array | |
| US6970371B1 (en) | Reference generator system and methods for reading ferroelectric memory cells using reduced bitline voltages | |
| JP4008766B2 (ja) | 強誘電体メモリ及びその駆動方法 | |
| JP4015968B2 (ja) | 強誘電体メモリ | |
| JP3913451B2 (ja) | 半導体記憶装置 | |
| JP3889728B2 (ja) | 半導体集積回路装置 | |
| US6856535B2 (en) | Reference voltage generator for ferroelectric memory | |
| US6920059B2 (en) | Reducing effects of noise coupling in integrated circuits with memory arrays | |
| JP2003281881A (ja) | 不揮発性強誘電体メモリ装置及びそのメインビットライン負荷制御部の駆動方法 | |
| US20050122765A1 (en) | Reference cell configuration for a 1T/1C ferroelectric memory | |
| JP2003332532A (ja) | 半導体装置 | |
| US7200027B2 (en) | Ferroelectric memory reference generator systems using staging capacitors | |
| JPH0845279A (ja) | 不揮発性半導体記憶装置及びその操作方法 | |
| KR100622757B1 (ko) | 불휘발성 강유전체 메모리 장치 | |
| JP2003162894A (ja) | 強誘電体メモリ及びその駆動方法 | |
| JP2008181578A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080109 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090924 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120621 |