JPH07161829A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07161829A JPH07161829A JP5302814A JP30281493A JPH07161829A JP H07161829 A JPH07161829 A JP H07161829A JP 5302814 A JP5302814 A JP 5302814A JP 30281493 A JP30281493 A JP 30281493A JP H07161829 A JPH07161829 A JP H07161829A
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- JP
- Japan
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- bit lines
- bit line
- line
- bit
- capacitor
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Abstract
(57)【要約】
【目的】簡単な構造でノイズを低減できる対ビット線方
式の半導体記憶装置を提供すること。 【構成】２本のビット線ＢＬ１，ＢＬ２からなる複数の
対ビット線と、これら対ビット線と交差する複数本のワ
ード線と、対ビット線とワード線の各交点位置に設けら
れ、ＭＯＳトランジスタＴｒとキャパシタＣとからなる
メモリセルとを有し、上記対ビット線が、その一方のビ
ット線が他方のビット線よりも上に位置し、且つその長
手方向に関して前記２本のビット線の上下関係が変化
し、上記ＭＯＳトランジスタＴｒが、その一方のソース
・ドレインが対ビット線の下側のビット線に接続され、
他方のソース・ドレインがキャパシタＣの蓄積ノード電
極に接続され、上記キャパシタＣのプレート電極ＰＬ
が、対ビット線を構成する２本のビット線間に形成され
ていることを特徴とする。
式の半導体記憶装置を提供すること。 【構成】２本のビット線ＢＬ１，ＢＬ２からなる複数の
対ビット線と、これら対ビット線と交差する複数本のワ
ード線と、対ビット線とワード線の各交点位置に設けら
れ、ＭＯＳトランジスタＴｒとキャパシタＣとからなる
メモリセルとを有し、上記対ビット線が、その一方のビ
ット線が他方のビット線よりも上に位置し、且つその長
手方向に関して前記２本のビット線の上下関係が変化
し、上記ＭＯＳトランジスタＴｒが、その一方のソース
・ドレインが対ビット線の下側のビット線に接続され、
他方のソース・ドレインがキャパシタＣの蓄積ノード電
極に接続され、上記キャパシタＣのプレート電極ＰＬ
が、対ビット線を構成する２本のビット線間に形成され
ていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ等の半導体記
憶装置に関する。
憶装置に関する。
【０００２】
【従来の技術】従来より、コンピュータシステムの記憶
装置として磁気ディスク装置が広く用いられている。し
かし、磁気ディスク装置は、高度に精密な機械的駆動機
構を有するので衝撃に弱く、また、機械的に記録媒体に
アクセスするので高速なアクセスができない等の欠点が
あった。
装置として磁気ディスク装置が広く用いられている。し
かし、磁気ディスク装置は、高度に精密な機械的駆動機
構を有するので衝撃に弱く、また、機械的に記録媒体に
アクセスするので高速なアクセスができない等の欠点が
あった。
【０００３】そこで、近年、記憶装置として、ＤＲＡＭ
等の半導体記憶装置の開発が進められている。半導体記
憶装置は、機械的駆動部分を有しないので衝撃に強く、
高速アクセスが可能であるという長所を有している。
等の半導体記憶装置の開発が進められている。半導体記
憶装置は、機械的駆動部分を有しないので衝撃に強く、
高速アクセスが可能であるという長所を有している。
【０００４】ＤＲＡＭ等の半導体記憶装置において重要
な技術の一つとしてノイズの低減があげられる。ＤＲＡ
Ｍの場合、ノイズを低減するために従来よりフォールデ
ッドビット線方式が採用されてきた。この方式のメモリ
セルにあっては、トランスファーゲートと、通過ワード
線の２本のゲート配線と、そして、ビット線が通過する
領域が必要であり、メモリセルの面積は最小で８Ｆ2
（Ｆは最小加工寸法）である。このため、フォールデッ
ドビット線方式を１ＧＤＲＡＭの次世代のＤＲＡＭに適
用すると、コストの増大という問題が顕著になる。
な技術の一つとしてノイズの低減があげられる。ＤＲＡ
Ｍの場合、ノイズを低減するために従来よりフォールデ
ッドビット線方式が採用されてきた。この方式のメモリ
セルにあっては、トランスファーゲートと、通過ワード
線の２本のゲート配線と、そして、ビット線が通過する
領域が必要であり、メモリセルの面積は最小で８Ｆ2
（Ｆは最小加工寸法）である。このため、フォールデッ
ドビット線方式を１ＧＤＲＡＭの次世代のＤＲＡＭに適
用すると、コストの増大という問題が顕著になる。
【０００５】このようなコストの増大を防ぐ有効な方法
の一つとして、チップサイズの縮小があげられる。具体
的には、６Ｆ2 や４Ｆ2 といった面積のメモリセルの領
域内に通過ワード線のないレイアウト法によって、メモ
リセルの面積を縮小する方法が提案されている。しか
し、この方法では、ノイズが大きなセンス方式（オープ
ンビット線方式）を採用することになるという問題があ
る。
の一つとして、チップサイズの縮小があげられる。具体
的には、６Ｆ2 や４Ｆ2 といった面積のメモリセルの領
域内に通過ワード線のないレイアウト法によって、メモ
リセルの面積を縮小する方法が提案されている。しか
し、この方法では、ノイズが大きなセンス方式（オープ
ンビット線方式）を採用することになるという問題があ
る。
【０００６】そこで、ビット線を２層にし、２本のビッ
ト線を単位とする対ビット線を用い、メモリセルの面積
を増大させずにフォールデッドビット線方式と同等のセ
ンス方式とする方法が提案されている。しかしながら、
この方法には以下のような問題がある。
ト線を単位とする対ビット線を用い、メモリセルの面積
を増大させずにフォールデッドビット線方式と同等のセ
ンス方式とする方法が提案されている。しかしながら、
この方法には以下のような問題がある。
【０００７】すなわち、図１１に示すようにビット線が
２層になると、以下のような４種類のビット線間のカッ
プリングが存在し、１ＧＤＲＡＭレベルの蓄積電荷量に
なるとノイズが増加し、ＳＮ比が悪化してしまうという
問題がある。
２層になると、以下のような４種類のビット線間のカッ
プリングが存在し、１ＧＤＲＡＭレベルの蓄積電荷量に
なるとノイズが増加し、ＳＮ比が悪化してしまうという
問題がある。
【０００８】（１）上層のビット線間のカップリング （ビット線ＢＬ１ａとビット線ＢＬ２ａのカップリング
Ｃ1 、ビット線ＢＬ１ａとビット線ＢＬ３ａのカップリ
ングＣ1 ´） （２）下層のビット線間のカップリング （ビット線ＢＬ１ｂとビット線ＢＬ２ｂのカップリング
Ｃ2 、ビット線ＢＬ１ｂとビット線ＢＬ３ｂのカップリ
ングＣ2 ´） （３）第１種の上層のビット線と下層のビット線とのカ
ップリング （ビット線ＢＬ２ａとビット線ＢＬ１ｂのカップリング
Ｃ3 ） （４）第２種の上層のビット線と下層のビット線とのカ
ップリング （ビット線ＢＬ１ａとビット線ＢＬ１ｂのカップリング
Ｃ3 ´） このようなビット線間のカップリングを低減するには、
図１２の平面図（図中、点線は下層、実線は上層をビッ
ト線が走っているこを表している）に示すようなツイス
ト方法によって、例えば、ビット線ＢＬ１にのるノイズ
とビット線ＢＬ１にのるノイズを同一になるようにし、
ノイズはビット線ＢＬ１の信号とビット線ＢＬ１の信号
とを差動増幅する際に相殺すれば良い。これによって、
カップリングＣ1 ，Ｃ1 ，Ｃ2 ，Ｃ2 ´，Ｃ3 に起因す
るノイズを除去できる。しかしながら、この方法の場
合、ビット線ＢＬ１ａ，ＢＬ１ｂ等がツイスト構造と複
雑なため、その製造が困難であるという問題があった。
Ｃ1 、ビット線ＢＬ１ａとビット線ＢＬ３ａのカップリ
ングＣ1 ´） （２）下層のビット線間のカップリング （ビット線ＢＬ１ｂとビット線ＢＬ２ｂのカップリング
Ｃ2 、ビット線ＢＬ１ｂとビット線ＢＬ３ｂのカップリ
ングＣ2 ´） （３）第１種の上層のビット線と下層のビット線とのカ
ップリング （ビット線ＢＬ２ａとビット線ＢＬ１ｂのカップリング
Ｃ3 ） （４）第２種の上層のビット線と下層のビット線とのカ
ップリング （ビット線ＢＬ１ａとビット線ＢＬ１ｂのカップリング
Ｃ3 ´） このようなビット線間のカップリングを低減するには、
図１２の平面図（図中、点線は下層、実線は上層をビッ
ト線が走っているこを表している）に示すようなツイス
ト方法によって、例えば、ビット線ＢＬ１にのるノイズ
とビット線ＢＬ１にのるノイズを同一になるようにし、
ノイズはビット線ＢＬ１の信号とビット線ＢＬ１の信号
とを差動増幅する際に相殺すれば良い。これによって、
カップリングＣ1 ，Ｃ1 ，Ｃ2 ，Ｃ2 ´，Ｃ3 に起因す
るノイズを除去できる。しかしながら、この方法の場
合、ビット線ＢＬ１ａ，ＢＬ１ｂ等がツイスト構造と複
雑なため、その製造が困難であるという問題があった。
【０００９】
【発明が解決しようとする課題】上述の如く、従来より
種々のノイズ低減法が提案されていたが、その中でも２
層ツイスト構造のものがメモリセルの面積を増大させず
にノイズを低減できるので、次世代の高集積度のＤＲＡ
Ｍにとって有利であったが、構造が複雑なので製造上の
点で問題があった。
種々のノイズ低減法が提案されていたが、その中でも２
層ツイスト構造のものがメモリセルの面積を増大させず
にノイズを低減できるので、次世代の高集積度のＤＲＡ
Ｍにとって有利であったが、構造が複雑なので製造上の
点で問題があった。
【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、簡単な構造でノイズを
低減できる対ビット線方式の半導体記憶装置を提供する
ことにある。
ので、その目的とするところは、簡単な構造でノイズを
低減できる対ビット線方式の半導体記憶装置を提供する
ことにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体記憶装置は、２本のビット線から
なる複数の対ビット線と、これら対ビット線と交差する
複数本のワード線と、前記対ビット線と前記ワード線と
の各交点位置に設けられ、スイッチングＭＯＳトランジ
スタとメモリキャパシタとからなるメモリセルとを有し
ており、前記対ビット線は、その一方のビット線が他方
のビット線よりも上に位置し、且つその長手方向に関し
て前記２本のビット線の上下関係が変化し、前記スイッ
チングＭＯＳトランジスタは、ソース・ドレインの一方
が前記対ビット線の下側のビット線に接続され、他方が
前記メモリキャパシタの蓄積ノード電極に接続され、前
記メモリキャパシタのプレート電極は、前記対ビット線
を構成する前記２本のビット線間に形成されていること
を特徴とする。
めに、本発明の半導体記憶装置は、２本のビット線から
なる複数の対ビット線と、これら対ビット線と交差する
複数本のワード線と、前記対ビット線と前記ワード線と
の各交点位置に設けられ、スイッチングＭＯＳトランジ
スタとメモリキャパシタとからなるメモリセルとを有し
ており、前記対ビット線は、その一方のビット線が他方
のビット線よりも上に位置し、且つその長手方向に関し
て前記２本のビット線の上下関係が変化し、前記スイッ
チングＭＯＳトランジスタは、ソース・ドレインの一方
が前記対ビット線の下側のビット線に接続され、他方が
前記メモリキャパシタの蓄積ノード電極に接続され、前
記メモリキャパシタのプレート電極は、前記対ビット線
を構成する前記２本のビット線間に形成されていること
を特徴とする。
【００１２】
【作用】本発明によれば、メモリキャパシタのプレート
電極が対ビット線を構成する２本のビット線間に形成さ
れているので、これら２本のビット線間のカップリング
を断ち切れる。このカップリングの消滅は上記２本のビ
ット線をツイスト構造にするのと同程度のノイズ削減効
果がある。しかも、ツイスト構造に比べて構造も簡単で
ある。したがって、製造上の問題を招くこと無くノイズ
を削減できる。また、本発明にツイスト構造を加えるこ
とで、メモリセルサイズを小さく保ちながら、ノイズを
完全に消すことができる。
電極が対ビット線を構成する２本のビット線間に形成さ
れているので、これら２本のビット線間のカップリング
を断ち切れる。このカップリングの消滅は上記２本のビ
ット線をツイスト構造にするのと同程度のノイズ削減効
果がある。しかも、ツイスト構造に比べて構造も簡単で
ある。したがって、製造上の問題を招くこと無くノイズ
を削減できる。また、本発明にツイスト構造を加えるこ
とで、メモリセルサイズを小さく保ちながら、ノイズを
完全に消すことができる。
【００１３】
【実施例】以下、図面を参照しながら実施例を説明す
る。先ず、本発明の基本的な考え方を図１０を用いて説
明する。本発明では、ツイスト構造を採用する代わり
に、上層のビット線ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａと、
下層のビット線ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂとの間
に、キャパシタのプレート電極ＰＬが存在する構造を採
用している。図中、ビット線ＢＬ１ａとビット線ＢＬ１
ｂ、ビット線ＢＬ２ａとビット線ＢＬ２ｂ、ビット線Ｂ
Ｌ３ａとビット線ＢＬ３ｂがそれぞれ対ビット線を構成
している。これによって、図１１に示したカップリング
Ｃ3 ，Ｃ4 を無くすことができ、ノイズを低減できる。
る。先ず、本発明の基本的な考え方を図１０を用いて説
明する。本発明では、ツイスト構造を採用する代わり
に、上層のビット線ＢＬ１ａ，ＢＬ２ａ，ＢＬ３ａと、
下層のビット線ＢＬ１ｂ，ＢＬ２ｂ，ＢＬ３ｂとの間
に、キャパシタのプレート電極ＰＬが存在する構造を採
用している。図中、ビット線ＢＬ１ａとビット線ＢＬ１
ｂ、ビット線ＢＬ２ａとビット線ＢＬ２ｂ、ビット線Ｂ
Ｌ３ａとビット線ＢＬ３ｂがそれぞれ対ビット線を構成
している。これによって、図１１に示したカップリング
Ｃ3 ，Ｃ4 を無くすことができ、ノイズを低減できる。
【００１４】ここで、従来の場合には５個のカップリン
グＣ1 ，Ｃ1 ´，Ｃ2 ，Ｃ2 ´，Ｃ3 を無くすことがで
きるのに対し、本発明の場合には２個のカップリングＣ
4 しか無くすことができないのでノイズを低減する効果
は一見小さいように思われるが、ビット線１本当たりの
ノイズの低減効果は略同じである。
グＣ1 ，Ｃ1 ´，Ｃ2 ，Ｃ2 ´，Ｃ3 を無くすことがで
きるのに対し、本発明の場合には２個のカップリングＣ
4 しか無くすことができないのでノイズを低減する効果
は一見小さいように思われるが、ビット線１本当たりの
ノイズの低減効果は略同じである。
【００１５】すなわち、ビット線ＢＬ１ａに注目する
と、図１１に示したように本来は４個のカップリングＣ
1 ，Ｃ1 ´，Ｃ3 ，Ｃ4 が存在し、従来法の場合にはカ
ップリングＣ4 が残り、一方、本発明の場合にはカップ
リングＣ1 ，Ｃ1 ´が残り、その差は１個のカップリン
グだけである。
と、図１１に示したように本来は４個のカップリングＣ
1 ，Ｃ1 ´，Ｃ3 ，Ｃ4 が存在し、従来法の場合にはカ
ップリングＣ4 が残り、一方、本発明の場合にはカップ
リングＣ1 ，Ｃ1 ´が残り、その差は１個のカップリン
グだけである。
【００１６】また、本発明はツイスト構造ではなく単純
な２層構造なので製造上の問題もないので、簡単な構造
でノイズを低減できるようになる。図１は本発明の基本
構成を示す図である。
な２層構造なので製造上の問題もないので、簡単な構造
でノイズを低減できるようになる。図１は本発明の基本
構成を示す図である。
【００１７】メモリセルはメモリキャパシタ（以下単に
キャパシタという）Ｃと、スイッチングＭＯＳトランジ
スタ（以下単にＭＯＳトランジスタという）Ｔｒとで構
成されている。このＭＯＳトランジスタＴｒの一方のソ
ース・ドレインはビット線ＢＬ１に接続され、他方のソ
ースドレインはキャパシタＣのプレート電極ＰＬに接続
されている。ビット線ＢＬ１は隣のメモリセルでは上層
を走り、一方、ビット線ＢＬ２は下層を走り、その隣接
メモリセルのＭＯＳトランジスタの（キャパシタＣと反
対側の）ソース・ドレインに接続され、以下このよう構
造が繰り返されている。ここで、ビット線ＢＬ１，ＢＬ
２は単に上層と下層とを走るだけでツイスト構造でな
い。
キャパシタという）Ｃと、スイッチングＭＯＳトランジ
スタ（以下単にＭＯＳトランジスタという）Ｔｒとで構
成されている。このＭＯＳトランジスタＴｒの一方のソ
ース・ドレインはビット線ＢＬ１に接続され、他方のソ
ースドレインはキャパシタＣのプレート電極ＰＬに接続
されている。ビット線ＢＬ１は隣のメモリセルでは上層
を走り、一方、ビット線ＢＬ２は下層を走り、その隣接
メモリセルのＭＯＳトランジスタの（キャパシタＣと反
対側の）ソース・ドレインに接続され、以下このよう構
造が繰り返されている。ここで、ビット線ＢＬ１，ＢＬ
２は単に上層と下層とを走るだけでツイスト構造でな
い。
【００１８】図２〜図６は、本発明の第１の実施例に係
るＤＲＡＭの要部を示す図であり、図２は等価回路図、
図３は平面図、図４は図３のＡ−Ａ´断面図、図５は図
３のＢ−Ｂ´断面図、図６は図３のＣ−Ｃ´断面図であ
る。
るＤＲＡＭの要部を示す図であり、図２は等価回路図、
図３は平面図、図４は図３のＡ−Ａ´断面図、図５は図
３のＢ−Ｂ´断面図、図６は図３のＣ−Ｃ´断面図であ
る。
【００１９】これは図１のＤＲＡＭを現実的な構成にし
たもので、ビット線に多数のメモリセルが繋がっていて
も問題がないように選択ＭＯＳトランジスタＳＴｒを設
け、更に、ＭＯＳトランジスタＴｒ，ＳＴｒとして、Ｓ
ＧＴ（Surrounding Gate Transistor ）を用いたもので
ある。
たもので、ビット線に多数のメモリセルが繋がっていて
も問題がないように選択ＭＯＳトランジスタＳＴｒを設
け、更に、ＭＯＳトランジスタＴｒ，ＳＴｒとして、Ｓ
ＧＴ（Surrounding Gate Transistor ）を用いたもので
ある。
【００２０】図５，図６には、ＭＯＳトランジスタＴｒ
とキャパシタＣとからなるＳＧＴセルの断面図が示され
ている。図中、１３はｐ型シリコン基板１を加工して形
成したシリコン柱を示し、このシリコン柱１３の上部に
は蓄積ノード電極１６に接続されたｎ型ソース・ドレイ
ン拡散層１５が形成され、一方、シリコン柱１３の下部
の周囲にはビット線ＢＬ０に接続されたｎ型ソース・ド
レイン拡散層１２が形成されている。
とキャパシタＣとからなるＳＧＴセルの断面図が示され
ている。図中、１３はｐ型シリコン基板１を加工して形
成したシリコン柱を示し、このシリコン柱１３の上部に
は蓄積ノード電極１６に接続されたｎ型ソース・ドレイ
ン拡散層１５が形成され、一方、シリコン柱１３の下部
の周囲にはビット線ＢＬ０に接続されたｎ型ソース・ド
レイン拡散層１２が形成されている。
【００２１】二つのｎ型ソース・ドレイン拡散層１２，
１５との間のシリコン柱１３の周囲にはゲート絶縁膜１
７が形成され、このゲート絶縁膜１７の周囲にはワード
線ＷＬに接続されたゲート電極１４が形成されている。
１５との間のシリコン柱１３の周囲にはゲート絶縁膜１
７が形成され、このゲート絶縁膜１７の周囲にはワード
線ＷＬに接続されたゲート電極１４が形成されている。
【００２２】また、蓄積ノード電極１６の上部にはキャ
パシタ絶縁膜１１を介してプレート電極ＰＬが形成さ
れ、これらによってキャパシタＣが形成されている。図
４には、選択ＭＯＳトランジスタＳＴｒの断面図が示さ
れており、ｎ型ソース・ドレイン拡散層２と、シリコン
柱３と、ゲート電極４と、ｎ型ソース・ドレイン拡散層
５とゲート絶縁膜７とで、図５，図６に示したＭＯＳト
ランジスタＴｒと同様な構造のＳＧＴが構成されてい
る。
パシタ絶縁膜１１を介してプレート電極ＰＬが形成さ
れ、これらによってキャパシタＣが形成されている。図
４には、選択ＭＯＳトランジスタＳＴｒの断面図が示さ
れており、ｎ型ソース・ドレイン拡散層２と、シリコン
柱３と、ゲート電極４と、ｎ型ソース・ドレイン拡散層
５とゲート絶縁膜７とで、図５，図６に示したＭＯＳト
ランジスタＴｒと同様な構造のＳＧＴが構成されてい
る。
【００２３】図９には、ビット線ＢＬ１，ＢＬ２とセン
スアンプとの接続の仕方が示されている。図中、実線は
上層、点線は下層をビット線が走っていることを示し、
ビット線ＢＬ１，ＢＬ２は両方ともメモリセルが接続が
繋がっている下層を走る部分でセンスアンプＳ／Ａに接
続されている。
スアンプとの接続の仕方が示されている。図中、実線は
上層、点線は下層をビット線が走っていることを示し、
ビット線ＢＬ１，ＢＬ２は両方ともメモリセルが接続が
繋がっている下層を走る部分でセンスアンプＳ／Ａに接
続されている。
【００２４】このように構成されたＤＲＡＭでも、上層
を走るビット線と下層を走るビット線との間にプレート
電極ＰＬが設けられた構造になっているので、製造上の
問題を招くこと無く、上層のビット線と下層のビット線
との間のカップリングを防止でき、ノイズの低減を図れ
る。
を走るビット線と下層を走るビット線との間にプレート
電極ＰＬが設けられた構造になっているので、製造上の
問題を招くこと無く、上層のビット線と下層のビット線
との間のカップリングを防止でき、ノイズの低減を図れ
る。
【００２５】更に、本実施例では、メモリセルを構成す
るトランジスタとしてＳＧＴを用いているので、ビット
線およびワード線のライン幅、ならびにビット線および
ワード線のスペース間隔を共に最小加工幅Ｆにすること
ができ、したがって、メモリセルの面積を４Ｆ2 とする
ことができる。
るトランジスタとしてＳＧＴを用いているので、ビット
線およびワード線のライン幅、ならびにビット線および
ワード線のスペース間隔を共に最小加工幅Ｆにすること
ができ、したがって、メモリセルの面積を４Ｆ2 とする
ことができる。
【００２６】図７，図８は、本発明の第２の実施例に係
るＤＲＡＭの要部を示す図であり、図７は平面図、図８
は図７のＤ−Ｄ´断面図である。なお、図７において、
蓄積ノード電極３９と、この蓄積ノード電極３９のコン
タクト電極３３とは、説明に必要なものしか示されてい
ない。
るＤＲＡＭの要部を示す図であり、図７は平面図、図８
は図７のＤ−Ｄ´断面図である。なお、図７において、
蓄積ノード電極３９と、この蓄積ノード電極３９のコン
タクト電極３３とは、説明に必要なものしか示されてい
ない。
【００２７】これは本発明を６Ｆ2 セルサイズのスタッ
ク型キャパシタセルに適用した例であり、図７に示すよ
うに、ビット線ＢＬ１は素子領域３０に対してＦ／２ず
れて形成され、ビット線ＢＬ１のコンタクトホール３８
ｃはビット線ＢＬ１の方向に偏心している。
ク型キャパシタセルに適用した例であり、図７に示すよ
うに、ビット線ＢＬ１は素子領域３０に対してＦ／２ず
れて形成され、ビット線ＢＬ１のコンタクトホール３８
ｃはビット線ＢＬ１の方向に偏心している。
【００２８】コンタクト電極３３のコンタクトホール３
３ｃは、ビット線ＢＬ１と反対の方向に偏心し、コンタ
クト電極３３はコンタクトホール３３ｃに対してさらに
ビット線ＢＬ１と反対の方向に偏心し、ビット線ＢＬ１
間のちょうどまん中に配置されている。また、コンタク
ト電極３３上にはコンタクトホール３９ｃを介して蓄積
ノード電極３９が設けられ、そして、ビット線ＢＬ２は
ビット線ＢＬ１間に配置されている。
３ｃは、ビット線ＢＬ１と反対の方向に偏心し、コンタ
クト電極３３はコンタクトホール３３ｃに対してさらに
ビット線ＢＬ１と反対の方向に偏心し、ビット線ＢＬ１
間のちょうどまん中に配置されている。また、コンタク
ト電極３３上にはコンタクトホール３９ｃを介して蓄積
ノード電極３９が設けられ、そして、ビット線ＢＬ２は
ビット線ＢＬ１間に配置されている。
【００２９】また、図８に示すように、メモリセルは絶
縁膜３２によりトレンチ分離された素子領域に形成さ
れ、ＭＯＳトランジスタは、通常通りに、二つのソース
・ドレイン拡散層３５と、ゲート絶縁膜３７と、ゲート
電極３４とで構成されている。二つのソース・ドレイン
拡散層３５のうちの一方はコンタクト電極３３を介して
蓄積ノード電極３９に接続され、他方はコンタクト電極
３８を介してビット線ＢＬ１に接続されている。また、
メモリセルを構成するキャパシタは、蓄積ノード電極３
９と、キャパシタ絶縁膜３６と、プレート電極ＰＬとで
構成され、且つビット線ＢＬ１とビット線ＢＬ２との間
に形成されている。
縁膜３２によりトレンチ分離された素子領域に形成さ
れ、ＭＯＳトランジスタは、通常通りに、二つのソース
・ドレイン拡散層３５と、ゲート絶縁膜３７と、ゲート
電極３４とで構成されている。二つのソース・ドレイン
拡散層３５のうちの一方はコンタクト電極３３を介して
蓄積ノード電極３９に接続され、他方はコンタクト電極
３８を介してビット線ＢＬ１に接続されている。また、
メモリセルを構成するキャパシタは、蓄積ノード電極３
９と、キャパシタ絶縁膜３６と、プレート電極ＰＬとで
構成され、且つビット線ＢＬ１とビット線ＢＬ２との間
に形成されている。
【００３０】本実施例の場合もプレート電極ＰＬによっ
てビット線ＢＬ１とビット線ＢＬ２とのカップリングが
断ち切られ、しかも、ビット線ＢＬ１とビット線ＢＬ２
とは単なる２層配線なので、製造上の問題を招くこと無
くノイズが低減できる。
てビット線ＢＬ１とビット線ＢＬ２とのカップリングが
断ち切られ、しかも、ビット線ＢＬ１とビット線ＢＬ２
とは単なる２層配線なので、製造上の問題を招くこと無
くノイズが低減できる。
【００３１】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、メモリセル
に縦型トランジスタを用いた場合について説明したが平
面型トランジスタを用いても良い。更に、ＤＲＡＭ以外
でのビット線を用いた半導体装置であれば適用可能であ
る。
るものではない。例えば、上記実施例では、メモリセル
に縦型トランジスタを用いた場合について説明したが平
面型トランジスタを用いても良い。更に、ＤＲＡＭ以外
でのビット線を用いた半導体装置であれば適用可能であ
る。
【００３２】
【発明の効果】以上詳述したように本発明によれば、簡
単な構造で対ビット線を構成する２本のビット線間のカ
ップリングを断ち切ることができるので、製造上の問題
を招くこと無くビット線のノイズを削減できる。
単な構造で対ビット線を構成する２本のビット線間のカ
ップリングを断ち切ることができるので、製造上の問題
を招くこと無くビット線のノイズを削減できる。
【図１】本発明の基本構成を示す図
【図２】本発明の第１の実施例に係るＤＲＡＭの要部の
等価回路図
等価回路図
【図３】本発明の第１の実施例に係るＤＲＡＭの要部の
平面図
平面図
【図４】図３のＤＲＡＭのＡ−Ａ´断面図
【図５】図３のＤＲＡＭのＢ−Ｂ´断面図
【図６】図３のＤＲＡＭのＣ−Ｃ´断面図
【図７】本発明の第２の実施例に係るＤＲＡＭの要部の
平面図
平面図
【図８】図７のＤＲＡＭのＤ−Ｄ´断面図
【図９】ビット線ＢＬ１，ＢＬ２とセンスアンプとの接
続の仕方を示す図
続の仕方を示す図
【図１０】本発明の基本的な考え方を説明するための図
【図１１】従来の問題点を説明するための図
【図１２】従来のビット線間のカップリングを低減する
方法を示す図
方法を示す図
１…シリコン基板 ２…ソース・ドレイン拡散層 ３…シリコン柱 ４…ゲート電極 ５…ソース・ドレイン拡散層 ７…ゲート絶縁膜 １１…キャパシタ絶縁膜 １２…ソース・ドレイン拡散層 １３…シリコン柱 １４…ゲート電極 １５…ソース・ドレイン拡散層 １６…蓄積ノード電極 １７…ゲート絶縁膜 ３０…素子領域 ３１…シリコン基板 ３２…絶縁膜 ３３…コンタクト電極 ３３ｃ…コンタクトホール ３６…キャパシタ絶縁膜 ３７…ゲート絶縁膜 ３８…コンタクト電極 ３９…蓄積ノード電極 ３９ｃ…コンタクトホール
Claims (1)
- 【請求項１】２本のビット線からなる複数の対ビット線
と、 これら対ビット線と交差する複数本のワード線と、 前記対ビット線と前記ワード線との各交点位置に設けら
れ、スイッチングＭＯＳトランジスタとメモリキャパシ
タとからなるメモリセルとを有しており、 前記対ビット線は、その一方のビット線が他方のビット
線よりも上に位置し、且つその長手方向に関して前記２
本のビット線の上下関係が変化し、 前記スイッチングＭＯＳトランジスタは、ソース・ドレ
インの一方が前記対ビット線の下側のビット線に接続さ
れ、他方が前記メモリキャパシタの蓄積ノード電極に接
続され、 前記メモリキャパシタのプレート電極は、前記対ビット
線を構成する前記２本のビット線間に形成されているこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30281493A JP3253782B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30281493A JP3253782B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161829A true JPH07161829A (ja) | 1995-06-23 |
| JP3253782B2 JP3253782B2 (ja) | 2002-02-04 |
Family
ID=17913425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30281493A Expired - Fee Related JP3253782B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253782B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003282841A (ja) * | 2001-12-29 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの配線 |
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
| JP2009059735A (ja) * | 2007-08-29 | 2009-03-19 | Elpida Memory Inc | 半導体記憶装置 |
| WO2009095996A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
-
1993
- 1993-12-02 JP JP30281493A patent/JP3253782B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004104135A (ja) * | 1996-06-21 | 2004-04-02 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたｓｏｉ型トランジスタ回路及びその製造方法 |
| JP2008124519A (ja) * | 1996-06-21 | 2008-05-29 | Micron Technology Inc | Ｓｏｉ型トランジスタを用いたメモリアレイ |
| JP2003282841A (ja) * | 2001-12-29 | 2003-10-03 | Hynix Semiconductor Inc | 不揮発性強誘電体メモリの配線 |
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| US9202529B2 (en) | 2007-08-29 | 2015-12-01 | Ps4 Luxco S.A.R.L. | Semiconductor memory device having vertical transistors |
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| WO2009096469A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
| JPWO2009096469A1 (ja) * | 2008-01-29 | 2011-05-26 | 日本ユニサンティスエレクトロニクス株式会社 | 半導体記憶装置 |
| US8023352B2 (en) | 2008-01-29 | 2011-09-20 | Unisantis Electronics (Japan) Ltd. | Semiconductor storage device |
| US8218387B2 (en) | 2008-01-29 | 2012-07-10 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| US8248876B2 (en) | 2008-01-29 | 2012-08-21 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| EP2270850A4 (en) * | 2008-01-29 | 2012-08-22 | Unisantis Elect Singapore Pte | SEMICONDUCTOR STORAGE DEVICE |
| WO2009095996A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3253782B2 (ja) | 2002-02-04 |
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