JPH11251542A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ハーフ・ピッチ型セル・アレーにおいて隣接す
る２本のワード線間寄生容量が従来よりも小さくし、選
択ワード線が容量結合によって隣りの非選択ワード線の
電位上昇を起こすことを抑制する。 【解決手段】ハーフ・ピッチ型セル・アレーを有する半
導体装置において、セル・アレーはワード線ＷＬi 方向
に垂直方向に多分割されており、分割されたセル・アレ
ーのうち少なくとも１つのセル・アレーのレイアウトは
他のセル・アレーに対してビット線方向に１／４ピッチ
分ずれている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特にダイナミック型メモリセルのアレイを内蔵する
ＭＯＳ型の半導体集積回路に関するもので、例えばダイ
ナミック型半導体メモリ（ＤＲＡＭ）に使用されるもの
である。

【０００２】

【従来の技術】図５は、従来のハーフ・ピッチ型セル・
アレーを持つＤＲＡＭにおけるセル・アレーの一部のパ
ターンレイアウトの一例を模式的に示す。図５に示すセ
ル・アレー４０は、それぞれ１個の電荷転送用ＭＯＳト
ランジスタと１個の電荷蓄積用キャパシタからなる１ト
ランジスタ・１キャパシタ型の複数のダイナミック型の
メモリセルが、セルトランジスタのドレインが共通に形
成された２個のセルを単位として行列状に配置されてい
る。

【０００３】この場合、トレンチが密に配置されるよう
に、隣り合う列のセル配置が列方向における前記２個の
セルの配列ピッチの１／２だけずれて配置されている。
ここで、セルトランジスタの活性領域（ＳＤＧ領域）を
４１、キャパシタ部を４２で示している。

【０００４】そして、前記セル・アレー４０における同
一行の複数のメモリセルのゲート電極に連なるように共
通に形成されたワード線ＷＬi （ＷＬ0,ＷＬ1,ＷＬ2,Ｗ
Ｌ3,ＷＬ4,..）が行方向に配置されている。

【０００５】また、前記セル・アレー４０における同一
列の複数のメモリセルの前記共通に形成された各ドレイ
ンにコンタクトするように共通に形成されたビット線Ｂ
Ｌ、／ＢＬが列方向に配置されている。ここで、ビット
線コンタクト部を４３で示している。

【０００６】そして、前記セル・アレー４０の列方向の
一端側には、隣り合う一対のビット線毎に対応して接続
されたセンスアンプ（Ｓ／Ａ）４４が配置されている。
図６は、図５中のＡ−Ａ線に沿う２個のメモリセル部分
を代表的に取り出してその断面構造の一例を概略的に示
している。

【０００７】図６において、Ｐ型半導体基板（シリコン
基板）６０の表層部にはＮ型導電層（Ｎウエル）６１が
形成され、上記Ｎウエル６１の表層部にＰ型導電層（Ｐ
ウエル）６２が形成されている。

【０００８】上記Ｐウエル６２の表層部には、２個のメ
モリセルの各トランジスタ（セルトランジスタ）の共通
ドレインとなるＮ+ 型拡散領域６３および上記２個のセ
ルの各ソースとなるＮ+ 型拡散領域６４が形成されてい
る。

【０００９】また、上記２個のソース用拡散領域６４に
それぞれ隣接して前記Ｐウエル６２およびＮウエル６１
に深い溝（ディープトレンチ）が形成され、前記トレン
チの内壁の下方部（前記Ｎウエル６１からなるキャパシ
タ電極領域に接する面）にはキャパシタ絶縁膜（例えば
ＮＯ膜）６５が形成され、前記トレンチ内壁の上方部お
よび素子分離領域には絶縁膜（例えば酸化膜）６６が形
成され、前記トレンチ内には電荷蓄積層（例えばＮ型ポ
リシリコン）６７が埋め込まれることによって、ディー
プトレンチ構造のキャパシタが形成されている。

【００１０】なお、前記トレンチ内壁の絶縁膜６６の上
端部の一部に開口部が形成され、前記電荷蓄積層６７と
それに隣接するソース用拡散領域６４とは連なってい
る。そして、前記Ｐウエル６２を含む基板６０の表面上
にはゲート絶縁膜６８が形成されており、このゲート絶
縁膜６８上には行方向に連続するワード線ＷＬi-2、Ｗ
Ｌi-1 、ＷＬi 、ＷＬi+1 が形成されている。これらの
ワード線ＷＬi-2 、ＷＬi-1 、ＷＬi 、ＷＬi+1 の各一
部は、前記セルトランジスタのドレイン・ソース領域間
のチャネル上に前記ゲート絶縁膜６８を介して対向する
ゲート電極となっている。

【００１１】ここで、図６に示す断面において、セルト
ランジスタのゲート電極を含むワード線ＷＬi-1 、ＷＬ
i をアクティブワード線、キャパシタ部の上方（図面に
垂直方向の位置に存在するセルトランジスタのゲート電
極を含む）を通過するワード線ＷＬi-2 、ＷＬi+1 をパ
ッシングワード線と呼ぶ。

【００１２】さらに、前記各ワード線上には層間絶縁膜
（例えばＢＰＳＧ、ＰＳＧなど）６９が形成され、この
層間絶縁膜６９には前記共通ドレイン用拡散領域６３に
連なるようにコンタクト孔が開口され、このコンタクト
孔には前記共通ドレイン用拡散領域６３にコンタクトす
るコンタクトプラグ（例えばＮ型ポリシリコン）７０が
埋め込み形成され、前記層間絶縁膜６９上には前記コン
タクトプラグ７０に接続されたビット線（金属配線）Ｂ
Ｌあるいは／ＢＬが前記各ワード線に交差する方向に形
成されている。

【００１３】図５に示した構成のセル・アレーにおいて
は、隣接する２本のワード線ＷＬn、ＷＬn+1 間にビッ
ト線コンタクト４３が配置されており、ビット線コンタ
クト４３は、ワード線（ゲート電極）に対して常にワー
ド線の片側だけに配置されている。

【００１４】即ち、偶数アドレスのワード線（ＷＬ0,Ｗ
Ｌ2,ＷＬ4,..）に対してはビット線コンタクト４３は左
側に配置されており、奇数アドレスのワード線（ＷＬ1,
ＷＬ3,ＷＬ5,..）に対してはビット線コンタクト７０は
右側に配置されている。

【００１５】ここで、隣接する２本のワード線ＷＬi-1
、ＷＬi 間およびワード線ＷＬi 、ＷＬi+1 間の寄生
容量に着目すると、図６中に示すように、ワード線ＷＬ
i-1 、ＷＬi とビット線コンタクト７０との間の寄生容
量Ｃｓが存在するので、ワード線間容量は、ビット線コ
ンタクト７０の左右で異なる値を持つ。

【００１６】ここで、任意のワード線ＷＬi に着目した
時、図６中に示すように、ワード線ＷＬi とビット線コ
ンタクト７０との間の寄生容量Ｃｓを含むワード線ＷＬ
i-1、ＷＬi 間の寄生容量の方が、寄生容量Ｃｓを含ま
ないワード線ＷＬi 、ＷＬi+1 間の寄生容量Ｃａより大
きい。

【００１７】換言すれば、隣接ワード線を対として着目
すると、奇数番目の隣接ワード線対（ＷＬ0-ＷＬ1 間、
ＷＬ2-ＷＬ3 間、ＷＬ4-ＷＬ5 間、…）よりも偶数番目
の隣接ワード線対（ＷＬ1-ＷＬ2 間、ＷＬ3-ＷＬ4 間、
ＷＬ5-ＷＬ6 間、…）のワード線間容量の方が大きくな
る。

【００１８】これにより、ワード線間容量の大きい方の
隣接ワード線対では、選択ワード線が容量結合によって
隣りの非選択ワード線の電位を上昇させてしまう。つま
り、あるワード線（例えばＷＬ1 ）を選択すると、ビッ
ト線コンタクト７０を介して容量結合している非選択ワ
ード線（ＷＬ2 ）の電位が上昇し、この非選択ワード線
（ＷＬ2 ）に接続されている非選択セル内の蓄積電荷が
損われることになる。

【００１９】ところで、一般に、前記ワード線ＷＬi
（ＷＬ0,ＷＬ1,ＷＬ2,ＷＬ3,ＷＬ4,..）を構成するポリ
・シリコン、ＷＳｉ等は金属よりも高抵抗であり、これ
らの材料だけでワード線を構成した場合には信号伝達の
遅延が大きくなる。これを防止する目的で、前記セル・
アレー４０上に金属配線を形成し、この金属配線を前記
ワード線ＷＬi に電気的に接続するための接続構造（Ｓ
ｔｉｔｃｈ；スティッチあるいはタップなどと呼ばれ
る）を設けている。

【００２０】図７は、上記スティッチを有する従来のハ
ーフ・ピッチ型セル・アレーを持つＤＲＡＭにおけるセ
ル・アレーの一部のパターンレイアウトの一例を示す。
図７に示すセル・アレーは、図５を参照して前述したセ
ル・アレーと比べて、セル・アレーをワード線方向に垂
直方向（列方向）に分割したセル・アレー５０ａ、５０
ｂ、５０ｃ、…の各境界に前記したようなスティッチ
（構造を図８に示す）７１が配設されている。

【００２１】また、図７に示すセル・アレー５０ａ、５
０ｂ、５０ｃ、…においては、ポリ・シリコン、ＷＳｉ
等からなる第１のワード線（ゲート配線）５１も長さ方
向に分割されている。そして、分割された第１のワード
線５１のそれぞれは、その中央部分で前記スティッチ７
１により接続されており、金属配線からなる連続した第
２のワード線ＷＬi （ＷＬ0,ＷＬ1,ＷＬ2,ＷＬ3,ＷＬ
4,..）（図８中、７５）は、その間欠的な位置で前記ス
ティッチ７１に接続されている点が異なり、その他は同
じである。

【００２２】なお、図７中には、金属配線からなる連続
した第２のワード線ＷＬi と分割された第１のワード線
５１の平面位置をずらして図示しているが、通常は、第
２のワード線ＷＬi は第１のワード線５１の上方に配置
されている。

【００２３】図８は、図７のセル・アレー中で第１のワ
ード線を第２のワード線に電気的に接続するスティッチ
の一例を示す斜視図である。このスティッチは、第１の
ワード線上に形成された第１の層間絶縁膜（図示せず）
には前記分割された第１のワード線ＷＬi の一部上に対
応して第１のコンタクトプラグ（例えばＷの埋め込み）
７２が形成されており、第１の層間絶縁膜上には前記第
１のコンタクトプラグ７２に連なるように導電コンタク
トパターン（ＷあるいはＷＳｉ）７３が形成されてお
り、さらに、導電コンタクトパターン７３上に形成され
た第２の層間絶縁膜（図示せず）には前記導電コンタク
トパターン７３の一部上に対応して第２のコンタクトプ
ラグ（例えばＷの埋め込み）７４が形成されており、第
２の層間絶縁膜上には前記第２のコンタクトプラグ７４
に連なるように金属配線からなる第２のワード線７５が
形成されたものである。

【００２４】

【発明が解決しようとする課題】上記したように従来の
ハーフ・ピッチ型セル・アレーを持つＤＲＡＭにおいて
は、ビット線コンタクトは、ワード線に対して常にワー
ド線の片側だけに接してので、ビット線コンタクトとの
間の容量が結合しているワード線の容量がビット線コン
タクトとの間の容量が結合していないワード線の容量よ
り大きい。このため、あるワード線を選択すると、ビッ
ト線コンタクトを介して容量結合している非選択ワード
線の電位が上昇し、非選択のセルの蓄積電荷が損われる
ことになるという問題があった。

【００２５】本発明は上記の問題点を解決すべくなされ
たもので、ハーフ・ピッチ型セル・アレーにおいて隣接
する２本のワード線間寄生容量が従来よりも小さくな
り、選択ワード線が容量結合によって隣りの非選択ワー
ド線の電位上昇を起こすことを抑制し得るダイナミック
型半導体記憶装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明のダイナミック型
半導体記憶装置は、それぞれ１個の電荷転送用ＭＯＳト
ランジスタとトレンチ構造を持つ１個の電荷蓄積用キャ
パシタからなる１トランジスタ・１キャパシタ型の複数
のダイナミック型のメモリセルが、セルトランジスタの
ドレインが共通に形成された２個のセルを単位として行
列状に配置され、かつ、隣り合う列のセル配置が列方向
における前記２個のセルの配列ピッチの１／２だけずれ
て配置されたハーフ・ピッチ型のセル・アレーと、前記
セル・アレーの行方向に配置され、同一行の複数のメモ
リセルのゲート電極に連なるように形成されたワード線
と、前記セル・アレーの列方向に配置され、同一列の複
数のメモリセルの前記共通に形成された各ドレインにコ
ンタクトするように形成されたビット線とを具備し、前
記セル・アレーは前記ワード線方向に垂直方向に複数に
分割されており、前記分割されたセル・アレーのうち少
なくとも１つのセル・アレーのレイアウトは他のセル・
アレーに対してビット線方向に１／４ピッチ分ずれてい
ることを特徴とする。

【００２７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１実施例に係るハー
フ・ピッチ型セル・アレーを持つＤＲＡＭにおけるセル
・アレーの一部のパターンレイアウトの一例を模式的に
示している。

【００２８】図１に示すセル・アレー１０ａ、１０ｂ
は、図５を参照して前述したようなセル・アレーをワー
ド線方向に垂直方向に２分割し、半分のセル・アレー１
０ｂをビット線方向に１／４ピッチ分ずらしたものであ
る。

【００２９】即ち、上記セル・アレー１０ａ、１０ｂ
は、それぞれ１個の電荷転送用ＭＯＳトランジスタと１
個の電荷蓄積用キャパシタからなる１トランジスタ・１
キャパシタ型の複数のダイナミック型のメモリセルが、
セルトランジスタのドレインが共通に形成された２個の
セルを単位として行列状に配置されている。

【００３０】この場合、トレンチが密に配置されるよう
に、隣り合う列のセル配置が列方向における前記２個の
セルの配列ピッチの１／２だけずれて配置されている。
ここで、セルトランジスタの活性領域（ＳＤＧ領域）を
１１、キャパシタ部を１２で示している。

【００３１】そして、前記セル・アレー１０ａ、１０ｂ
における同一行の複数のメモリセルのゲート電極に連な
るように形成されたワード線ＷＬi （ＷＬ0,ＷＬ1,ＷＬ
2,ＷＬ3,ＷＬ4,..）が行方向に配置されている。

【００３２】また、前記セル・アレー１０ａ、１０ｂに
おける同一列の複数のメモリセルの前記共通に形成され
た各ドレインにコンタクトするように共通に形成された
ビット線ＢＬあるいは／ＢＬが列方向に配置されてい
る。ここで、ビット線コンタクト部を１３で示してい
る。なお、図１中のメモリセル部分の断面構造は、例え
ば図６を参照して前述したような断面構造と同様であ
る。

【００３３】そして、前記セル・アレー１０ａ、１０ｂ
の列方向の一端側には、隣り合う一対のビット線毎に対
応して接続されたセンスアンプ（Ｓ／Ａ）１４が配置さ
れている。

【００３４】図２は、図１の一部を取り出して上面から
一部透視してパターンレイアウトの一例を示している。
図２において、１１はメモリセル領域のセルトランジス
タの活性領域（ＳＤＧ領域）であり、ドレイン領域Ｄ、
ソース領域Ｓ、ドレイン・ソース領域間のチャネル領域
を含み、ほぼ方形である。

【００３５】１２はメモリセル領域のキャパシタ部であ
り、ほぼ方形のディープトレンチの内壁部に形成された
絶縁膜１２ａと、トレンチ内部で前記絶縁膜１２ａの開
口部を介して前記ソース領域Ｓに連なる電荷蓄積層１２
ｂと、プレート電極（図示せず）を有する。

【００３６】１５は、基板表層部でメモリセル領域の相
互間の領域に選択的に形成されている素子分離領域であ
る。ＷＬi-2 、ＷＬi-1 、ＷＬi 、ＷＬi+1 は前記セル
トランジスタのチャネル領域上にゲート絶縁膜（図示せ
ず）を介して対向するゲート電極部Ｇを含むワード線で
あり、行方向に配置されている。

【００３７】１３は列方向に配置されたビット線（図示
せず）が前記ドレイン領域Ｄにコンタクトしているビッ
ト線コンタクト部である。なお、前記ビット線コンタク
ト部１３を共有する２個のセルトランジスタの各ＳＤＧ
領域１１のパータンは、平面的に直線状に配置されてお
り、各ＳＤＧ領域１１は、中央部から一端側の領域に第
１のＭＯＳトランジスタを構成する第１のドレイン・チ
ャネル・ソース領域が直線状に形成されている。そし
て、上記中央部から他端側の領域に第２のＭＯＳトラン
ジスタを構成する第２のドレイン・チャネル・ソース領
域が直線状に形成されており、上記中央部が上記第１、
第２のＭＯＳトランジスタに共通のドレイン領域Ｄとな
っている。

【００３８】図１に示したセル・アレー１０ａ、１０ｂ
は、隣接する２本のワード線の間にビット線コンタクト
１３が配置されているが、ビット線コンタクトのうち半
数はＷＬi に対して右側、残りの半数は左側に接するよ
うになっており、隣接する２本のワード線間に存在する
ビット線コンタクト１３は図５を参照して前述した従来
例のセル・アレー４０と比べて半数しかない。

【００３９】これにより、図６中に示したような隣接す
る２本のワード線ＷＬi-1 、ＷＬi間の寄生容量とワー
ド線ＷＬi 、ＷＬi+1 間の寄生容量は等しくなり、結果
として、隣接する２本のワード線間寄生容量は図５を参
照して前述した従来例のセル・アレーにおけるそれと比
べて小さくなる。

【００４０】従って、本実施例では、選択ワード線が容
量結合によって隣りの非選択ワード線の電位上昇を起こ
させにくい構造となっている。なお、上記第１実施例で
は、セル・アレーをワード線方向に垂直方向（列方向）
に２分割したが、３分割以上に多分割した場合にも、分
割された少なくとも１つのセル・アレーのレイアウトを
他のセル・アレーに対してビット線方向に１／４ピッチ
分ずらすことによって、ワード線に対して左右に隣接す
るビット線コンタクトの数の不均衡を是正するように構
成することによって、任意の隣接する２本のワード線間
の寄生容量を小さくすることが可能になる。

【００４１】また、上記第１実施例では、セル・アレー
を分割した境界でトレンチ間距離が縮小されてトレンチ
素子分離等のデザイン・ルールが破綻するおそれがある
場合には、それを回避するために境界にはデザイン・ル
ールを満足させる距離が必要になってくる。この点を考
慮した第２実施例を以下に述べる。

【００４２】＜第２実施例＞図３は、第２実施例に係る
ハーフ・ピッチ型セル・アレーを持つＤＲＡＭにおける
セル・アレーの一部のパターンレイアウトの一例を模式
的に示している。

【００４３】図３に示すセル・アレーは、図１を参照し
て前述したセル・アレーと比べて、セル・アレーをワー
ド線方向に垂直方向（列方向）に複数に分割したセル・
アレー１０ａ、１０ｂの境界で素子分離のデザイン・ル
ールを破綻させないために必要とする空間に、図８を参
照して前述したようなスティッチ７１が配設されている
点が異なり、その他は同じである。

【００４４】このような配置により、前記第１実施例と
同様に選択ワード線が容量結合により隣りの非選択ワー
ド線の電位上昇を起こさせにくい構造を実現できるとと
もに、セル・アレーをワード線方向に垂直方向に分割す
ることに伴うチップ・サイズの増加を回避することがで
きる。

【００４５】＜第３実施例＞図４は、第３実施例に係る
ハーフ・ピッチ型セル・アレーを持つＤＲＡＭにおける
セル・アレーの一部のパターンレイアウトの一例を模式
的に示している。

【００４６】図４に示すセル・アレーは、図７を参照し
て前述した従来例のセル・アレーと比べて、分割された
第１のワード線（ゲート配線）３１はスティッチ部７１
を中心として平面的にみて楔（くさび）型に曲がるよう
に配線されている点が異なり、その他は同じである。

【００４７】即ち、図４に示すセル・アレーは、それぞ
れ１個の電荷転送用ＭＯＳトランジスタと１個の電荷蓄
積用キャパシタからなる１トランジスタ・１キャパシタ
型の複数のダイナミック型のメモリセルが、セルトラン
ジスタのドレインが共通に形成された２個のセルを単位
として行列状に配置されている。

【００４８】この場合、トレンチが密に配置されるよう
に、隣り合う列のセル配置が列方向における前記２個の
セルの配列ピッチの１／２だけずれて配置されている。
ここで、セルトランジスタの活性領域（ＳＤＧ領域）を
１１、キャパシタ部を１２で示している。

【００４９】そして、前記セル・アレーにおける同一行
の複数のメモリセルのゲート電極に連なるように例えば
ポリ・シリコン、ＷＳｉ等により形成された第１のワー
ド線（ゲート配線）３１が行方向に配置されており、こ
の第１のワード線ＷＬi は長さ方向に複数に分割されて
いる。

【００５０】また、前記第１のワード線３１の上方部で
層間絶縁膜（図示せず）上にはワード線抵抗低減用の金
属配線からなる第２のワード線ＷＬi （ＷＬ0,ＷＬ1,Ｗ
Ｌ2,ＷＬ3,ＷＬ4,..）が行方向に連続的に配置されてい
る。

【００５１】そして、前記分割されたセル・アレー５０
ａ、５０ｂ、５０ｃ、…の各境界部には、例えば図８に
示したようなスティッチ７１が選択的に配設されること
により、前記分割された各第１のワード線３１（図８中
のＷＬi に対応する）および前記連続的に配置された第
２のワード線ＷＬi （図８中の７５に対応する）が上下
方向に接続されている。

【００５２】この場合、前記分割された第１のワード線
３１は、前記スティッチ部７１を中心として平面的にみ
て楔型に曲がるようなパターンで配線されている。即
ち、ある行の一部と隣りの行の一部とがビット線方向に
沿って連なるような、L 字型およびそれを１８０度回転
させた逆L 字型の水平部分が連なるようなパターンで配
線されている。

【００５３】また、前記セル・アレー３０ａ、３０ｂ、
３０ｃ、…における同一列の複数のメモリセルの前記共
通に形成された各ドレインにコンタクトするように共通
に形成されたビット線ＢＬあるいは／ＢＬが列方向に配
置されている。ここで、ビット線コンタクト部を１３で
示している。

【００５４】なお、図４中のメモリセル部分の断面構造
は、例えば図６を参照して前述したような断面構造と同
様である。この場合、前記ゲート配線３１が図６中のＷ
Ｌi-2 、ＷＬi-1 、ＷＬi 、ＷＬi+1 に対応する。

【００５５】そして、前記セル・アレー３０ａ、３０
ｂ、３０ｃ、…の列方向の一端側には、隣り合う一対の
ビット線毎に対応して接続されたセンスアンプ（Ｓ／
Ａ）１４が配置されている。

【００５６】上述したように第１のワード線３１を楔型
に配線することによって、任意のワード線３１に対し
て、ビット線コンタクト１３のうち半数はワード線ＷＬ
i の右側、残りの半数はワード線３１の左側に隣接する
ようになる。

【００５７】従って、隣接する２本のワード線間寄生容
量は等しくなり、結果として、図７を参照して前述した
従来例のセル・アレーにおけるそれと比べて小さくな
る。なお、本発明は、センスアンプ１４とビット線対Ｂ
Ｌ、／ＢＬとの配置関係は、図１〜図４に示したような
折り返しビット線方式に限らず、オープンビット線方式
であってもよい。

【００５８】また、ビット線コンタクト部１３を共有す
る２個のセルトランジスタの活性領域１１のパータン
は、図１〜図４に示すように平面的に直線状に配置され
る場合とか、列方向に平行に配置される場合に限らず、
列方向に対して斜めに横切る方向に配置してもよい。

【００５９】

【発明の効果】上述したように本発明のダイナミック型
半導体記憶装置によれば、ハーフ・ピッチ型セル・アレ
ーにおいて隣接する２本のワード線間寄生容量が従来よ
りも小さくなり、選択ワード線が容量結合によって隣り
の非選択ワード線の電位上昇を起こすことを抑制するこ
とができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るハーフ・ピッチ型セ
ル・アレーを持つＤＲＡＭにおけるセル・アレーの一部
のパターンレイアウトの一例を模式的に示す平面図。

【図２】図１の一部を取り出して上面から一部透視して
パターンレイアウトの一例を示す図。

【図３】本発明の第２実施例に係るハーフ・ピッチ型セ
ル・アレーを持つＤＲＡＭにおけるセル・アレーの一部
のパターンレイアウトの一例を模式的に示す平面図。

【図４】本発明の第３実施例に係るハーフ・ピッチ型セ
ル・アレーを持つＤＲＡＭにおけるセル・アレーの一部
のパターンレイアウトの一例を模式的に示す平面図。

【図５】従来のハーフ・ピッチ型セル・アレーを持つＤ
ＲＡＭにおけるセル・アレーの一部のパターンレイアウ
トの一例を模式的に示す平面図。

【図６】図５中のＡ−Ａ線に沿う２個のメモリセル部分
の断面構造の一例を概略的に示す図。

【図７】従来のハーフ・ピッチ型セル・アレーを持つＤ
ＲＡＭにおけるセル・アレーの一部のパターンレイアウ
トの他の例を示す平面図。

【図８】ハーフ・ピッチ型セル・アレー中でゲート配線
を金属配線（ワード線）に電気的に接続する接続構造
（スティッチ）の一例を示す斜視図。

【符号の説明】

１０ａ、１０ｂ…セルアレイ、 １１…ＭＯＳトランジスタの活性領域、 １２…キャパシタ部、 １３…ビット線コンタクト部、 １４…センスアンプ、 ＷＬi …ワード線、 ＢＬ、／ＢＬ…ビット線。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 それぞれ１個の電荷転送用ＭＯＳトラン
   ジスタとトレンチ構造を持つ１個の電荷蓄積用キャパシ
   タからなる１トランジスタ・１キャパシタ型の複数のダ
   イナミック型のメモリセルが、セルトランジスタのドイ
   ンが共通に形成された２個のセルを単位として行列状に
   配置され、かつ、隣り合う列のセル配置が列方向におけ
   る前記２個のセルの配列ピッチの１／２だけずれて配置
   されたハーフ・ピッチ型のセル・アレーと、 前記セル・アレーの行方向に配置され、同一行の複数の
   メモリセルのゲート電極に連なるように形成されたワー
   ド線と、 前記セル・アレーの列方向に配置され、同一列のセルト
   ランジスタの前記共通に形成された各ドレインにコンタ
   クトするように形成されたビット線とを具備し、 前記セル・アレーは前記ワード線方向に垂直方向に複数
   に分割されており、前記分割されたセル・アレーのうち
   少なくとも１つのセル・アレーのレイアウトは他のセル
   ・アレーに対してビット線方向に１／４ピッチ分ずれて
   いる ことを特徴とするダイナミック型半導体記憶装
   置。
2. 【請求項２】 請求項１記載のダイナミック型半導体記
   憶装置において、 前記ワード線の上方部に配置されたワード線抵抗低減用
   の金属配線と、 前記分割されたセル・アレーの境界部において前記ワー
   ド線と金属配線とを上下方向に接続する接続部とをさら
   に具備することを特徴とするダイナミック型半導体記憶
   装置。
3. 【請求項３】 請求項１または２記載のダイナミック型
   半導体記憶装置において、 前記メモリセルとビット線とのコンタクト部は、前記ワ
   ード線の両側に等しい数が隣接して存在することを特徴
   とするダイナミック型半導体記憶装置。
4. 【請求項４】 それぞれ１個の電荷転送用ＭＯＳトラン
   ジスタとトレンチ構造を持つ１個の電荷蓄積用キャパシ
   タからなる１トランジスタ・１キャパシタ型の複数のダ
   イナミック型のメモリセルが、セルトランジスタのドイ
   ンが共通に形成された２個のセルを単位として行列状に
   配置され、かつ、隣り合う列のセル配置が列方向のセル
   間隔の１／２だけずれて配置されたハーフ・ピッチ型の
   セル・アレーと、 前記セル・アレーの行方向に配置され、同一行の複数の
   メモリセルのゲート電極に連なるように形成され、長さ
   方向に分割された第１のワード線と、 前記セル・アレーの列方向に配置され、同一列のセルト
   ランジスタの前記共通に形成された各ドレインにコンタ
   クトするように形成されたビット線前記第１のワード線
   の上方部で行方向に連続的に配置されたワード線抵抗低
   減用の金属配線からなる第２のワード線と、 前記分割されたセル・アレーの境界部に選択的に設けら
   れ、前記分割された第１のワード線および前記連続的に
   配置された第２のワード線を上下方向に接続する接続部
   とを具備し、 前記第１のワード線は、前記接続部を中心として平面的
   にみて楔型に曲がるように配線されていることを特徴と
   するダイナミック型半導体記憶装置。