KR100869555B1 - 반도체기억장치 - Google Patents

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KR100869555B1
KR100869555B1 KR1020020011057A KR20020011057A KR100869555B1 KR 100869555 B1 KR100869555 B1 KR 100869555B1 KR 1020020011057 A KR1020020011057 A KR 1020020011057A KR 20020011057 A KR20020011057 A KR 20020011057A KR 100869555 B1 KR100869555 B1 KR 100869555B1
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이토우유타카
이와이히데토시
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엘피다 메모리, 아이엔씨.
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Abstract

본 발명은 반도체기억장치에 관한 것으로서, 다른 층으로 이루어지는 제 1 워드(WL 1)선 및 제 2 워드선(WL 2)을 각각 동일 피치로 행방향으로 평행하게 배치하여, 제 1 워드선(WL 1)과 제 2 워드선(WL 2)을 수평거리에서 상기 피치의 1/2의 간격을 갖고 상호 배치하는 것에 의해, 제 1 워드선(WL 1)과 비트선쌍의 한방향과의 교점 및 제 2 워드선(WL 2)과 비트선쌍의 다른방향과의 교점전체에 메모리셀(MC)을 배치한다. 또한, 메모리셀의 선택용 MISFETF를 종형구조로 하여 채널영역이 형성되는 기판상측으로 위치하는 비트선을 게이트전극을 그 일부에서 구성하는 도전막으로 실드하여 메모리셀에 미치는 비트선간 잡음의 영향을 저감한 셀면적을 4F2로 하는 DRAM을 실현하는 기술을 제공한다.

Description

반도체기억장치{A SEMICONDUCTOR MEMORY DEVICE}
도 1 은 실시형태 1인 DRAM의 메모리어레이의 셀배치를 나타내는 도이다.
도 2 는 실시형태 1인 DRAM의 메모리어레이의 내부구성과 칩내 배치의 개략도이다.
도 3 은 실시형태 1인 메모리어레이의 일부를 확대하여 나타내는 평면도의 일례이다.
도 4 는 실시형태 1인 메모리어레이의 일부를 확대하여 나타내는 평면도의 다른 예이다.
도 5 는 도 3의 A-A'선에 있어서의 메모리셀의 구조를 나타내는 반도체기판의 주요부 단면도이다.
도 6 은 도 3의 B-B'선에 있어서의 메모리셀의 구조를 나타내는 반도체기판의 주요부 단면도이다.
도 7 은 도 3의 C-C'선에 있어서의 메모리셀의 구조를 나타내는 반도체기판의 주요부 단면도이다.
도 8 은 도 3의 D-D'선에 있어서의 메모리셀의 구조를 나타내는 반도체기판의 주요부 단면도이다.
도 9 는 메모리셀구조의 다른 예를 나타내는 반도체기판의 주요부 단면도이 다.
도 10 은 메모리셀구조의 다른 예를 나타내는 반도체기판의 주요부 단면도이다.
도 11 은 메모리셀구조의 다른 예를 나타내는 반도체기판의 주요부 단면도이다.
도 12 는 메모리셀구조의 다른 예를 나타내는 반도체기판의 주요부 단면도이다.
도 13 은 메모리셀구조의 다른 예를 나타내는 반도체기판의 주요부 단면도이다.
도 14 는 실시형태 2인 메모리어레이의 일부를 확대하여 나타내는 평면도의 일례이다.
도 15 는 도 14의 E-E'선에 있어서의 메모리셀구조를 나타내는 반도체기판의 주요부 단면도이다.
도 16 은 도 14의 F-F'선에 있어서의 메모리셀구조를 나타내는 반도체기판의 주요부 단면도이다.
도 17 은 본 발명자가 검토한 개방형 비트선 배치를 나타내는 도이다.
도 18 은 본 발명자가 검토한 반환형비트선 배치를 나타내는 도이다.
<주요부위를 나타내는 도면부호의 설명>
1 : 반도체기판 2 : 폴리실리콘막
3 : 게이트절연막 4 : 게이트전극
5 : 배리어막(제 1 배리어막) 6 : 폴리실리콘막
7 : 절연막 8 : 배리어막(제 2 배리어막)
9 : 폴리실리콘막 10 : 홈
11 : 절연막 12 : 제 1층간 절연막
13 : 제 2 층간 절연막 14 : 제 3층간 절연막
15 : 컨택트 홀 16 : 컨택트 홀
17a : 폴리실리콘막 17b : 폴리실리콘막
18 : 중앙터널막 MC : 메모리셀
MC 1 ~ MC5 : 메모리 셀 WL : 워드선
WL 1 : 제 1 워드선 WL10 ~ WL15 : 제 1 워드선
WL 2 : 제 2 워드선 WL20 ~ WL25 : 제 2 워드선
WD : 워드 드라이버 BL : 제 1 비트선
BL0 ~ BL3 : 제 1 비트선 /BL : 제 2 비트선
/BL0 ~ /BL3 : 제 1 워드선 SA : 센스앰프
SA0 ~ SA3 : 센스 업 MARY : 메모리 어레이
SY : 서브 어레이 X : 디코더 ·드라이버
Y : 디코더 ·드라이버 YL : 열선
C : 커패시터 CONT 1 : 접속부
CONT 2 : 접속부 M 1 : 제 1 층배선
M 2 : 제 2층배선
본 발명은 반도체기억장치에 관한 것으로, 특히, DRAM(dynamic random access memory)를 가지는 반도체기억장치에 적용하기에 유효한 기술에 관한 것이다.
1트랜지스터·1커패시터셀(이하, 1T셀로 약기)를 이용 한 16K세대 이후의 DRAM에서는, 동일한 수의 메모리셀을 접속한 비트선으로 쌍의 선을 구성하고, 상기에 센스앰프을 접속한 저잡읍 구성으로 취하고, 상기에 의해, 선택된 메모리셀로부터 비트선쌍의 한방향에 나타나는 미소신호가 안정적으로 식별되고 있다. 즉, 차동센스방식으로 호칭되는 이 방식에서는, 센스앰프에 있어서, 실드전압의 차이의 전압만큼을 증폭하여 동일한 전압을 상쇄하고 신호만을 증폭하는 것이 가능하다.
차동센스방식에 있어서의 2진정보의 식별은, 한방향의 비트선상의 전압을 참조, 비교하는 극성식별에 의해 실행되지만, 상기 식별특성은 센스앰프에 대한 비트선의 대선(對線) 위치관계에 깊이 관여하고, 지금까지 각종 비트선의 배치법이 제안되어 왔다. 1T셀의 DRAM에 있어서 실용화된 대표적인 비트선의 배치법으로서는, 개방형 비트선 배치와 반환형비트선배치가 있다.
도 17은 개방형 비트선배치의 구성법이고, 하나의 비트선이 2분할되어 이것 이 대선(제 1 비트선(BL), 제 2 비트선(/BL))이 되므로, 전체는 2조의 셀어레이 구성이된다. 이 개방형 비트선 배치에서는, 워드선과 비트선이 교차하는 전체교점에 메모리셀이 배치되어, 메모리어레이의 면적을 상대적으로 작게 하는 것이 가능하므로, 소면적의 칩을 구하기 위하여 적용된 구성법이다. 예를들면 설계최소법을 F로 한 경우, 셀 면적을 4F2로 하는 것이 가능하다.
그러나, 비트선쌍이 다른 셀 어레이기 때문에, 하나의 셀 어레이에서 발생한 잡음은 비트선쌍의 한방향으로만 타지않고 잡음에 대해서 약한 차점이 있다. 또한, 비트선쌍의 전기특성을 평형하면서, 비트선의 중앙부에 센스앰프을 배치하지 않으면 안되기 때문에 센스앰프의 레이아웃에 융통성이 없는 등의 문제점이 있다.
도 18은 반환형 비트선배치의 구성법이고, 하나의셀 어레이내에서 비트선쌍이 구성된다. 이 반환형 비트선배치에서는 하나의 셀 어레이내에서 발생된 잡음은 비트선쌍의 쌍방향으로 타기 때문에, 잡음내성이 우수하다. 또한, 센스앰의 배치에 융통성이 있기 때문에, 개방형비트선 배치에 비하여 비교적 용이하게 센스앰프의 레이아웃설계가 가능하다.
그러나, 워드선과 비트선과의 교점가운데 절반만이 메모리셀이 배치불가능하고, 메모리어레이의 면적이 상대적으로 커지며 칩사이즈가 확대하는 문제가 있다. 설계최소수치를 F로 한 경우, 셀 면적은 8F2가 되고, 개방형비트선 배치에 비하여 메모리셀의 면적은 2배가 된다.
이와 같이, 개방형비트선 배치에서는 메모리어레이가 작아지지지만 잡음에 약하며 반환형 비트선배치에서는 잡음에 강하지만, 메모리어레이가 작아지지 않는 특징을 가지고 있다. 이로 인하여, 64K ~ 64M비트까지의 세대에서는, 잡음내성이 우수한 반환형비트선 배치가 이용 되어 왔지만, 64M비트 이후의 세대에서는, 메모리셀 구조의 개량과 미세가공기술의 진보에 부가하여, 새로운 비트선 배치법과 다분할법등의 회로기술의 개량에 의한 셀 면적의 축소가 검토되고 있다.
예를들면, 일본국 특개평 7-94597호공보 및 일본국 특개평7-254650호 공보에는 셀 면적을 4F2로 하는 것이 가능한 비트선을 2층으로 한 반환형 비트선 배치가 개시되어 있고, 잡음의 저감과 함께 메모리셀의 고집적화가 도모되고 있다. 이 구성법에서는, 하층배선측으로 메모리셀을 접속하고, 상층 및 하층배선의 한쌍으로 비트선쌍을 구성하여 반환형 비트선배치를 형성하고 있다. 또한, 비트선간의 컵링잡음을 저감하기 위하여, 상층 및 하층배선에서는 일정간격으로 접속절환점을 설치하여 이 부분에서 상층배선과 하층배선을 크로스시키고 있다.
그런데, 본 발명자가 검통한 바, 상기 비트선을 2층으로 한 반환형 비트선 배치에서는, 메모리셀이 전체 비트선의 한방향을 구성하는 하층배선에 접속되어 있기 때문에, 비트선간의 잡음이 메모리셀에 이르기 쉽고, 셀정보의 파괴와 메모리셀의 S/N비의 저하등의 문제가 발생하는 것이 밝혀졌다. 또한, 상층배선과 하층배선을 입체교차시키기에는 3층째의 배선을 부가한 교차부가 필요해지기 때문에 종래의 반환형 비트선배치의 2배 메모리셀이 배치가능한 것, 면적축소 효율이 악화되는 과 제도 남는다.
본 발명의 목적은, 메모리셀에 미치는 비트선간 잡음의 영향을 저감한 셀면적을 4F2로 하는 DRAM을 실현하는 것이 가능한 기술을 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규특징은 본 원명세서의 기술 및 첨부도면에서 명확해질 것이다.
본 원에 있어서, 개시되는 발명가운데, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명은, 센스앰프에 접속된 반환형 배치의 복수비트선쌍과, 복수비트선쌍에 교차하는 방향으로 배치된 제 1 배선으로 구성되는 복수의 제 1 워드선 및 제 2 배선으로 구성되는 복수의 제2 워드선을 갖추고, 제 1 워드선 및 제 2 워드선은, 각각 동일한 피치로 평행하게 배치되며, 제 1 워드선과 제 2 워드선은 수평거리에서 상기 피치의 1/2의 간격을 가지고 상호 배치되며, 제 1 워드선과 비트선쌍의 한방향과의 교점 및 제 2 워드선과 비트선쌍의 다른 방향과의 교점에 메모리셀이 배치되어 있는 거이고, 상기 메모리셀은, 반도체기판의 주요면상에 채널영역을 형성하는 기판과, 상기 기판의 행방향의 양측에 게이트절연막을 매개하여 배치되며, 일체로 항상 비등한 전위가 되는 게이트전극과, 기판의 상측에 접속되며, 열방향으로 연장하여 비트선쌍의 한방향 또는 다른방향을 구성하는 비트선과, 기판의 하측에 접속되며,반도체기판에 형성된 홈의 내부에 설치된 커패시터의 축적노드로 이루어지고, 비트선상에는 절연막을 매개하여 게이트전극과 동일층의 도전막이 배치되어 비트선의 행방향의 양측면 및 상면이 도전막에 의해 실드되어 있는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위하여 전체도에 있어서, 동일기능을 가지는 부재에는 동일부호를 부여하고, 그 반복설명은 생략한다.
실시형태 1
DRAM의 메모리어레이는 매트릭스형으로 배치된 복수의 워드선과 복수의 비트선 및 그들의 교점에 배치된 복수의 메모리셀에 의해 구성되어 있다. 1비트의 정보를 기억하는 한개의 메모리셀은 한개의 커패시터와 여기에 직렬로 접속된 한개의 선택용 MISFET(metal insulator semiconductor field effect transistor)으로 구성되어 있다. 선택용 MISFET의 소스, 드레인의 한방향은, 커패시터와 전기적으로 접속되며 다른방향은 비트선과 전기적으로 접속되어 있다.
도 1은 본 실시형태 1인 DRAM의 메모리어레이의 셀배치를 나타낸다.
메모리셀(MC)(도안에서 원으로 도시)에 대해서, 행방향으로 제 1 워드선(WL 1)(WL10, WL11...)이 배치되고, 인접하는 제 1 워드선(WL 1)의 상층에 제 2 워드선(WL 2)(WL20, WL21...)이 배치되어 있고, 제 1 워드선(WL 1) 및 제 2 워드선(WL 2)의 각각의 일단에는 워드 드라이버(WD)가 접속되어 있다. 열방향으로 제 1 비트선(BL)(BL0, BL1...)이 배치되고, 평행하여 제 2 비트선(BL) 및 제 2 비트 선(/BL)((/BL0, /BL1...)이 배치되어 있고, 제 1 비트선(BL) 및 제 2 비트선(/BL)이 대선을 구성하고, 센스앰프(SA)(SA0, SA1...)에 접속되어 반환형 비트선 배치를 형성하고 있다.
이와 같이, 다른 층으로 이루어지는 제 1 워드선(WL 1)과 제 2 워드선(WL 2)을 이용하는 것에 의해, 제 1 워드선(WL 1)과 비트선쌍의 한방향과의 교점(도에서는 제 1 워드선(WL 1)과 제 1비트선(BL)과의 교점) 및 제 2 워드선(WL 2)과 비트선쌍의 다른방향과의 교점(도에서는 제 2 워드선(WL 2)과 제 2 비트선(/BL)과의 교점)전체에 메모리셀(MC)이 배치되므로, 설계최소수치를 F로 한 경우, 셀면적을 개방형 비트선 배치와 동등한 4F2로 하는 것이 가능하고, 4F2-2교점셀을 실현하는 것이 가능하다.
또한, 본 실시형태 1에서는, 제 1 워드선(WL 1)과 제 1 비트선(BL)과의 교점 및 제 2 워드선(WL 2)과 제 2 비트선(/BL)과의 교점에 메모리셀(MC)을 배치하였지만, 이것에 한정되는 것은 아니고, 제 1 워드선(WL 1)과 제 2 비트선(/BL)과의 교점 및 제 2 워드선(WL 2)과 제 1 비트선(BL)과의 교점에 메모리셀(MC)을 배치하여도 용이하다.
한편, 동일층으로 이루어지는 제 1 비트선(BL)과 제 2 비트선(/BL)으로 비트선쌍을 구성하는 것에 의해, 셀어레이(매트릭스구조에 메모리셀을 2차원 배치한 메모리셀 집합을 지적하고, 메모리어레이를 다분할 한 서브어레이를 포함)내에서 발생한 잡음은 센스앰프(SA)에 이어지는 비트선쌍의 쌍방향으로 이르기 때문에, 잡음 내성을 유지하는 것이 가능하다.
도 2는, 본 실시형태 1인 메모리어레이(MARY)의 내부구성과 칩내 배채의 개략도의 일례를 나타낸다. 여기에서는, 메모리어레이(MARY)를 행방향, 열방향 함께 단순하게 4분할하여 서브어레이(SY)를 구성하고, 분할하는 것으로 데이터를 배치한 예를 나타내고 있다.
하나의 서브어레이(SY)는 m×n의 매트릭스형으로 n개의 워드선(WL)과 m쌍의 제 1 비트선(BL), 제 2 비트선(/BL)으로 이루어져 있다. 여기에서 n개의 워드선(WL)은 상호 배치된 n/2개의 제 1 워드선(WL 1)과 n/2개의 제 2 워드선(WL 2)을 칭한다. X, Y는 이들을 선택구동하는 디코더·드라이버이고, 디코더는 n행 m열 안 에서 각각 한개를 선택하여 드라이버는 디코더의 출력을 받고 워드선(WL) 또는 열선(YL)으로 선택펄스전압을 전한다. 메모리어레이(MARY)의 주변부에는 입출력회로와 간접주변회로가 배치되어 있다.
각각의 서브어레이(SY)는 그 일단이 워드드라이버에 접속된 n개의 워드선(WL)만이 행방향으로 배치된 이른바, 비계층형 워드선구성으로 이루어져 있다. 우선, 선택되지 않은 메모리셀이 접속된 워드선(WL)이 선택되면 선택된 워드선(WL)의 일단에 접속된 워드 드라이버에 의해 선택펄스전압이 인가된다. 그리하며, 메모리셀내의 커패시터의 정보전압에 따른 작은 신호전압이 프리챠지전압에 중복되어 플러스 마이너스형으로 비트선쌍에 재현된다. 이 작은 +- 의 신호전압은, 센스앰프에서 검출, 증폭된다. 이 정보에 대응한 증폭전압은, 열선택 스위치를 열선택신호에서 온하여 I/O로 출력되어 메인앰프를 거쳐 칩주변부의 데이터출력버퍼 에서 본딩패드로 출력된다.
도 3은 본 실시형태 1인 4F2-2 교점셀로 구성되는 메모리어레이의 일부를 확대하여 나타내는 평면도의 일례이다.
제 1 워드선(WL 1)(WL 10, WL 11, WL 12, WL 13, .....)은 제 1 층배선으로 구성되어, 제 2 워드선(WL 2)(WL 10, WL 11, WL 12,.....)은 제 2 층배선으로 구성되어 있고, 인접하는 제 1 워드선(WL 1)사이 위에 절연막을 끼워 제 2 워드선(WL 2)이 형성되어 있다. 설계최소수치를 F로 한 경우, 제 1 워드선(WL 1) 및 제 2 워드선(WL 2)은 각각 2F의 피치로 행방향으로 평행하게 배치되며, 제 1 워드선(WL 1)과 제 2 워드선(WL 2)은 수평거리에서 상기 피치의 1/2, 즉 F의 간격을 가지고 상호 배치되어 있다.
비트선쌍을 구성하는 제 1 비트선(BL)(BL0, BL1)과 제 2 비트선(/BL)(/BL0, /BL1)은 동일층의 도전막으로 구성되며, 2F의 피치로 열방향으로 평행하게 배치되어 있다.
제 1 워드선(WL 1)과 비트선쌍의 한방향과의 교점(도에서는, 제 1 워드선(WL 1)과 제 1 비트선(BL)과의 교점) 및 제 2 워드선(WL 2)과 비트선쌍의 다른방향과의 교점(도에서는, 제 2 워드선(WL 2)과 제 2 비트선(/BL)과의 교점)으로 배치된 메모리셀(도안의 망사식의 패칭으로 도시)(MC)의 선택용 MISFET는 반도체기판의 주요면상에 종방향으로 채널영역을 형성하는 기판을 설치한 종형 완전소모형 MISFET에서 는 채널영역을 형성하는 기판의 상측에 제 1 비트선(BL) 또는 제 2 비트선(/BL)을 설치하고, 하측으로 커패시터를 설치하고 있다. 또한, 채널영역을 형성하는 기판과 제 1 비트선(BL) 및 채널영역을 형성하는 기판과 제 2 비트선(/BL)을 덮어 각각 게이트전극이 설치되어 있고, 이들 게이트전극이 접속부를 매개하여 제 1 워드선(WL 1) 또는 제 2 워드선(WL 2)에 접속되어 있다. 도안에서, 검은사각은, 제 1 워드선(WL 1)과 선택용 MISFET의 게이트전극과의 접속부(CONT 1), 하얀 사각은 제 2 워드선(WL 2)와 선택용 MISFET의 게이트전극과의 접속부(CONT 2)를 나타낸다.
도 4는 본 실시형태 1인 4F2-2교점셀로 구성되는 메모리어레이의 일부를 확대하여 나타내는 평면도의 다른 예에서, 상기 도 3에서 나타난 제 1 비트선(BL0)과 제 2 비트선(/BL0)을 단일입체교차시킨 것이다.
비트선쌍의 간격이 좁고, 비트선간의 결합용량이 증가되는 간섭잡음이 증대하는 문제가 발생되지만,제 1 비트선(BL0)과 제 2 비트선(/BL0)을 교차시키는 것에 의해, 간섭잡음을 저감하는 것이 가능하다. 예를들면, 인접하는 제 1 비트선(BL1)에서 제 1 비트선(BL0)과 제 2 비트선(/BL0)에 비등한 잡음 -δ이 동층에서 발생하므로, 제 1 비트선(BL0) 및 제 2 비트선(/BL0)상의 지연시간이 무시할 수 있으면 센스앰프출력으로 잡음은 상살된다.
다음으로, 본 실시형태 1인 메모리셀 구조의 일례를 도 5 ~ 도 8에 나타나는 반도체기판의 주요부 단면도를 이용 하여 설명한다. 도 5는 도 3의 A-A'선에 있어서의 반도체기판의 주요부 단면도이다. 도 6은 도 3의 B-B'선에 있어서의 반도체기판의 주요부 단면도이고, 도 7은 도 3의 C-C'선에 있어서의 주요부 단면도이고, 도 8은 도 3의 D-D'선에 있어서의 주요부 단면도이다.
반도체기판(1)의 주요면상에 종형으로 배치된 폴리실리콘막(2)의 행방향의 양측에 10nm정도 두께의 게이트절연막(3)을 매개하여 게이트전극(4)이 배치되어 있으며, 양측의 폴리실시리콘막으로 형성된 게이트전극(4)은, 일체로 형성되어 항상 비등한 전위를 이룬다. 상기 폴리실리콘막(2)은 극히 저농도, 예를들면 1015 ~ 1017㎝-3정도의 n형 불순물, 예를들면 인(P)이 도입된 고유실리콘(intrinsic silicon)에서 선택 MISFET의 채널영역을 이루는 기판을 형성한다.
폴리실리콘막(2)의 상측에는, 두께 2 ~ 3nm정도의 질화실리콘막으로 이루어지는 배리어막(제 1 배리어막)(5)을 매개하여 폴리실리콘막(6)이 형성되어 있다. 이 폴리실리콘막(6)에는 예를들면 1020cm-3정도의 n형 불순물, 예를들면 인이 도입되어 있고, 폴리실리콘막(6)은 열방향으로 연장하여 제 1 비트선(BL) 또는 제 2 비트선(/BL)으로서 기능한다. 또한, 폴리실리콘막(6)의 상층에는 100nm정도 두께의 절연막(7)을 매개하여 상기 게이트전극(4)과 동일층의 폴리실리콘막이 배치되어 있다. 따라서, 폴리실리콘막(6)으로 구성된 제 1 비트선(BL) 및 제 2 비트선(/BL)은 그 행방향의 양측면 및 상면을 그 일부가 게이트전극(4)으로서 기능하는 폴리실리콘막에 의해 실드되어 있고, 비트선간의 간섭잡음을 저감하는 것이 가능하다.
또한, 폴리실리콘막(2)의 하측에는 두께 2 ~ 3nm정도의 질화 실리콘막으로 이루어지는 배리어막(제 2 배리어막)(8)을 매개하여 폴리실리콘막(9)이 형성되어 있다. 이 폴리실리콘막(9)은 반도체기판(1)에 형성된 홈(10)의 내부에 절연막(11)을 매개하여 매입되어 있고, 커패시터(C)의 축적노드를 구성한다.
상기 배리어막(5, 8)은 제조공정에 있어서, 상대적으로 고농도의 폴리실리콘막(6, 9)으로 상대적으로 저농도의 폴리실리콘막(2)으로 n형 불순물이 확산하는 것을 방지하는 스토퍼역활을 한다.
선택 MISFET의 상층에는 제 1 층간절연막(12)이 형성되어 있고, 제 1 층간절연막(12)상에 비트선쌍에 대해서 제 1 워드선(WL 1)이 직교배치되어 있다. 제 1 워드선(WL 1)은 예를들면, 알루미늄(Al)등의 금속막으로 이루어지는 제 1 층배선(M1)에 의해 구성된다. 또한, 제 1 워드선(WL 1)상에는 제 2 층간 절연막(13)이 형성되어 있고, 제 2 층간절연막(13)상에 제 2 워드선(WL 2)이 비트선쌍에 대해서 직교배치되어 있다. 제 2 워드선(WL 2)은 예를들면 알루미늄등의 금속막으로 이루어지는 제 2 층배선(M2)에 의해 구성된다. 제 2층배선(M2)은 제 3 층간절연막(14)에 덮혀져 있고, 미도시이지만 예를들면 회로동작에 필요한 상층배선층이 설치된다.
인접하는 제 1 워드선(WL 1)간의 위에 제 2 워드선(WL 2)이 배치되어 있고, 제 1 워드선(WL 1)과 제 2 워드선(WL 2)이 상하층으로 구별되어 상호 행방향으로 되어 있다. 또한, 복수의 제 1 워드선(WL 1)은 행방향으로 동일피치로 배치되어 동일하게 복수의 제 2 워드선(WL 2)은 행방향으로 동일피치로 배치되어 있고, 설계 최소수치를 F로 한 경우, 상기 피치는 제 1 워드선(WL 1), 제 2 워드선(WL 2) 함께 2F로 할 수 있다.
선택 MISFET의 게이트전극(4)은 제 1 워드선(WL 1), 제 2 워드선(WL 2) 에 접속되어 있고, 제 1 워드선(WL 1)에 접속되는 게이트전극(4)은 제 1 층간절연막(12)에 형성된 컨택트홀(15)(상기 도 3의 접속부(CONT 1)에 상당하는 부분)을 통하여 제 1 워드선(WL 1)에 접속되고, 제 2 워드선(WL 2) 에 접속되는 게이트전극(4)은 제 1 층간절연막(12) 및 제 2 층간절연막(13)에 형성된 컨택트홀(16)(상기 도 3의 접속부(CONT 2)에 상당하는 부분)을 통하여 제 2 워드선(WL 2)에 접속되어 있다.
복수의 제 1 비트선(BL) 및 복수의 제 2 비트선(/BL)은 열방향으로 동일한 피치로 상호 연장되어 있고, 설계최소수치를 F로 한 경우, 비트선쌍의 피치는 4F가 된다. 또한, 상기 기술한 바와 같이, 비트선쌍의 한방향(도안에서, 제 1 비트선(BL))과 여기에 직교하는 제 1 워드선(WL 1)과의 교점에는 메모리셀(MC)이 접속되어 있고, 비트선쌍의 한방향으로 접속되는 복수의 메모리셀(MC)의 선택 MISFET의 게이트전극(4)은 여기에 직교하여 배치된 제 1 워드선(WL 1) 전체에 접속되어 있다. 동일하게 비트선쌍의 다른방향(도에서는, 제 2 비트선(/BL))과 여기에 직교하는 제 2 워드선(WL 2) 과의 교점에는 메모리셀(MC)이 접속되어 있고, 비트선쌍의 다른방향으로 접속되는 복수의 메모리셀(MC)의 선택 MISFET의 게이트전극(4)은 여기에 직교하여 배치된 제 2 워드선(WL 2)으로 전체접속되어 있다. 그러나, 비트선쌍을 교차한 경우는 상기 도 4에 기재한 바와 같이 비트선쌍의 한방향으로 접속되는 메모리셀(MC)의 선택 MISFET의 게이트전극은 교차하는 것에 의해 제 1 워드선(WL 1)과의 접속에서 제 2 워드선(WL 2) 과의 접속으로, 또는 제 2 워드선(WL 2)과의 접속에서 제 1 워드선(WL 1)과의 접속으로 교환된다.
다음으로, 본 실시형태 1인 메모리셀의 다른 예를 도 9 ~ 도 13에 나타낸다. 이들도는 상기 도 3의 A-A'선에 있어서의 반도체기판의 주요부 단면도이다.
도 9는 상기 도 5에 나타난 선택용 메모리셀의 채널영역이 형성되는 기판을 적층한 2층의 폴리실리콘막(17a, 17b)으로 구성한 메모리셀(MC 1)을 나타내고 있다. 상층의 폴리실리콘막(17a)과 하층 폴리실리콘막(17b)과의 사이에는, 2~3nm정도 두께의 질화실리콘막으로 이루어지는 중앙터널막(18)이 형성되어 있다. 중앙터널막(18)에는 선택용 MISFET의 오프전류를 작게 억제하기 위한 것으로, 오프상태인 폴리실리콘막(17a, 17b)에서 발생한 양의 홀 또는 전자가 전류를 이루어 비트선·축적노드간을 흐르지 않도록 하는 스토퍼로서 기능한다. 또한, 중앙터널막(18)을 설치한 것에 의해 α선 소프트 에러내성 또는 우주선 소프트 에러내성을 향상하는 것이 가능하다. 그러나, 중앙터널막(18)을 설치하는 것에 의해 온전류도 감소하기 때문에 중앙터널막(18)의 막두께는 2 ~ 3nm로 하는 것이 바람직하다.
도 10은, 상기 중앙터널층(18)을 다층화한 선택용 메모리셀로 이루어지는 메모리셀(MC 2)에서, 도에서는 중앙터널층을 3층으로 하고 있다. 이와 같이, 중앙터널층(18)을 다층화 하는 것에 의해, 오프전류의 억제효과를 높이는 것이 가능해진다.
도 11은, 선택용 메모리셀의 채널영역이 형성되는 기판의 상측에 직접제 1 비트선(BL) 또는 제 2 비트선(/BL)이 형성되고,하측에 직접 커패시터(C)의 축적노드가 형성된 메모리셀(MC 3)을 나타낸다. 예를들면, 제조공정에 있어서 저온프로세스를 이용하는 것에 의해, 제 1 비트선(BL) 또는 제 2 비트선(/BL)을 구성하는 폴리실리콘막(6) 또는 커패시터(C)의 축적노드를 구성하는 폴리실리콘막(9)에서 채널영역을 형성하는 기판으로 n형 불순물의 확산을 방지하는 것이 가능한 경우는, 채널영역을 형성하는 기판의 상하로 설치된 배리어막을 삭제하는 것이 가능하다.
도 12는, 선택용 MISFET의 채널영역이 형성되는 기판에 배리어층을 이용하지 않고, 1층의 중앙터널막(18)이 설치된 메모리셀(MC 4)을 나타내고, 도 13은 선택용 MISFET의 채널영역이 형성되는 기판에 배리어층을 이용하지 않고, 3층의 중앙터널막(18)이 설치된 메모리셀(MC 5)를 나타낸다. 메모리셀(MC 4, MC 5) 함께, 중앙터널막(18)을 설치한 것에 의해 오프전류를 감소시키는 것이 가능하다.
이와 같이 본 실시형태 1에 의하면, 제 1 층배선(M1)에서 제 1 워드선(WL 1)을 구성하고, 제 2 층배선(M2)에서 제 2 워드선(WL 2) 을 구성하고,또한, 제 1 워드선(WL 1), 제 2 워드선(WL 2) 을 각각 동일 피치로 행방향으로 평행하게 배치하고 제 1 워드선(WL 1), 제 2 워드선(WL 2) 을 수평거리에서 상기 피치의 1/2간격을 가지고 상호 배치하는 것에 의해, 제 1 워드선(WL 1)과 비트선쌍의 한방향과의 교점 및 제 2 워드선(WL 2) 과 비트선쌍의 다른방향과의 교점전체에 메모리셀(MC)을 배치하는 것이 가능하다. 상기에 의해 반환형 비트선 배치에 있어서, 설계최소수 치를 F로 한 경우, 셀면적을 개방형 비트선배치와 동등한 4F2로 하는 것이 가능하고, 메모리셀의 고밀도화가 가능 해진다. 또한, 메모리셀의 선택용 MISFET를 종형 완전소모형 구조로 하고, 채널영역이 형성되는 기판과 이 기판상의 제 1 비트선(BL) 및 채널영역이 형성되는 기판과 이 기판상의 제 2 비트선(/BL)을 선택용 MISFET의 게이트전극(4)을 그 일부에서 구성하는 폴리실리콘막으로 실드하는 것에 의해, 메모리셀(MC)에 미치는 비트선간의 간섭잡음을 저감하는 것이 가능하다.
실시형태 2
도 14는 본 실시형태 2인 4F2-1교점셀로 구성되는 메모리어레이의 일부를 확대하여 나타내는 평면도의 일례이다.
메모리셀에 대해서, 행방향으로 워드선(제 1 워드선(WL 1))이 배치되고, 열방향으로 비트선쌍(제 1 비트선(BL) 및 제 2 비트선(/BL))이 배치되어 있고, 센스앰프를 끼워 제 1 비트선(BL) 및 제 2 비트선(/BL)으로 2분할되어 이들이 대선을 구성하는 개방형 비트선배치를 형성하고 있다. 제 1 비트선(BL) 및 제 2 비트선(/BL)은 센스앰프를 끼워 쌍대칭 하는 것으로 도 14에서는, 제 1 비트선(BL)이 배치된 메모리어레이만을 나타내고, 제 2 비트선(/BL)이 배치된 메모리어레이의 도시 및 그 설명은 생략한다.
제 1 워드선(WL 1)(WL 10, WL 11, WL 12, WL 13,....)은 제 1 층배선으로 구성도어 있고, 설계최소수치를 F로 한 경우 제 1 워드선(WL 1)은 2F의 피치로 행방 향으로 평행하게 배치되어 있다. 또한, 비트선쌍을 구성하는 제 1 비트선(BL)(BL0, BL1, BL2, BL3)은 2F의 피치로 열방향으로 평행하게 배치되어 있다. 즉, 이 개방형 비트선 배치에서는 제 1 워드선(WL 1)과 제 1 비트선(BL)이 교차하는 전체 교점에 메모리셀이 배치되어 예를들면, 설계최소수치를 F로 한 경우, 셀 면적이 4F2의 4F2-1교점셀을 실현하는 것이 가능하다.
제 1 워드선(WL 1)과 제 1 비트선(BL)과의 교점에 배치된 메모리셀(도안의 망사형의 패칭으로 도시)(MC)의 선택용 MISFET는 상기 실시형태 1에 기재한 구조와 대략동일하고, 반도체기판의 주요면상에 종방향으로 채널영역을 형성하는 기판을 설치된 종형 완전소모구조로 하고 있다. 도안의 검은 사각은 제 1 워드선(WL 1)과 선택용 MISFET의 게이트전극과의 접속부(CONT 1)를 나타낸다.
다음으로, 본 실시형태 2인 메모리셀 구조의 일례를 도 15 및 도 16에 나타내는 반도체기판의 주요부단면도를 이용하여 설명한다. 도 15는, 도 14의 E-E'선에 있어서의 반도체기판의 주요부 단면도이고, 도 16은 도 14의 F-F'선 에 있어서의 반도체기판의 주요부 단면도이다.
반도체기판(1)의 주요면상에 종형으로 배치된 폴리실리콘막(2)의 행방향의 양측으로 10nm정도의 두께의 게이트절연막(3)을 매개하여 게이트전극(4)이 배치되어 있고, 이 게이트전극(4)은 행방향으로 배치된 메모리셀(MC)에 공통의 폴리실리콘막에 의해 구성되고, 항상 비등한 전위를 이룬다. 상기 폴리실리콘막(2)은 선택 MISFET의 채널영역을 이루는 기판을 형성한다.
폴리실리콘막(2)의 상측에는 두께 2 ~ 3nm정도의 질화실리콘막으로 이루어지는 배리어막(5)을 매개하여 폴리실리콘막(6)이 형성되어 있다. 폴리실리콘막(6)은 열방향으로 연장하여 제 1 비트선(BL) 또는 제 2 비트선(/BL)으로서 기능한다. 또한, 폴리실리콘막(6)의 상층에는, 100nm정도 두께의 절연막(7)을 매개하여 상기 게이트전극(4)과 동일층 폴리실리콘막이 배치되어 있다. 따라서, 폴리실리콘막(6)으로 구성된 제 1 비트선(BL) 및 제 2 비트선(/BL)은 그 행방향의 양측면 및 상면을 그 일부가 게이트전극(4)으로서 기능하는 폴리실리콘막에 의해 실드되어 있고, 비트선간의 간섭잡읍을 저감하는 것이 가능하다.
또한, 폴리실리콘막(2)의 하측에는 두께 2 ~ 3nm정도의 질화실리콘막으로 이루어지는 배리어막(8)을 매개하여 폴리실리콘막(9)이 형성되어 있다. 이 폴리실리콘막(9)은 반도체기판(1)에 형성된 홈(10)의 내부에 절연막(11)을 매개하여 매입되어 있고, 커패시터(C)의 축적노드를 구성한다.
선택 MISFET의 상층에는 제 1 층간 절연막(12)이 형성되어 있고, 제 1 층간 절연막(12)상에 비트선쌍에 대해서 제 1 워드선(WL 1)이 직교배치되어 있다. 제 1 제 1 워드선(WL 1)은 예를들면, 알루미늄등의 금속막으로 이루어지는 제 1층배선(M1)에 의해 구성된다. 선택 MISFET의 게이트전극(4)은 제 1 워드선(WL 1)에 접속되어 있고, 제 1 워드선(WL 1)에 접속되는 게이트전극(4)은 제 1 층간절연막(12)에 형성된 컨택트홀(15)(상기 도 14의 접속부(CONT 1)에 상당하는 부분)을 통하여 제 1 워드선(WL 1)에 접속되어 있다.
상기 기술한 바와 같이, 비트선쌍의 한방향(도에서는 제 1 비트선(BL))과 여기에 직교하는 제 1 워드선(WL 1)과의 교점에는 메모리셀(MC)이 접속되어 있고, 비트선쌍의 한방향으로 접속되는 복수의 메모리셀(MC)의 선택MISFET의 게이트전극(4)은, 여기에 직교하여 배치된 제 1 워드선(WL 1)에 전체접속되어 있다.
이와 같이, 본 실시형태 2에 의하면, 상기 실시형태 1과 동일하게, 메모리셀 선택용 MISFET를 종형 완전소모형 구조로 하여 채널영역이 형성되는 기판과 이 기판상의 제 1 비트선(BL) 및 채널영역이 형성되는 기판과 이 기판상의 제 2 비트선(/BL)을, 선택용 MISFET의 게이트전극(4)을 그 일부에서 구성하는 폴리실리콘막으로 실드하는 것에 의해, 개방형비트선 배치에서도 메모리셀(MC)에 미치는 비트선간의 간섭잡음을 저감하는 것이 가능하다. 또한, 워드선을 1층의 배선으로 구성할 수있기 때문에, 상기 실시형태(1)과 비교하여 메모리어레이의 제조공정을 감축할 수 있다.
이상 본 발명자에 의해, 이루어진 발명을 발명의 실시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하는 것은 물론이다.
본원에 있어서, 개시되는 발명가운데, 대표적인 것에 의해 이루어진 효과를 간단하게 설명하면 하기와 같다.
제 1 배선으로 이루어지는 워드선과 비트선쌍의 한방향과의 교점 및 제 2 배선으로 이루어지는 워드선과 비트선쌍의 다른방향과의 교점 전체에 메모리셀을 배 치하는 것에 의해, 셀 면적을 4F2로 하는 반환형비트선 배치의 DRAM을 실현하는 것이 가능하다.
또한, 메모리셀 선택용 MISFET를 종형 구조로 하고, 채널영역이 형성되는 기판상에 위치하는 비트선을 게이트전극을 그 일부에서 구성하는 도전막에 의해 실드하는 것에 의해, 메모리셀에 미치는 비트선간 잡음의 영향을 저감하는 것이 가능하다.

Claims (18)

  1. 센스앰프에 접속된 반환형 배치의 복수의 비트선쌍과,
    상기 비트선쌍에 교차하는 방향으로 배치된 복수의 제 1 워드선 및 복수의 제 2 워드선을 갖추고,
    상기 제 1 워드선은 제 1 배선으로 구성되며,
    상기 제 2 워드선은 상기 제 1 배선과 다른 층의 제 2 배선으로 구성되며,
    상기 제 1 워드선 및 상기 제 2 워드선은, 각각 동일피치로 평행하게 배치되며,
    상기 제 1 워드선과 상기 제 2 워드선은 수평거리에서 일정한 간격을 가지고 상호 배치되는 것을 특징으로 하는 반도체기억장치.
  2. 센스앰프에 접속된 반환형 배치의 복수의 비트선쌍과,
    상기 비트선쌍에 교차하는 방향으로 배치된 복수의 제 1 워드선 및 복수의 제 2 워드선을 갖추고,
    상기 제 1 워드선은 제 1 배선으로 구성되며,
    상기 제 2 워드선은 상기 제 1 배선과 다른 층의 제 2 배선으로 구성되며,
    상기 제 1 워드선 및 상기 제 2 워드선은, 각각 동일피치로 평행하게 배치되며,
    상기 제 1 워드선과 상기 제 2 워드선은 수평거리에서 일정한 간격을 가지고 상호 배치되며,
    상기 제 1 워드선과 상기 비트선쌍의 한방향과의 교점, 및 상기 제 2 워드선과 상기 비트선쌍의 다른방향과의 교점에 메모리셀이 배치되어 있는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 피치는 설계최소수치의 2배인 것을 특징으로 하는 반도체기억장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 일정간격은, 상기 피치의 1/2의 간격인 것을 특징으로 하는 반도체기억장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    하나의 셀어레이상에 배치되는 상기 제 1 워드선의 일단 및 상기 제 2 워드선의 일단에는, 각각 워드 드라이버가 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 2에 있어서,
    설계최소수치를 F로 한 경우, 상기 메모리셀의 셀면적이 4F2인 것을 특징으 로 하는 반도체기억장치.
  7. 센스앰프에 접속된 반환형 배치의 복수의 비트선쌍과,
    상기 비트선쌍에 교차하는 방향으로 배치된 복수의 제 1 워드선 및 복수의 제 2 워드선을 갖추고,
    상기 제 1 워드선은 제 1 배선으로 구성되며,
    상기 제 2 워드선은 상기 제 1 배선과 다른 층의 제 2 배선으로 구성되며,
    상기 제 1 워드선 및 상기 제 2 워드선은, 각각 동일피치로 평행하게 배치되며,
    상기 제 1 워드선과 상기 제 2 워드선은 수평거리에서 일정한 간격을 가지고 상호 배치되며,
    상기 제 1 워드선과 상기 비트선쌍의 한방향과의 교점, 및 상기 제 2 워드선과 상기 비트선쌍의 다른방향과의 교점에 메모리셀이 배치되어 있는 반도체기억장치에서,
    상기 메모리셀은,
    반도체기판의 주요면상에 채널영역을 형성하는 기판과,
    상기 기판의 행방향의 양측에 상대적으로 얇은 게이트절연막을 매개하여 배치되고, 일체로 항상 비등한 전위를 이루는 게이트 전극과,
    상기 기판의 상측에 접속되며, 열방향으로 연장하여 상기 비트선쌍의 한방향 또는 다른방향을 구성하는 비트선과,
    상기 기판의 하측에 접속되며, 상기 반도체기판에 형성된 홈의 내부에 설치된 커패시터의 축적노드로 이루어지고,
    상기 비트선상에는 상대적으로 두꺼운 절연막을 매개하여 상기 게이트전극과 동일층의 도전막이 배치되어, 상기 비트선의 행방향의 양측면 및 상면이 상기 도전막에 의해 실드되어 있는 것을 특징으로 하는 반도체기억장치.
  8. 청구항 7에 있어서,
    상기 비트선쌍의 한방향 위에 배치된 상기 메모리셀의 선택용 MISFET의 게이트전극은,
    상기 제 1 워드선에 제 1 접속부를 매개하여 접속되고,
    상기 비트선쌍의 다른방향 위에 배치된 상기 메모리셀의 선택용 MISFET의 게이트전극은,
    상기 제 2 워드선에 제 2 접속부를 매개하여 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  9. 삭제
  10. 삭제
  11. 청구항 7에 있어서,
    상기 기판과 상기 비트선과의 사이에 제 1 배리어막이 설치되고,
    상기 기판과 상기 축적노드와의 사이에 제 2 배리어막이 설치되어 있는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 7에 있어서,
    상기 기판과 상기 비트선과의 사이에 제 1 배리어막이 설치되고,
    상기 기판과 상기 축적노드와의 사이에 제 2 배리어막이 설치되고,
    상기 기판은 복수의 도전막의 각각의 사이에 중앙터널막이 형성된 적층구조를 이루는 것을 특징으로 하는 반도체기억장치.
  13. 청구항 7에 있어서,
    상기 기판의 상측에는 직접 상기 비트선이 접속되며,
    상기 기판의 하측에는 직접 상기 축적노드가 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  14. 청구항 7에 있어서,
    상기 기판의 상측에는 직접 상기 비트선이 접속되며,
    상기 기판의 하측에는 직접 상기 축적노드가 접속되고,
    상기 기판은 복수의 도전막의 각각의 사이에 중앙터널막이 형성된 적층구조를 이루는 것을 특징으로 하는 반도체기억장치.
  15. 청구항 7에 있어서,
    상기 비트선은 폴리실리콘막으로 구성되며,
    상기 제 1 워드선 및 상기 제 2 워드선은 금속막으로 구성되는 것을 특징으로 하는 반도체기억장치.
  16. 삭제
  17. 청구항 11 또는 청구항 12에 있어서,
    상기 제 1 배리어막 및 상기 제 2 배리어막은 질화실리콘막으로 구성되는 것을 특징으로 하는 반도체기억장치.
  18. 청구항 12 또는 청구항 14에 있어서,
    상기 중앙터널막은 질화실리콘막으로 구성되는 것을 특징으로 하는 반도체기억장치.
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