JP2021108331A - 半導体記憶装置 - Google Patents

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Abstract

【課題】縦型トランジスタの電流駆動能力とメモリセルアレイの小型化との両方を改善することができる半導体記憶装置を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体基板の表面上方に設けられ、第１方向に延伸する複数のワード線と、複数のワード線の上方に設けられ、第１方向に対して交差する第２方向へ延伸する複数のビット線とを備える。複数のキャパシタ素子が、半導体基板の表面上方から見たときに、複数のワード線と複数のビット線との交差領域に１つ置きに配置されている。複数のトランジスタが、複数のキャパシタ素子上にそれぞれに対応して設けられている。第１方向に隣接する２つのキャパシタ素子間の第１間隔は、第２方向に隣接する２つのキャパシタ素子間の第２間隔よりも狭い。【選択図】図２

Description

本実施形態は、半導体記憶装置に関する。
近年、縦型トランジスタをスイッチングトランジスタとして用いる１Ｔ（Transistor）−１Ｃ(Capacitor)型の半導体記憶装置が開発されている。縦型トランジスタは、半導体基板の主面に対して略垂直方向に延びる半導体ピラーをチャネルとして用い、半導体ピラーの周囲に主面と略平行方向に延びるゲート電極（ワード線）を有するトランジスタである。
このような縦型トランジスタのオン電流（電流駆動能力）を増大させるためには、半導体ピラーを太くして、縦型トランジスタのゲート幅を大きくすることが考えられる。しかし、半導体ピラーを太くすると、その周辺のワード線が狭くなり、ワード線抵抗が上昇してしまう。あるいは、ワード線抵抗を低く維持するために、ワード線の幅を広くする必要がある。また、半導体ピラーを太くしたり、ワード線幅を拡げることは、メモリセルアレイの小型化に逆行する。
このように縦型トランジスタの電流駆動能力とメモリセルアレイの小型化との間には、トレードオフの関係があった。
特開２０１５−２２６００１号公報 特開２０１７−１６８６２３号公報（米国特許第９６９８２７２号）
縦型トランジスタの電流駆動能力とメモリセルアレイの小型化との両方を改善することができる半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、半導体基板の表面上方に設けられ、第１方向に延伸する複数のワード線と、複数のワード線の上方に設けられ、前記第１方向に対して交差する第２方向へ延伸する複数のビット線とを備える。複数のキャパシタ素子が、半導体基板の表面上方から見たときに、複数のワード線と複数のビット線との交差領域に１つ置きに配置されている。複数のトランジスタが、複数のキャパシタ素子上にそれぞれに対応して設けられている。第１方向に隣接する２つのキャパシタ素子間の第１間隔は、第２方向に隣接する２つのキャパシタ素子間の第２間隔よりも狭い。
本実施形態に係る半導体記憶装置の構成の一例を示す斜視図。 １つのメモリセルの構成の一例を示す断面図。 本実施形態に係る半導体記憶装置の構成の一例を示す平面図。 フォールデッドビット線構成の配置を示す概略平面図。 フォールデッドビット線構成の配置を示す概略平面図。 フォールデッドビット線構成の配置を示す概略平面図。 ピラーの形状を示す概略平面図。 本実施形態によるメモリセルＭＣの製造方法の一例を示す断面図。 図５に続く、製造方法の一例を示す断面図。 図６に続く、製造方法の一例を示す断面図。 図７に続く、製造方法の一例を示す断面図。 図８に続く、製造方法の一例を示す断面図。 図９に続く、製造方法の一例を示す断面図。 本実施形態によるＤＲＡＭの変形例１を示す断面図。 本実施形態によるＤＲＡＭの変形例２を示す断面図。 本実施形態によるＤＲＡＭの変形例３を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
図１Ａは、本実施形態に係る半導体記憶装置１の構成の一例を示す斜視図である。半導体記憶装置１は、半導体基板１０と、複数のワード線ＷＬと、複数のビット線ＢＬと、複数のキャパシタ素子２０と、複数のセルトランジスタ３０とを備えている。半導体記憶装置１は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）でよい。しかし、本実施形態は、ＤＲＡＭに限定されず、任意の１Ｔ１Ｃ型メモリに適用可能である。１つのキャパシタ素子２０とそれに対応する１つのセルトランジスタ３０とのペアが１つのメモリセルＭＣとして機能する。尚、メモリセルＭＣは、ｍＴ１Ｃ型（ｍは２以上の整数）であってもよい。即ち、メモリセルＭＣのセルトランジスタは、ソース端子およびドレイン端子がそれぞれ共通接続され、並列接続された複数のセルトランジスタ３０で構成されてもよい。この場合、並列接続された複数のセルトランジスタがキャパシタ素子に接続される。
半導体基板１０は、例えば、シリコン単結晶等からなる。半導体基板１０の表面上方には、Ｘ方向に延伸する複数のワード線ＷＬが設けられている。複数のワード線ＷＬは、互いに略平行に延伸しており、Ｙ方向に略等間隔で配列されている。
ワード線ＷＬの上方には、Ｘ方向と交差するＹ方向に延伸する複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、互いに略平行に延伸しており、Ｘ方向に略等間隔で配列されている。
半導体基板１０の表面上には、複数のキャパシタ素子２０が二次元配置されている。各キャパシタ素子２０の一方の電極Ｅｔ（図１Ｂ参照）は、セルトランジスタ３０に接続されており、他方の電極Ｅｂ（図１Ｂ参照）は、半導体基板１０に接続されている。キャパシタ素子２０の構成は、特に限定しない。キャパシタ素子２０は、セルトランジスタ３０を介して電荷（例えば、電子）を受け取り蓄積し、あるいは、電荷を排出する。これにより、キャパシタ素子２０は、電荷蓄積部として機能する。尚、キャパシタ素子２０およびセルトランジスタ３０の構成については、後で図１Ｂを参照して説明する。
本実施形態において、メモリセルＭＣは、半導体基板１０上に設けられている。しかし、図１１および図１２に示すように、メモリセルＭＣは、半導体基板１０または周辺回路上に設けられたプレート電極（ドープトポリシリコン、金属、シリサイド等の導電性材料で構成された電極）１２上に設けられていてもよい。
複数のセルトランジスタ３０は複数のキャパシタ素子２０上にそれぞれ対応して設けられている。セルトランジスタ３０のそれぞれは、半導体ピラー３１を有する。各半導体ピラー３１は、対応するキャパシタ素子２０から或る１つのワード線ＷＬを貫通して、１つのビット線ＢＬまで設けられている。半導体ピラー３１の下端は、半導体ピラー３１の電極Ｅｔ（図１Ｂ参照）に接続され、その上端は、ビット線ＢＬに接続される。これにより、ワード線ＷＬをゲート電極とし、半導体ピラー３１をチャネル領域として有するセルトランジスタ３０が構成される。
半導体ピラー３１は、例えば、酸化物半導体であり、より具体的には、例えば、酸化インジウム、酸化ガリウムおよび酸化亜鉛を含むＩＧＺＯ（InGaZnO）である。セルトランジスタ３０は、例えば、３端子素子である。３端子素子は、ソース、ドレイン、ゲートで動作し、ボディコンタクトが設けられていない。従って、半導体ピラー３１にはボディ電圧は印加されておらず、セルトランジスタ３０は、３端子（ソース、ドレイン、ゲート）で動作するスイッチング素子となっている。セルトランジスタ３０のソース端子はキャパシタ素子２０の電極Ｅｔ（図１Ｂ参照）に接続され、ドレイン端子は１つのビット線ＢＬに接続され、ゲート端子は１つのワード線ＷＬに接続されている。このような酸化物半導体をチャネル領域（ボディ部分）に用いた３端子素子のトランジスタ（以下、酸化物半導体トランジスタともいう）は、ワイドバンドギャップの酸化物半導体で形成されたチャネル部を有し、かつ、ＰＮ接合部を有しない。従って、酸化物半導体トランジスタをセルトランジスタ３０として用いた場合、セルトランジスタ３０のオフリーク電流は非常に小さくなり、かつ接合リークも無い。これにより、キャパシタ素子２０からセルトランジスタ３０を介してリークする電荷が少なくなる。従って、酸化物半導体トランジスタをセルトランジスタ３０として用いることによって、キャパシタ素子２０の容量を小さくすることができる。その結果、メモリセルＭＣを小型化することができる。メモリセルＭＣの小型化は、半導体記憶装置１のメモリセルアレイ全体のレイアウト面積を小さくすることにつながり、製造コストの低減が可能となる。さらに、セルトランジスタ３０のリーク電流が小さいことによりリフレッシュ動作の頻度を少なくすることができ、消費電力を低減することが可能となる。尚、半導体ピラー３１の中心部には、例えば、柱状のシリコン酸化膜等の絶縁材料が設けられ、その絶縁材料の周囲にＩＧＺＯ等の酸化物半導体が設けられていてもよい。即ち、半導体ピラー３１の酸化物半導体は、筒状、例えばマカロニ状に構成されていてもよい。
一方、各メモリセルＭＣに蓄積される電荷量が少ないことは、書込みデータまたは読出しデータがノイズに対して敏感であり、ノイズ耐性において低下することになる。従って、本実施形態では、ノイズ耐性を担保するために、所謂、フォールデッドビット線構成を採用している。フォールデッドビット線構成については、後で説明する。
半導体基板１０上のキャパシタ素子２０、セルトランジスタ３０、ワード線ＷＬおよびビット線ＢＬは、例えば、シリコン酸化膜等の絶縁膜からなる層間絶縁膜４０で被覆されている。
或るメモリセルＭＣに選択的にアクセスする場合、複数のワード線ＷＬから選択された１つのワード線ＷＬにオン電圧を印加し、複数のビット線ＢＬから選択された１つビット線ＢＬに書込み電圧または読出し電圧を印加する。これにより、例えば、書込み動作では、選択ワード線ＷＬと選択ビット線ＢＬとの交点に対応する選択メモリセルＭＣのセルトランジスタ３０が導通状態（オン状態）になり、キャパシタ素子２０に電荷が蓄積される。ＤＲＡＭのような揮発性メモリでは、キャパシタ素子２０に蓄積された電荷は、時間の経過とともにセルトランジスタ３０等を介して抜けてしまう。従って、キャパシタ素子２０に蓄積された電荷を維持するために、定期的にリテンション（リフレッシュ）動作を実行する必要がある。これに対し、本実施形態によれば、上述の通り、セルトランジスタ３０に酸化物半導体トランジスタを用いることによって、セルトランジスタ３０におけるリーク電流を低減させ、リテンション動作の頻度を低減させることができる。
また、本実施形態によれば、キャパシタ素子２０が半導体基板１０上に設けられ、セルトランジスタ３０がキャパシタ素子２０の上方に設けられている。
もし、キャパシタ素子２０がセルトランジスタ３０の上方に設けられている場合、キャパシタ素子２０の電極と半導体基板１０とを接続するためにメモリセルＭＣの横にコンタクトプラグが必要となる。このようなコンタクトプラグは、メモリセルアレイＭＣＡのレイアウト面積を大きくしてしまう。
これに対し、本実施形態では、このようなキャパシタ素子２０の電極と半導体基板１０とを接続するコンタクトプラグを設ける必要がない。これにより、メモリセルアレイＭＣＡを小型化することができる。
図１Ｂは、１つのメモリセルＭＣの構成の一例を示す断面図である。図１Ｂに示すように、メモリセルＭＣは、半導体基板１０上にキャパシタ素子２０を有し、キャパシタ素子２０上にセルトランジスタ３０を有する。
キャパシタ素子２０は、半導体基板１０に接続された電極ピラーＰと、電極ピラーＰを覆う絶縁部１３と、絶縁部１３を覆うセル電極１４とを備える。電極ピラーＰとセル電極１４とが絶縁部１３によって電気的に絶縁されており、２つの電極を構成している。
セルトランジスタ３０は、チャネル領域（電流経路）としての酸化物半導体層（半導体ピラー）３１と、補助層（supplemental layer）３１ＣＰ、３１ＢＬと、ゲート絶縁層３２と、ワード線ＷＬと、を備える。
図１Ｂのキャパシタ素子２０は、いわゆるフィン型キャパシタである。キャパシタ素子２０は、円柱形状を有するが、これに限定されない。電極ピラーＰおよびセル電極１４には、例えば、銅、タングステンなど、のメタル材料を用いている。絶縁部１３には、例えば、銅酸化物、タングステン酸化物、シリコン酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物、タンタル酸化物や、これらの積層構造などを用いている。
電極ピラーＰは、半導体基板１０に電気的に接続される。一方、セル電極１４は、補助層３１ＣＰを介してセルトランジスタ３０の半導体ピラー３１に電気的に接続されている。
セルトランジスタ３０は、例えば、キャパシタ素子２０よりも上に配置されるチャネルとしての酸化物半導体（例えば、ＩＧＺＯ）からなる半導体ピラー３１を備え、かつ、チャネル長方向が半導体基板１０の表面に交差（例えば、直交）する縦型トランジスタである。また、半導体ピラー３１は、ワード線ＷＬを貫通する。即ち、ワード線ＷＬは、半導体ピラー３１の側面(周囲)を取り囲む。この場合、セルトランジスタ３０のチャネル幅が半導体ピラー３１の周方向となるため、半導体ピラー３１の周方向の長さがセルトランジスタ３０の電流駆動能力に影響を与える。
半導体ピラー３１の下端の電極は、補助層３１ＣＰを介してセル電極１４に電気的に接続され、上端の電極は、補助層３１ＢＬを介してビット線ＢＬに接続されている。
補助層３１ＣＰが半導体ピラー３１とセル電極１４との間に設けられている。また、補助層３１ＢＬが半導体ピラー３１とビット線ＢＬとの間に設けられている。これは、半導体ピラー３１内の酸素が半導体ピラー３１とセル電極１４との界面および半導体ピラー３１とビット線ＢＬとの界面に高抵抗の金属酸化物層を形成することを抑制するためである。即ち、補助層３１ＢＬ、３１ＣＰは、半導体ピラー３１とビット線ＢＬまたはセル電極１４との反応を抑制するバリア層として機能する。
なお、補助層３１ＢＬ、３１ＣＰの材料には、半導体ピラー３１の酸素と反応して高抵抗の金属酸化物層となるような金属材料は好ましくない。また、補助層３１ＢＬ、３１ＣＰとしては、ビット線ＢＬまたはセル電極１４を酸化させる材料も好ましくない。従って、補助層３１ＢＬ、３１ＣＰには、酸素の解離エネルギー(dissociation energy)の大きな酸化物を用いることが好ましい。ただし、補助層３１ＢＬ、３１ＣＰは、セルトランジスタ３０とキャパシタ素子２０またはビット線ＢＬとの電気的接続を妨げないために、非常に薄く形成されていることが望ましい。
図２は、本実施形態に係る半導体記憶装置１の構成の一例を示す平面図である。図２では、ワード線ＷＬ、ビット線ＢＬおよびメモリセルＭＣの配置関係を示す。尚、ワード線ＷＬおよびビット線ＢＬの本数は、特に限定しない。
ワード線ＷＬ０〜ＷＬ４は、それぞれＸ方向へ延伸しており、互いに略平行である。隣接するワード線ＷＬ間のピッチＰｗは、約１．７Ｆである。Ｆ（Feature size）は、半導体制御プロセスにおける最小加工寸法である。
ビット線ＢＬ０〜ＢＬ８は、それぞれＹ方向へ延伸しており、互いに略平行である。隣接するビット線ＢＬ間のピッチＰｂは、約１Ｆである。即ち、ビット線ＢＬ０〜ＢＬ８間のピッチＰｂは、ワード線ＷＬ０〜ＷＬ４間のピッチＰｗよりも狭くなっている。また、この場合、平面レイアウトにおける１つのメモリセルＭＣの単位（単位セルのレイアウト面積）は、３．４Ｆ２（２Ｆ×１．７Ｆ×２／２＝３．４Ｆ２）となる。
図２に示すように、半導体基板１０の上方から見たときに、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ８とは交差（例えば、直交）している。メモリセルＭＣは、ワード線ＷＬ０〜ＷＬ４とビット線ＢＬ０〜ＢＬ８との交点に、Ｘ方向およびＹ方向に１つ置きに配置されている。即ち、Ｘ方向に配列されるメモリセルＭＣは、ビット線ＢＬの１つ置きに配置される。また、Ｙ方向に配列されるメモリセルＭＣは、ワード線ＷＬの１つ置きに配置される。さらに換言すると、メモリセルＭＣは、Ｘ方向およびＹ方向のそれぞれに半ピッチずつずれて配列される。
これにより、半導体基板１０の表面上方から見たときに、メモリセルＭＣの中心（キャパシタ素子の中心）は、平面最密充填（即ち、六方最密配置）となるように配置されている。即ち、１つのメモリセルＭＣに着目すると、そのメモリセルＭＣの周囲には、６つのメモリセルＭＣがほぼ等距離で隣接している。この６つのメモリセルＭＣは、略正六角形の頂点に配置される。この場合、互いに隣接する３つのメモリセルＭＣは、Ｘ方向に延伸する辺を有する略三角形を成し、３つのメモリセルＭＣは、その三角形の頂点に位置する。上記６つのメモリセルＭＣが略正六角形の頂点に配置される場合、互いに隣接する３つのメモリセルＭＣの成す三角形は、略正三角形となる。
さらに、Ｘ方向およびＹ方向に隣接する４つのキャパシタ素子２０に着目すると、この４つのキャパシタ素子２０は、Ｘ方向およびＹ方向に対角線を有する四角形の頂点に位置し、略菱形の形状を有する。ここで、ピッチＰｗよりもピッチＰｂが狭いので、４つのキャパシタ素子２０からなる四角形のＸ方向の対角線は、Ｙ方向の対角線よりも短くなる。よって、平面レイアウトにおいて、４つのキャパシタ素子２０からなる四角形は、ビット線ＢＬ方向（Ｙ方向）に細長の菱形形状となる。このようなメモリセルＭＣの配置にすることによって、ビット線ＢＬのピッチＰｂが比較的狭くなり、ワード線ＷＬのピッチＰｗが比較的広くなる。
ワード線ＷＬのピッチＰｗが広くなることによって、ワード線ＷＬの幅を広くすることができる。これにより、ワード線ＷＬの抵抗を低下させ、セルトランジスタ３０の動作速度を高速化することができる。一方、ビット線ＢＬのピッチＰｂが狭くなることによって、ビット線ＢＬ間のカップリングノイズが問題になる。本実施形態では、このノイズの問題を、後述するフォールデッドビット線構成によって対処している。また、Ｘ方向およびＹ方向において、メモリセルＭＣは、ビット線ＢＬの１つ置きに配置されている。これにより、フォールデッドビット線構成が可能になる。
図３Ａ〜図３Ｃは、フォールデッドビット線構成の配置を示す概略平面図である。フォールデッドビット線構成は、隣接する２本のビット線ＢＬのペアＢＬＰが１つのセンスアンプＳＡに接続されている。センスアンプＳＡは、ビット線ペアＢＬＰの一方のビット線ＢＬから得られるデータを参照データとし、他方のビット線ＢＬから得られるデータを信号データとし、信号データと参照データとを比較して信号データの論理を検出する。このように、センスアンプＳＡは、隣接する２本のビット線ペアＢＬＰの一端に接続されており、ビット線ＢＬがセンスアンプＳＡにおいて折り返しているように構成されている。従って、このような構成はフォールデッドビット線構成と呼ばれる。
フォールデッドビット線構成では、隣接する２本のビット線ペアＢＬＰがデータの書込みや検出に用いられる。即ち、ビット線ペアＢＬＰの２本のビット線ＢＬは、互いに接近している。例えば、活性化されたワード線からビット線ＢＬにノイズが結合するケースを考えた場合、ビット線ペアＢＬＰを構成する２本のビット線ＢＬの両方にノイズが結合する。参照データと信号データの両方にノイズが結合する場合、つまり同相ノイズの場合、差動センス方式を採用したセンスアンプでは、参照データと信号データのそれぞれに結合するノイズの差分だけ読み出し信号量が減少することになる。一方、オープンビット線構成の場合は、同様のケースでは信号データにのみノイズが結合するため、結合したノイズの分だけ読み出し信号量が減少することになる。このようにフォールデッドビット線構成はオープンビット線構成よりもノイズ耐性に優れるという特長がある。
従って、本実施形態による半導体記憶装置１は、酸化物半導体トランジスタをセルトランジスタ３０として用いてメモリセルＭＣを小型化し、ビット線ＢＬ間のピッチＰｂを狭くしても、フォールデッドビット線構成を採用することによって、ノイズ耐性を高くすることができる。
尚、図示しないが、オープンビット線構成は、センスアンプの一方に延伸するビット線およびその他方に延伸するビット線から参照データおよび信号データを得る。この場合、ビット線のペアは隣接しておらず、一方のビット線のみにノイズが乗りやすい。従って、オープンビット線構成は、ノイズ耐性においてフォールデッドビット線構成よりも劣る。このため、オープンビット線構成を採用した場合、例えば読み出し動作時においてノイズ分だけ実効的な読出し信号量（参照データと信号データの差）が減少してしまう。この信号量の減少分を補うためにキャパシタ素子２０の容量を大きくするなどの対策が必要となる。この場合、キャパシタ素子２０の絶縁体を高誘電体材料に変更したり、キャパシタ素子２０の高さを更に高くすることが必要となる。例えば、キャパシタ素子２０の高さを高くする場合、図１１に示すビット線ＢＬの位置が高くなり、コンタクトプラグ１８の高さ（深さ）が高くなってしまう。これにより、ビット線ＢＬとトランジスタＴとのコンタクト抵抗が上昇してしまう。あるいは、コンタクトプラグ１８のアスペクト比が高くなり、生産歩留りが低下してしまうなどの問題が生じてしまう。従って、オープンビット線構成は、本実施形態のように酸化物半導体トランジスタをセルトランジスタとして用いたり、ビット線間のピッチを狭くした半導体記憶装置１には適切ではない。
図３Ａの構成では、センスアンプＳＡは、メモリセルアレイＭＣＡのＹ方向の一端（一辺）側に設けられており、ビット線ＢＬの片側のみに配置されている。
図３Ｂの構成では、センスアンプＳＡは、メモリセルアレイＭＣＡのＹ方向の両端（両辺）側に設けられ、ビット線ペアＢＬＰごとに交互に配置されている。例えば、或るビット線ペアＢＬＰでは、センスアンプＳＡは、一端側に配置され、それに隣接するビット線ペアＢＬＰでは、センスアンプＳＡは、他端側に配置される。
図３Ｃの構成では、センスアンプＳＡは、２つのメモリセルアレイＭＣＡａとＭＣＡｂとの間に設けられており、いずれかのメモリセルアレイＭＣＡａまたはＭＣＡｂのビット線ペアＢＬＰに選択的に接続される。スイッチ素子ＳＷａは、センスアンプＳＡと一方のメモリセルアレイＭＣＡａのビット線ペアＢＬＰとの間に設けられており、スイッチ素子ＳＷｂは、センスアンプＳＡと他方のメモリセルアレイＭＣＡｂのビット線ペアＢＬＰとの間に設けられている。スイッチ素子ＳＷａ、ＳＷｂは、それぞれビット線ペアＢＬＰごとに設けられている。スイッチ素子ＳＷａ、ＳＷｂは、例えば、トランジスタのような半導体素子（図示せず）で構成されており、１つのビット線ペアＢＬＰを選択的にセンスアンプＳＡに接続する。一方のスイッチ素子ＳＷａがメモリセルアレイＭＣＡａのビット線ペアＢＬＰをセンスアンプＳＡに接続しているときには、他方のスイッチ素子ＳＷｂはメモリセルアレイＭＣＡｂのビット線ペアＢＬＰをセンスアンプＳＡから電気的に切断している。逆に、スイッチ素子ＳＷｂがメモリセルアレイＭＣＡｂのビット線ペアＢＬＰをセンスアンプＳＡに接続しているときには、スイッチ素子ＳＷａはメモリセルアレイＭＣＡａのビット線ペアＢＬＰをセンスアンプＳＡから電気的に切断している。即ち、スイッチ素子ＳＷａ、ＳＷｂは、相補に動作する。
リード／ライト動作時には、メモリセルアレイＭＣＡａ、ＭＣＡｂのうち選択ワード線ＷＬが含まれるメモリセルアレイのビット線ペアＢＬＰがセンスアンプＳＡに接続されるように、スイッチ素子ＳＷａ、ＳＷｂのいずれか一方がオン状態となり、他方はオフ状態になる。
センスアンプＳＡは、スイッチ素子ＳＷａまたはＳＷｂを介して接続されたビット線ペアＢＬＰから参照データおよび信号データを受け取り、信号データを検出する。
本実施形態による半導体記憶装置１は、図３Ａ〜図３Ｃに示すフォールデッドビット線構成のいずれであってもよい。
図４は、半導体ピラー３１の形状を示す概略平面図である。半導体ピラー３１は、キャパシタ素子２０からワード線ＷＬを貫通してビット線ＢＬに接続されている。半導体基板１０の表面に略平行な断面（Ｘ−Ｙ断面）において、ワード線ＷＬを貫通する半導体ピラー３１の形状は、図４に示すように、ワード線ＷＬの延伸方向（Ｘ方向）に長径を有する細長形状となっている。例えば、半導体ピラー３１の断面形状は、Ｘ方向に長径を有する略楕円形である。即ち、半導体ピラー３１の断面形状は、Ｘ方向の幅がＹ方向の幅よりも大きい。半導体ピラー３１の外周にはワード線ＷＬが設けられており、半導体ピラー３１の外周の長さは、セルトランジスタ３０のチャネル幅となる。従って、Ｘ−Ｙ断面における半導体ピラー３１の外周の長さが長いと、セルトランジスタ３０の電流駆動能力が向上する。従って、半導体ピラー３１の外周の長さは長い方が好ましい。
一方、Ｘ−Ｙ断面において、ワード線ＷＬのうち半導体ピラー３１が貫通する部分の幅（即ち、ワード線ＷＬの側面と半導体ピラー３１との距離）Ｗｗが狭いと、ワード線ＷＬの抵抗が上昇してしまう。ワード線ＷＬの抵抗が高いと、ワード線ＷＬを駆動させるスピードが遅くなり、装置全体の動作速度が遅くなってしまう。従って、ワード線ＷＬの抵抗を考慮すると、Ｘ−Ｙ断面におけるセルトランジスタ３０の断面形状を小さくし、幅Ｗｗを大きくすることが好ましい。
そこで、Ｘ−Ｙ断面における半導体ピラー３１の形状を、Ｘ方向に長径を有する細長形状にすることによって、半導体ピラー３１の外周の長さを長くしつつ、ワード線ＷＬの幅Ｗｗを広くしている。これにより、セルトランジスタ３０の電流駆動能力の向上とワード線ＷＬの抵抗の低減とのトレードオフを解消している。
以上のように、本実施形態によれば、酸化物半導体トランジスタをセルトランジスタ３０として用いることによって、メモリセルＭＣを小型化し、消費電力を小さくするとともに、書込み動作および読出し動作が高速化され得る。
さらに、フォールデッドビット線構成を採用することによって、酸化物半導体トランジスタによって生じるノイズ耐性の低下を抑制することができる。
次に、本実施形態によるメモリセルＭＣの製造方法を説明する。
図５〜図１０は、本実施形態によるメモリセルＭＣの製造方法の一例を示す断面図である。
まず、リソグラフィ技術およびエッチング技術を用いて、半導体基板１０に電極ピラーＰを形成する。電極ピラーＰの平面配置は、図２を参照して説明した通りである。例えば、電極ピラーＰの中心は、半導体基板１０の上方から見たときに、略円形を有し、上述の通り、平面最密充填（即ち、六方最密配置）となるように配置される。
次に、半導体基板１０上に絶縁部１３を形成する。絶縁部１３は、熱酸化法、ＣＶＤ（Chemical Vapor Deposition）、ＡＬＤ（Atomic Layer Deposition）等で形成すればよい。
次に、セル電極１４の材料を半導体基板１０および絶縁部１３上に堆積し、リソグラフィ技術およびエッチング技術を用いて半導体基板１０上のセル電極１４の材料を除去する。これにより、セル電極１４が絶縁部１３の上面および側面の一部に形成される。これにより、図５に示すように、電極ピラーＰ、絶縁部１３およびセル電極１４を有するキャパシタ素子２０が形成される。
次に、キャパシタ素子２０を被覆する層間絶縁膜１７−１を形成する。層間絶縁膜１７−１上にワード線ＷＬを形成し、さらにワード線ＷＬを被覆するように層間絶縁膜１７−２を形成する。層間絶縁膜１７−１、１７−２は、例えば、ＴＥＯＳ（TetraEthoOxySilane）等のシリコン酸化膜でよい。
次に、リソグラフィ技術およびエッチング技術を用いて、キャパシタ素子２０上に電極ピラーＰに対応するように、開口ＯＰを層間絶縁膜１７−１、１７−２およびワード線ＷＬに形成する。開口ＯＰは、ワード線ＷＬを貫通するようにアライメントされる。開口ＯＰの底部は、セル電極１４に達する。これにより、図５に示す構造が得られる。
次に、図６に示すように、ＣＶＤ法またはＡＬＤ法等を用いて、層間絶縁膜１７−２上、および、開口ＯＰ の内面上にゲート絶縁層３２の材料を堆積する。次に、ＲＩＥ（Reactive Ion Etching）法を用いて、ゲート絶縁層３２を異方的にエッチングバックする。これにより、図６に示すように、開口ＯＰの側面のゲート絶縁層３２を残置させ、開口ＯＰの底部および層間絶縁膜１７−２上のゲート絶縁層３２の材料を除去する。
次に、図７に示すように、ＣＶＤ法またはＡＬＤ法等を用いて、層間絶縁膜１７−２上、および、開口ＯＰの内面に、補助層３１ＣＰの材料を堆積する。次に、ＣＶＤ法等を用いて、開口ＯＰを充填するように半導体ピラー３１の材料（酸化物半導体）を堆積する。
ここで、補助層３１ＣＰは、半導体ピラー３１の材料とセル電極１４との間に高抵抗の金属酸化物が形成されることを抑制する。よって、半導体ピラー３１とセル電極１４との間のコンタクト抵抗が低減される。また、補助層３１ＣＰは、セルトランジスタ３０のチャネル領域としての半導体ピラー３１とゲート絶縁層３２との間において、チャネルを移動するキャリアの界面散乱を低減する機能も有する。これにより、セルトランジスタ３０のキャリア移動度を向上させることができる。
次に、図８に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、層間絶縁膜１７−２が露出されるまで半導体ピラー３１および補助層３１ＣＰを研磨する。これにより、層間絶縁膜１７−２上の半導体ピラー３１および補助層３１ＣＰを除去し、開口ＯＰ内に半導体ピラー３１および補助層３１ＣＰを残存させる。
また、層間絶縁膜１７−２の上面が露出した後も或る程度オーバーエッチングする。これにより、ＣＭＰ処理後、半導体ピラー３１および補助層３１ＣＰの上面は、層間絶縁膜１７−２の上面よりも若干下方に位置する。
次に、図９に示すように、ＣＶＤ法等により、層間絶縁膜１７−２上および半導体ピラー３１上に、補助層３１ＢＬの材料を堆積する。次に、ＣＭＰ法により、層間絶縁膜１７−２の表面が露出するまで補助層３１ＢＬの材料を研磨する。これにより、開口ＯＰ内の半導体ピラー３１上に補助層３１ＢＬを残存させる。これにより、半導体ピラー３１は、補助層３１ＣＰ、３１ＢＬにより取り囲まれる。
次に、図１０に示すように、補助層３１ＢＬ上にビット線ＢＬを形成する。これにより、メモリセルＭＣが形成される。ここで、補助層３１ＢＬは、上述したように、ビット線ＢＬと半導体ピラー３１との間に金属酸化物が形成されることを抑制する。これにより、ビット線ＢＬと半導体ピラー３１との間のコンタクト抵抗を低減することができる。
その後、他の層間絶縁膜４０および多層配線層（図示せず）等を形成することにより、本実施形態による半導体記憶装置１が完成する。上記製造方法は、あくまでも一例であり、他の製造方法であってもよい。
（変形例１）
図１１は、上記実施形態による半導体記憶装置の変形例１を示す断面図である。変形例１によれば、メモリセルＭＣは、プレート電極１２上に設けられている。
例えば、半導体基板１１の上方にプレート電極１２が設けられている。半導体基板１１とプレート電極１２との間には、層間絶縁膜が設けられ、周辺回路は設けられていない。複数のメモリセルＭＣが、プレート電極１２上に並列されている。複数のメモリセルＭＣのキャパシタ素子２０は、プレート電極１２に電気的に共通に接続されている。Ｙ方向に配列された複数のメモリセルＭＣは、ビット線ＢＬを共有している。また、これらの複数のメモリセルＭＣは、それぞれ異なるワード線ＷＬに接続されている。
プレート電極１２は、複数のメモリセルＭＣに共通に接続されており、例えば、ドープトポリシリコン、金属、シリサイド等の導電性材料で構成されている。プレート電極１２は、コンタクトプラグ１９を介して、固定電位に設定され、キャパシタ素子２０の電極Ｅｂに固定電位を印加する。
ビット線ＢＬは、コンタクトプラグ１８およびトランジスタＴを経由して、図示しない周辺回路に接続される。周辺回路は、例えば、メモリセルＭＣの周辺に配置される。
例えば、リード／ライト時において、１本のワード線ＷＬが選択される。１本の選択ワード線ＷＬがアクティブ状態（例えば、高レベル電圧）に設定され、それ以外の非選択ワード線は、ノンアクティブ状態（例えば、低レベル電圧）に設定される。これにより、センスアンプを含む周辺回路が、選択ワード線ＷＬに接続されたメモリセルＭＣに格納された電荷をビット線ＢＬを介して検出することができる。
（変形例２）
図１２は、上記実施形態による半導体記憶装置の変形例２を示す断面図である。変形例２では、メモリセルＭＣは、周辺回路２１上に設けられたプレート電極１２上に設けられている。
例えば、図１２では、半導体基板１１上に、センスアンプ等を含む周辺回路（ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路）２１が設けられており、周辺回路２１上にプレート電極１２が設けられている。複数のメモリセルＭＣが、プレート電極１２上に並列されている。複数のメモリセルＭＣのキャパシタ素子２０は、プレート電極１２に電気的に共通に接続されている。Ｙ方向に配列された複数のメモリセルＭＣは、ビット線ＢＬを共有している。また、これらの複数のメモリセルＭＣは、それぞれ異なるワード線ＷＬに接続されている。
プレート電極１２は、複数のメモリセルＭＣに共通に接続されており、例えば、ドープトポリシリコン、金属、シリサイド等の導電性材料で構成されている。プレート電極１２は、コンタクトプラグ１９を介して、固定電位に設定され、キャパシタ素子２０の電極Ｅｂに固定電位を印加する。
ビット線ＢＬは、コンタクトプラグ１８およびトランジスタＴを経由して、周辺回路（センスアンプを含む）２１に接続される。周辺回路２１は、例えば、メモリセルＭＣの直下に配置される。
例えば、リード／ライト時において、１本のワード線ＷＬが選択される。１本の選択ワード線ＷＬがアクティブ状態（例えば、高レベル電圧）に設定され、それ以外の非選択ワード線は、ノンアクティブ状態（例えば、低レベル電圧）に設定される。これにより、センスアンプを含む周辺回路２１が、選択ワード線ＷＬに接続されたメモリセルＭＣに格納された情報を、ビット線ＢＬを介して検出したり、ビット線ＢＬを介して選択ワード線ＷＬに接続されたメモリセルＭＣに情報を書き込むことができる。
（変形例３）
メモリセルＭＣは、周辺回路２１上に設けられてもよいが、周辺回路２１の横に隣接して配置されてもよい。この場合、プレート電極１２は、周辺回路２１の配線と同一レイヤに同一材料で構成されてもよい。プレート電極１２に接続されるコンタクトプラグの図示は省略されているが、プレート電極１２は、コンタクトプラグを介して、固定電位に設定され、キャパシタ素子２０の電極Ｅｂに固定電位を印加する。
例えば、図１３は、上記実施形態によるＤＲＡＭの変形例３を示す断面図である。変形例３では、メモリセルＭＣと周辺回路２１とがＹ方向に隣接して配置されている。プレート電極１２は、コンタクトプラグ１８の途中に設けられた配線１２ａおよび周辺回路２１に設けられた配線（ローカル配線）１２ｂと同一レイヤかつ同一材料に形成されている。図１３において、周辺回路２１の配線１２ａ、１２ｂ以外の構成の図示は省略されている。このように、プレート電極１２は、周辺回路２１の配線の形成工程で同時に形成してもよい。尚、コンタクトプラグ１８はビット線ＢＬから配線１２ａを介してトランジスタＴの拡散層に接続されているが、配線１２ａを介さずに直接ビット線ＢＬから拡散層に接続されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体記憶装置、１０ 半導体基板、ＷＬ ワード線、ＢＬ ビット線、２０ キャパシタ素子、３０ セルトランジスタ、４０ 層間絶縁膜

Claims (12)

  1. 半導体基板の表面上方に設けられ、第１方向に延伸する複数のワード線と、
    前記複数のワード線の上方に設けられ、前記第１方向に対して交差する第２方向へ延伸する複数のビット線と、
    前記半導体基板の表面上方から見たときに、前記複数のワード線と前記複数のビット線との交差領域に１つ置きに配置された複数のキャパシタ素子と、
    前記複数のキャパシタ素子上にそれぞれに対応して設けられた複数のトランジスタとを備え、
    前記第１方向に隣接する２つの前記キャパシタ素子間の第１間隔は、前記第２方向に隣接する２つの前記キャパシタ素子間の第２間隔よりも狭い、半導体記憶装置。
  2. 前記複数のトランジスタのそれぞれは半導体ピラーを含み、
    前記半導体ピラーは、対応する前記ワード線を貫通し、
    前記半導体ピラーの一端は、対応する前記キャパシタ素子に電気的に接続され、
    前記半導体ピラーの他端は、対応する前記ビット線に電気的に接続されている、請求項１に記載の半導体記憶装置。
  3. 前記半導体基板の表面上方から見たときに、前記複数のキャパシタ素子の中心は、平面最密充填となるように配置されている、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記半導体基板の表面上方から見たときに、前記第１および第２方向に隣接する４つの前記キャパシタ素子は、四角形の頂点に位置し、略菱形の形状を有する、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記半導体基板の表面上方から見たときに、互いに隣接する３つの前記キャパシタ素子は、前記第１方向に延伸する辺を有する三角形の頂点に位置する、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
  6. 前記トランジスタは、３端子素子である、請求項１から請求項５のいずれか一項に記載の半導体記憶装置。
  7. 前記トランジスタのソース端子、ドレイン端子、ゲート端子は、それぞれ、キャパシタ素子の一方の電極、前記複数のビット線の１つ、前記複数のワード線の１つに接続されている、請求項６に記載の半導体記憶装置。
  8. 前記半導体ピラーは、酸化物半導体を含む、請求項２に記載の半導体記憶装置。
  9. 前記半導体ピラーは、前記半導体基板の表面に平行な断面において、前記第１方向の幅が前記第２方向の幅よりも大きい、請求項２に記載の半導体記憶装置。
  10. 前記２本のビット線に接続されたセンスアンプをさらに備えた、請求項１から請求項９のいずれか一項に記載の半導体記憶装置。
  11. 前記センスアンプに接続される２本の前記ビット線は、前記第１方向に隣接する２本のビット線ペアである、請求項１０に記載の半導体記憶装置。
  12. 前記半導体基板上に設けられたＣＭＯＳ回路と、
    前記ＣＭＯＳ回路に電気的に接続された配線と、
    前記配線と同一層に設けられ、前記複数のキャパシタ素子に共通に接続されたプレート電極とをさらに備えた、請求項１から請求項１１のいずれか一項に記載の半導体記憶装置。
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