JP3617971B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に縦型MOS トランジスタをトランスファゲートに用いたピラー型のトレンチDRAMセルおよびそのセルアレイの構造に関するもので、例えばDRAMに使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭセルのトランスファゲート用のＭＯＳ トランジスタ（セルトランジスタ）は、デザインルールが小さくなるにつれてゲート長も最小デザインルールと同等の長さで縮小される必要がある。この際、セルトランジスタの閾値は、トランジスタがオフ時のリーク電流を考えるとほぼ一定に保つ必要がある。
【０００３】
このセルトランジスタの閾値を一定に保つためには、ショートチャネル効果の存在によって、セルトランジスタのチャネル部の不純物濃度を高くすることが要求され、これは接合リークの増大およびポーズ特性の悪化をもたらす。
【０００４】
これを抑制する対策として、セルトランジスタに従来の平面型ＭＯＳ トランジスタの代わりに縦型ＭＯＳ トランジスタを導入し、セルトランジスタのゲート長を最小デザインルールから切り離す方法がある。
【０００５】
縦型トランジスタの例としては、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）１９８９ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ の２３頁ないし２６頁に記載されている「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」がある。
【０００６】
しかし、上記した従来の縦型トランジスタの構造は、シリコン柱の周面を囲むようにゲート電極が形成されており、ＤＲＡＭセルのセルアレイを形成する際にパターン面積の縮小が困難であった。また、ＤＲＡＭセルアレイの形成時に周辺回路のトランジスタ（周辺トランジスタ）との整合性が取り難く、同時に形成することが困難であった。
【０００７】
【発明が解決しようとする課題】
上記したように従来の縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルによるセルアレイは、パターン面積の縮小が困難であり、ＤＲＡＭセルアレイの形成時に周辺トランジスタとの整合性が取り難く、同時に形成することが困難であるという問題点があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、縦型MOS トランジスタをトランスファゲートに用いたピラー型のトレンチDRAMセルによるセルアレイのパターン面積の縮小が容易であり、DRAMセルアレイの形成時に周辺トランジスタとの整合性を取り易く、マスク数の増加を最小限にして容易に同時に形成し得る半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置は、平面方形のシリコン柱が平面行列状に残るようにトレンチが形成されたセルアレイ領域を有するシリコン基板と、前記シリコン柱の下部の少なくとも表面部に形成され、前記シリコン基板と異なる導電型の半導体層からなる電荷蓄積ノードと、前記シリコン柱上部に形成され、前記シリコン基板と同じ導電型を持ち、一側面が縦型MOS トランジスタのチャネル部として用いられるウェル領域と、前記ウェル領域の上面部に形成され、前記シリコン基板と異なる導電型の拡散層と、前記シリコン柱の下部の電荷蓄積ノードの周囲を囲むように形成されたキャパシタ絶縁膜と、前記シリコン柱の下部の相互間に埋め込まれたプレート電極と、前記ウェル領域の一側面のチャネル部の表面上に形成された縦型MOS トランジスタのゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル部に対向するように形成された第１のゲート電極と、前記第１のゲート電極上に形成され、前記第１のゲート電極よりも低抵抗を有する第２のゲート電極と、前記セルアレイ領域とは異なる周辺領域において、周辺トランジスタのチャネル部の表面上に形成された周辺トランジスタのゲート絶縁膜と、前記周辺トランジスタのゲート絶縁膜上に、第２のゲート電極と同時に形成されている周辺トランジスタのゲート電極とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１１】
＜第１の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１（ａ）は、本発明の第１の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してその下部構造についてプレート電極レベルの平面パターンを示している。
【００１２】
図１（ｂ）は、図１（ａ）のセルアレイの一部の上部構造についてゲート電極レベルの平面パターンを示している。
【００１３】
図２（ａ）は、図１（ｂ）中のＡ−Ａ´線に沿う断面構造を示し、図２（ｂ）は、図１（ｂ）中のＢ−Ｂ´線に沿う断面構造を示す。
【００１４】
図１（ａ）、（ｂ）および図２（ａ）、（ｂ）において、ＤＲＡＭセルのセルアレイ領域には、例えばｐ型のシリコン基板１ に平面正方形の一辺が１Ｆ（Ｆ は最小加工寸法の一定値）のシリコン柱５０１ が平面行列状に残るように深いトレンチが形成されている。
【００１５】
このシリコン柱５０１ の下部には、シリコン基板１ と異なる導電型（本例ではｎ型）の電荷蓄積ノード（ストレージノード）２ が形成され、シリコン柱５０１ の上部には、シリコン基板１ と同じ導電型（本例ではｐ型）のウェル領域３ が形成され、その上面部にはシリコン基板１ と異なる導電型（本例ではｎ型）の拡散層９（ドレイン領域）が形成されている。このウェル領域３ は、一側面が縦型ＭＯＳ トランジスタのチャネル部として用いられる。
【００１６】
シリコン柱５０１ の下部のストレージノード２ の周囲を取り囲むようにキャパシタ絶縁膜４ を介してプレート電極５ が平面正格子状に形成されている。上記プレート電極５ は、シリコン柱５０１ の相互間に埋め込まれた後にその上部がエッチングされる。この際、同時に、周辺領域のシリコン基板１ に浅いトレンチがエッチング形成される。そして、この浅いトレンチに絶縁物１０６ が埋め込まれ、浅いトレンチ絶縁（ＳＴＩ） 構造の素子分離領域が形成されている。
【００１７】
前記シリコン柱５０１ の上部相互間でプレート電極５ 上にプレート上カラー絶縁膜６ が形成され、このプレート上カラー絶縁膜６ には、図１（ｂ）中のＡ−Ａ´線に沿う断面に示すようにトレンチが形成されている。
【００１８】
そして、前記ウェル領域３ の一側面のチャネル部の表面上にゲート絶縁膜７ を介して例えば多結晶シリコンを用いた第１のゲート電極８ が前記プレート上カラー絶縁膜６ に埋め込まれて形成されている。
【００１９】
この場合、プレート上カラー絶縁膜６ は、図１（ｂ）中のＡ−Ａ´線に沿う断面では、シリコン柱５０１ の上部相互間でシリコン柱５０１ のチャネル部とは反対面側の膜厚がゲート絶縁膜７ よりも厚くなっており、図１（ｂ）中のＢ−Ｂ´線に沿う断面ではシリコン柱５０１ の上部相互間のＳＴＩ 構造の素子分離領域を形成している。また、第１のゲート電極８ は、同一行の複数のシリコン柱５０１ の一側面に沿って第１の方向（行方向）に直線状に形成されている。
【００２０】
一方、周辺領域において、周辺トランジスタのチャネル部の表面上にはゲート絶縁膜１０９ が形成されており、ＤＲＡＭセルの第１のゲート電極８ 上および周辺トランジスタのゲート絶縁膜１０９ 上に対応して、ＤＲＡＭセルの第２のゲート電極１０および周辺トランジスタのゲート電極１１０ が同時に形成されている。この場合、第２ゲート電極１０は、例えばタングステン等の金属が用いられて形成され、前記第１のゲート電極８ よりも低抵抗を有する。
【００２１】
さらに、ＤＲＡＭセルの第２のゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１および周辺トランジスタのゲート電極１１０ の表面を覆うキャップ・側壁絶縁膜１１１ が同時に形成されている。
【００２２】
さらに、セルアレイ領域において、全面に層間絶縁膜（第２のゲート絶縁膜）１３が形成され、この層間絶縁膜１３には前記キャップ・側壁絶縁膜１１と自己整合的にビット線コンタクトホールが形成され、このビット線コンタクトホールにコンタクトプラグ１２が埋め込まれた後、ビット線１４が形成されている。
【００２３】
なお、前記ビット線コンタクトホールが形成されると同時に、セルアレイ領域の周辺部にプレート電極引き出し用の基板コンタクト（図示せず）が形成され、この基板コンタクトを介してプレート配線が接続されている。
【００２４】
上記構成のピラー型のトレンチＤＲＡＭセルによれば、従来例の「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」と同様に、トレンチ型キヤパシタを持つＤＲＡＭセルのトランスファゲートに、シリコン柱５０１ の上下にドレイン拡散層９ 、ウェル領域３ 、キヤパシタのストレージノード２ を重ねた構造の縦型トランジスタを用いている。
【００２５】
これにより、デザインルールとセルトランジスタのゲート長の切り離しが可能となり、縦型トランジスタの縦方向のゲート長を最小デザインルールＦ より長くすることができる。したがって、ショートチャネル効果によるセルトランジスタの閾値の低下を防ぐことができるので、チャネル部の不純物濃度を上げる必要がなく、ＤＲＡＭのポーズ特性の劣化を防ぐことが可能となる。また、構造が簡単であり、製造プロセスが簡単である。
【００２６】
しかも、本例のＤＲＡＭセルのアレイによれば、一辺が１Ｆの正方形のシリコン柱５０１ とその周囲に形成されたＤＲＡＭセルを、ほぼ１Ｆの間隔（２Ｆピッチ）で行列状に配置しており、シリコン柱５０１ の上部のウェル領域３ の一側面のみがチャネル部となり、その表面上にゲート絶縁膜７ を介してゲート電極８ が形成されており、このゲート電極８ は同一行のシリコン柱５０１ の一側面に沿って行方向に直線状に形成されている。
【００２７】
これにより、１セル当り４Ｆ２ （＝２Ｆ＊２Ｆ）のパターン面積でレイアウトが可能になり、セルアレイのデザインルールを緩和することができるので、従来例の「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」の構造と比べて、パターン面積の縮小化が容易である。
【００２８】
また、本例のＤＲＡＭセルのアレイによれば、セルトランジスタの第２のゲート電極１０と周辺トランジスタのゲート電極１１０ とを同時に形成することができ、工程を簡略化することができる。この際、周辺トランジスタとして、高誘電体ゲート絶縁膜やメタルゲートを使用して性能を向上することが可能になる。
【００２９】
＜第１の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、図１（ａ）、（ｂ）および図２（ａ）、（ｂ）の構成のピラー型のトレンチＤＲＡＭセルのアレイおよび周辺素子の形成工程について、図１（ｂ）中のＡ−Ａ´線に沿う断面構造を示す図３乃至図９を参照して説明する。
【００３０】
まず、図３に示すように、ｐ型シリコン基板１ 上にパッド酸化膜２０１ を形成し、その上にパッド窒化膜２０２ を堆積する。そして、キヤパシタのストレージノード部分２ （ｎ型）およびセルトランジスタ形成用のウェル領域３ （ｎ型）をイオン注入等で形成する。
【００３１】
続いて、レジスト（図示せず）を塗布し、セルアレイ領域において図１（ａ）に示したように一辺が１Ｆの正方形のシリコン柱５０１ を形成するためにパターニングし、このレジストパターンをマスクにしてパッド窒化膜２０２ を加工する。さらに、パッド窒化膜２０２ をマスクとしてシリコン基板１ をエッチングすることによりシリコン柱５０１ を残す（ピラー形成）。この後、前記レジスト（図示せず）を剥離する。
【００３２】
続いて、図４に示すように、シリコン柱５０１ の表面に窒酸化膜等によってキヤパシタ絶縁膜４ を形成する。そして、シリコン柱５０１ の相互間にプレート電極５形成用の多結晶シリコンを堆積した後、パッド窒化膜２０２ をストッパーとしてＣＭＰ 等により上面を平坦化する。
【００３３】
次に、再びレジスト（図示せず）を塗布し、セルアレイ領域をレジストで覆った状態で、周辺素子領域上のレジストをパターニングし、これをマスクにして周辺領域のパッド窒化膜２０２ を加工した後、前記レジスト（図示せず）を剥離する。
【００３４】
次に、周辺領域のパッド窒化膜２０２ をマスクとしてシリコン基板１０３ にＳＴＩ 形成用のトレンチを浅く形成すると同時に、セルアレイ領域のプレート電極形成用の多結晶シリコンにトレンチを浅く形成してプレート電極５ を残す。さらに、プレート電極５ をマスクとして、それよりも上部のキヤパシタ絶縁膜４ を剥離する。
【００３５】
次に、図５に示すように、セルアレイ領域のプレート電極５ 上のトレンチおよび周辺領域のＳＴＩ 形成用のトレンチの内部を埋め込むように窒化膜を堆積し、パッド酸化膜２０２ をストッパーとしてＣＭＰ 等により上面を平坦化することにより、プレート電極上カラー絶縁膜６ とＳＴＩ１Ｏ６を同時に形成する。なお、上記平坦化に際して、前記パッド窒化膜２０２ 、パッド酸化膜２０１ により囲まれた部分に残った窒化膜は、例えばウェットエッチングにより除去する。
【００３６】
次に、図６に示すように、セルアレイ領域上に所定パターンのレジスト１７を作成し、このレジスト１７をマスクとして、プレート電極５ 上にプレート上カラー絶縁膜６ の一部を残すようにエッチング量を調節してプレート上カラー絶縁膜６ のパターニングを行う。
【００３７】
この時、シリコン柱５０１ に対するレジスト１７のアライメントは、シリコン柱５０１ の上部のウェル領域３ のチャネル部となる一側面ではプレート上カラー絶縁膜６ を完全に剥離し、上記ウェル領域３ のチャネル部となる一側面とは反対側にはプレート上カラー絶縁膜６ の一部を後述するゲート絶縁膜７ よりも厚く残すように設定しておく。
【００３８】
次に、図７に示すように、シリコン柱５０１ の上部のウェル領域３ のチャネル部となる一側面にセルトランジスタのゲート絶縁膜７ として例えば酸化膜を形成する。続いて、リンをドープした多結晶シリコン等を堆積した後、ＣＭＰ 等で上面を平坦化することにより、ゲート絶縁膜７ を介してチャネル部に対向するようにセルトランジスタの第１ゲート電極８ を形成する。
【００３９】
この場合、第１のゲート電極８ は、同一行のシリコン柱５０１ の一側面に沿って第１の方向（行方向）に直線状にプレート上カラー絶縁膜６ に埋め込まれている。
【００４０】
次に、セルアレイ領域上をレジスト（図示せず）によりマスクし、周辺領域にウェルおよびチャネル部を形成するためのイオン注入を行い、その後、前記レジストをマスクにしてパッド窒化膜２０２ とパッド酸化膜２０１ を剥離する。そして、前記レジストを剥離した後、周辺領域におけるチャネル部の表面上にはＭＯＳ トランジスタのゲート絶縁膜１０９ として例えば酸化膜を形成する。この周辺トランジスタのゲート絶縁膜１０９ として、例えばタンタルやハフニウム等の酸化物のような高誘電体膜を用いることにより、周辺トランジスタの性能を向上させることもできる。
【００４１】
次に、図８に示すように、周辺領域をレジスト（図示せず）によりマスクし、ウェル領域３ の上面部にセルトランジスタのドレインとなるｎ型の拡散層９ を例えばリンのイオン注入により形成し、前記レジストをマスクにしてセルトランジスタの第１ゲート電極８ 上から周辺トランジスタのゲート絶縁膜１０９ を除去する。
【００４２】
次に、第２ゲート電極１０および周辺トランジスタのゲート電極１１０ を同時に形成するために、ウェハ全面に、例えばタングステンのような金属やタングステンシリサイドのようなシリサイド（図示せず）を堆積し、パターニングする。
【００４３】
ここで、第２ゲート電極１０のパターンとシリコン柱５０１ との合わせずれが生じた場合でも、パッド窒化膜２０２ およびパッド酸化膜２０１ が第２ゲート電極１０とｎ型拡散層９ とを分離するバリアとなる。
【００４４】
そして、第２ゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１およびゲート電極１１０ の表面を覆うキャップ・側壁絶縁膜１１１ を同時に形成するために、全面に薄い窒化膜を堆積し、反応性イオンエッチング（ＲＩＥ） を行う。また、周辺トランジスタのドレイン・ソースとなるｎ型の拡散層（図示せず）を例えばリンのイオン注入により形成する。
【００４５】
次に、図９に示すように、セルアレイ領域上の全面に層間絶縁膜１３を堆積して平坦化した後、セルトランジスタの第２ゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１に対して自己整合的にビット線コンタクトホールを形成し、このコンタクトプラグ１２を埋め込み形成する。さらに、層間絶縁膜１３上に、前記コンタクトプラグ１２に連なるように金属配線層を形成した後、ビット線１４をパターンニング形成する。
【００４６】
なお、上記実施形態では、ｐ基板上にＤＲＡＭセルのアレイを形成したが、ｎ基板上に上記と同様にＤＲＡＭセルのアレイを形成することもできる。その場合、シリコン基板１ はｎ型、ストレージノード２ はｐ型、ウェル領域３ はｎ型、拡散層９ はｐ型となる。
【００４７】
＜第２の実施形態のトレンチＤＲＡＭセルおよびセルアレイ＞
図１０は、本発明の第２の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してその断面構造を示している。
【００４８】
このＤＲＡＭセルおよびセルアレイは、第１の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、シリコン柱５０１ の下部の表面からの砒素の拡散等によってキャパシタのストレージノード２ がシリコン柱５０１ の下部の外周側面部に形成されており、シリコン柱５０１ の下部の中心部はセルトランジスタのウェル領域３ と同じ導電型（本例ではｐ型）に保たれている点が異なり、その他は同じであるので図２（ａ）中と同一符号を付している。
【００４９】
このようにシリコン柱５０１ の下部の表面部にストレージノード２ が形成され、シリコン基板１ とセルトランジスタのウェル領域３ とがシリコン柱５０１ の内部で同じ導電型の半導体層により接続されている構造によれば、ウェル領域３ が電位的にフローティングになることを防ぐことができるので、縦型ＭＯＳ トランジスタの閾値が隣接セルの電位の影響を受け難くなり、オフ電流が安定になる。
【００５０】
＜第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程について図１１を参照して説明する。
【００５１】
まず、図１１に示すように、ｐ型シリコン基板１ 上にパッド酸化膜２０１ を形成し、その上にパッド窒化膜２０２ を堆積する。そして、セルトランジスタ形成用のウェル領域３ （ｎ型）をイオン注入等で形成する。
【００５２】
次に、レジスト（図示せず）を塗布し、セルアレイ領域において一辺が１Ｆの正方形のシリコン柱５０１ を形成するためにパターニングし、このレジストパターンをマスクにしてパッド窒化膜２０２ を加工する。さらに、パッド窒化膜２０２ をマスクとして、シリコン柱５０１ を残すようにシリコン基板１ をエッチングした後、前記レジスト（図示せず）を剥離する。
【００５３】
続いて、シリコン柱５０１ の相互間をＳＯＧ 等の絶縁膜２０３ で埋めた後に平坦化し、この絶縁膜２０３ の上部をエッチングしてシリコン柱５０１ の相互間の底部にのみ隣接トランジスタ間を分離するための絶縁膜２０３ を残す。続いて、ＡｓＳＧを全面に薄く堆積してレジスト（図示せず）を塗布し、レジストリセスを行った後、これをマスクとして、シリコン柱５０１ の下部側壁にのみＡｓＳＧ２０４ を残す。
【００５４】
その後、熱工程によりシリコン柱５０１ の下部側壁からシリコン柱５０１ の内部にＡｓを拡散させる。熱工程を適度に調節することにより、シリコン柱５０１ の表面のみにＡｓがドープされてｎ型のストレージノード２ となる。
【００５５】
次に、ＡｓＳＧ２０４ を除去し、前述した第１の実施形態における図４の工程以後と同様に実施する。
【００５６】
＜第３の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１２（ａ）は、本発明の第３の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してゲート電極レベルの平面パターンを示している。
【００５７】
図１２（ｂ）は、同図（ａ）のＡ−Ａ´線に沿ってＤＲＡＭセルの断面構造を示している。
【００５８】
このＤＲＡＭセルおよびセルアレイは、第１の実施形態あるいは第２の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、例えばタングステン等の金属によりセルトランジスタの低抵抗の第１のゲート電極８ａが形成されており、第２のゲート電極１０が省略されている点、（２）ビット線コンタクトプラグ１２の形成時にパターン合わせずれが発生した場合にビット線コンタクトプラグ１２と第１のゲート電極８ａとが短絡することを防止するために、プレート上カラー絶縁膜６ および第１のゲート電極８ａの上面にキャップ絶縁膜１５が形成されている点が異なり、その他は同じであるので、図１（ａ）、図２（ａ）中と同一符号を付している。
【００５９】
このように低抵抗の第１のゲート電極８ａを用いた構造によれば、後工程で周辺トランジスタのゲート絶縁膜１０９ を形成する際に、セルトランジスタの第１のゲート電極８ａ上がキャップ絶縁膜１５で覆われているので、この後にセルトランジスタの第１のゲート電極８ａ上から周辺トランジスタのゲート絶縁膜１０９ を除去する工程が不要になるので、工程が簡略化される。
【００６０】
また、セルトランジスタの第２のゲート電極１０が不要となるので、ビット線コンタクトプラグ１２とセルトランジスタの第２のゲート電極１０との間の容量が存在しなくなり、ビット線容量が軽減される。
【００６１】
＜第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程について図１３を参照して説明する。
【００６２】
セルトランジスタの第１のゲート電極８ａをタングステン等の金属により形成する前までは、前述した第１の実施形態あるいは第２の実施形態における工程と同様に実施する。そして、第１のゲート電極８ａを形成するためにタングステン等の金属を堆積し、ＣＭＰ 等で平坦化した後、第１のゲート電極８ の上部をリセスエッチングする。その上に酸化膜等の絶縁膜１５を堆積してＣＭＰ 等で平坦化する。
【００６３】
以下の工程は、前述した第１の実施形態あるいは第２の実施形態と同様に（但し、第２のゲート電極１０およびその表面を覆うキャップ・側壁絶縁膜１１の形成工程を除く）実施する。
【００６４】
＜第４の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１４（ａ）は、本発明の第４の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してプレート電極レベルの平面パターンを示している。
【００６５】
図１４（ｂ）は、同図（ａ）のＡ−Ａ´線に沿ってＤＲＡＭセルおよび周辺トランジスタの断面構造を示している。
【００６６】
このＤＲＡＭセルおよびセルアレイは、第１乃至第３の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、シリコン柱５０１ａのビット線方向の一片の長さが１Ｆより長く形成されている点が異なり、その他は同じであるので、図１（ａ）、図２（ａ）中と同一符号を付している。
【００６７】
このように短片の長さが１Ｆ、長片の長さが１Ｆより長く形成されている平面長方形のシリコン柱５０１ａは、第１の実施形態のシリコン柱５０１ と比べて周辺長（キヤパシタ絶縁膜の長さ）が大きくなるので、トレンチキヤパシタの容量値を大きくすることができる。
【００６８】
第４の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程は、第１乃至第３の実施形態における工程と比べてシリコン柱５０１ａのビット線方向の一片の長さを長くした点のみ異なり、その他は基本的に同様である。
【００６９】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、DRAMセルとして、一辺が1Fの正方形、または、短辺が1Fで長辺が1Fより長い長方形のシリコン柱を中心として形成されたトランスファゲート用の縦型MOS トランジスタおよびトレンチキャパシタを用い、１セル当り4F2 、または、それより大きいパターン面積で行列状にレイアウトしたアレイを実現しているので、セルアレイのデザインルールを緩和することができる。
【００７０】
しかも、シリコン柱の上部のウェル領域の一側面のみがチャネル部となり、その表面上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は同一行のシリコン柱の一側面に沿って行方向に直線状に形成されているので、パターン面積の縮小化が容易である。
【００７１】
また、ＤＲＡＭセルと周辺トランジスタを余分な工程を追加することなく整合性良く形成することが可能であり、この際、周辺トランジスタに高誘電体絶縁膜やメタルゲートを使用して性能を向上することが可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図。
【図２】図１中のＡ−Ａ´線に沿う断面構造およびＢ−Ｂ´線に沿う断面構造を示す断面図。
【図３】第１の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程の一部を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】本発明の第２の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの断面図。
【図１１】第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程を示す断面図。
【図１２】本発明の第３の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図および断面図。
【図１３】第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程を示す断面図。
【図１４】本発明の第４の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図および断面図。
【符号の説明】
１ …シリコン基板（ｐ型）、
２ …ストレージノード（ｎ型）、
３ …セルトランジスタのウェル（ｐ型）、
４ …キヤパシタ絶縁膜、
５ …プレート電極、
６ …プレート上カラー絶縁膜
７ …ゲート絶縁膜、
８ …セルトランジスタの第１のゲート電極、
９ …セルトランジスタのドレイン拡散層（ｎ型）、
１０…セルトランジスタの第２のゲート電極、
１１…セルトランジスタのキャップ・側壁絶縁膜、
１２…ビット線コンタクトプラグ、
１３…層間絶縁膜、
１４…ビット線、
１０３ …周辺トランジスタのウェル、
１０７ …周辺トランジスタのＳＴＩ 、
１１０ …周辺トランジスタのゲート電極、
１１１ …周辺トランジスタのキャップ・側壁絶縁膜、
５０１ …シリコン柱。
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に縦型MOS トランジスタをトランスファゲートに用いたピラー型のトレンチDRAMセルおよびそのセルアレイの構造に関するもので、例えばDRAMに使用されるものである。
【０００２】
【従来の技術】
ＤＲＡＭセルのトランスファゲート用のＭＯＳ トランジスタ（セルトランジスタ）は、デザインルールが小さくなるにつれてゲート長も最小デザインルールと同等の長さで縮小される必要がある。この際、セルトランジスタの閾値は、トランジスタがオフ時のリーク電流を考えるとほぼ一定に保つ必要がある。
【０００３】
このセルトランジスタの閾値を一定に保つためには、ショートチャネル効果の存在によって、セルトランジスタのチャネル部の不純物濃度を高くすることが要求され、これは接合リークの増大およびポーズ特性の悪化をもたらす。
【０００４】
これを抑制する対策として、セルトランジスタに従来の平面型ＭＯＳ トランジスタの代わりに縦型ＭＯＳ トランジスタを導入し、セルトランジスタのゲート長を最小デザインルールから切り離す方法がある。
【０００５】
縦型トランジスタの例としては、Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ）１９８９ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ の２３頁ないし２６頁に記載されている「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」がある。
【０００６】
しかし、上記した従来の縦型トランジスタの構造は、シリコン柱の周面を囲むようにゲート電極が形成されており、ＤＲＡＭセルのセルアレイを形成する際にパターン面積の縮小が困難であった。また、ＤＲＡＭセルアレイの形成時に周辺回路のトランジスタ（周辺トランジスタ）との整合性が取り難く、同時に形成することが困難であった。
【０００７】
【発明が解決しようとする課題】
上記したように従来の縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルによるセルアレイは、パターン面積の縮小が困難であり、ＤＲＡＭセルアレイの形成時に周辺トランジスタとの整合性が取り難く、同時に形成することが困難であるという問題点があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、縦型MOS トランジスタをトランスファゲートに用いたピラー型のトレンチDRAMセルによるセルアレイのパターン面積の縮小が容易であり、DRAMセルアレイの形成時に周辺トランジスタとの整合性を取り易く、マスク数の増加を最小限にして容易に同時に形成し得る半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置は、平面方形のシリコン柱が平面行列状に残るようにトレンチが形成されたセルアレイ領域を有するシリコン基板と、前記シリコン柱の下部の少なくとも表面部に形成され、前記シリコン基板と異なる導電型の半導体層からなる電荷蓄積ノードと、前記シリコン柱上部に形成され、前記シリコン基板と同じ導電型を持ち、一側面が縦型MOS トランジスタのチャネル部として用いられるウェル領域と、前記ウェル領域の上面部に形成され、前記シリコン基板と異なる導電型の拡散層と、前記シリコン柱の下部の電荷蓄積ノードの周囲を囲むように形成されたキャパシタ絶縁膜と、前記シリコン柱の下部の相互間に埋め込まれたプレート電極と、前記ウェル領域の一側面のチャネル部の表面上に形成された縦型MOS トランジスタのゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル部に対向するように形成された第１のゲート電極と、前記第１のゲート電極上に形成され、前記第１のゲート電極よりも低抵抗を有する第２のゲート電極と、前記セルアレイ領域とは異なる周辺領域において、周辺トランジスタのチャネル部の表面上に形成された周辺トランジスタのゲート絶縁膜と、前記周辺トランジスタのゲート絶縁膜上に、第２のゲート電極と同時に形成されている周辺トランジスタのゲート電極とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１１】
＜第１の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１（ａ）は、本発明の第１の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してその下部構造についてプレート電極レベルの平面パターンを示している。
【００１２】
図１（ｂ）は、図１（ａ）のセルアレイの一部の上部構造についてゲート電極レベルの平面パターンを示している。
【００１３】
図２（ａ）は、図１（ｂ）中のＡ−Ａ´線に沿う断面構造を示し、図２（ｂ）は、図１（ｂ）中のＢ−Ｂ´線に沿う断面構造を示す。
【００１４】
図１（ａ）、（ｂ）および図２（ａ）、（ｂ）において、ＤＲＡＭセルのセルアレイ領域には、例えばｐ型のシリコン基板１ に平面正方形の一辺が１Ｆ（Ｆ は最小加工寸法の一定値）のシリコン柱５０１ が平面行列状に残るように深いトレンチが形成されている。
【００１５】
このシリコン柱５０１ の下部には、シリコン基板１ と異なる導電型（本例ではｎ型）の電荷蓄積ノード（ストレージノード）２ が形成され、シリコン柱５０１ の上部には、シリコン基板１ と同じ導電型（本例ではｐ型）のウェル領域３ が形成され、その上面部にはシリコン基板１ と異なる導電型（本例ではｎ型）の拡散層９（ドレイン領域）が形成されている。このウェル領域３ は、一側面が縦型ＭＯＳ トランジスタのチャネル部として用いられる。
【００１６】
シリコン柱５０１ の下部のストレージノード２ の周囲を取り囲むようにキャパシタ絶縁膜４ を介してプレート電極５ が平面正格子状に形成されている。上記プレート電極５ は、シリコン柱５０１ の相互間に埋め込まれた後にその上部がエッチングされる。この際、同時に、周辺領域のシリコン基板１ に浅いトレンチがエッチング形成される。そして、この浅いトレンチに絶縁物１０６ が埋め込まれ、浅いトレンチ絶縁（ＳＴＩ） 構造の素子分離領域が形成されている。
【００１７】
前記シリコン柱５０１ の上部相互間でプレート電極５ 上にプレート上カラー絶縁膜６ が形成され、このプレート上カラー絶縁膜６ には、図１（ｂ）中のＡ−Ａ´線に沿う断面に示すようにトレンチが形成されている。
【００１８】
そして、前記ウェル領域３ の一側面のチャネル部の表面上にゲート絶縁膜７ を介して例えば多結晶シリコンを用いた第１のゲート電極８ が前記プレート上カラー絶縁膜６ に埋め込まれて形成されている。
【００１９】
この場合、プレート上カラー絶縁膜６ は、図１（ｂ）中のＡ−Ａ´線に沿う断面では、シリコン柱５０１ の上部相互間でシリコン柱５０１ のチャネル部とは反対面側の膜厚がゲート絶縁膜７ よりも厚くなっており、図１（ｂ）中のＢ−Ｂ´線に沿う断面ではシリコン柱５０１ の上部相互間のＳＴＩ 構造の素子分離領域を形成している。また、第１のゲート電極８ は、同一行の複数のシリコン柱５０１ の一側面に沿って第１の方向（行方向）に直線状に形成されている。
【００２０】
一方、周辺領域において、周辺トランジスタのチャネル部の表面上にはゲート絶縁膜１０９ が形成されており、ＤＲＡＭセルの第１のゲート電極８ 上および周辺トランジスタのゲート絶縁膜１０９ 上に対応して、ＤＲＡＭセルの第２のゲート電極１０および周辺トランジスタのゲート電極１１０ が同時に形成されている。この場合、第２ゲート電極１０は、例えばタングステン等の金属が用いられて形成され、前記第１のゲート電極８ よりも低抵抗を有する。
【００２１】
さらに、ＤＲＡＭセルの第２のゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１および周辺トランジスタのゲート電極１１０ の表面を覆うキャップ・側壁絶縁膜１１１ が同時に形成されている。
【００２２】
さらに、セルアレイ領域において、全面に層間絶縁膜（第２のゲート絶縁膜）１３が形成され、この層間絶縁膜１３には前記キャップ・側壁絶縁膜１１と自己整合的にビット線コンタクトホールが形成され、このビット線コンタクトホールにコンタクトプラグ１２が埋め込まれた後、ビット線１４が形成されている。
【００２３】
なお、前記ビット線コンタクトホールが形成されると同時に、セルアレイ領域の周辺部にプレート電極引き出し用の基板コンタクト（図示せず）が形成され、この基板コンタクトを介してプレート配線が接続されている。
【００２４】
上記構成のピラー型のトレンチＤＲＡＭセルによれば、従来例の「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」と同様に、トレンチ型キヤパシタを持つＤＲＡＭセルのトランスファゲートに、シリコン柱５０１ の上下にドレイン拡散層９ 、ウェル領域３ 、キヤパシタのストレージノード２ を重ねた構造の縦型トランジスタを用いている。
【００２５】
これにより、デザインルールとセルトランジスタのゲート長の切り離しが可能となり、縦型トランジスタの縦方向のゲート長を最小デザインルールＦ より長くすることができる。したがって、ショートチャネル効果によるセルトランジスタの閾値の低下を防ぐことができるので、チャネル部の不純物濃度を上げる必要がなく、ＤＲＡＭのポーズ特性の劣化を防ぐことが可能となる。また、構造が簡単であり、製造プロセスが簡単である。
【００２６】
しかも、本例のＤＲＡＭセルのアレイによれば、一辺が１Ｆの正方形のシリコン柱５０１ とその周囲に形成されたＤＲＡＭセルを、ほぼ１Ｆの間隔（２Ｆピッチ）で行列状に配置しており、シリコン柱５０１ の上部のウェル領域３ の一側面のみがチャネル部となり、その表面上にゲート絶縁膜７ を介してゲート電極８ が形成されており、このゲート電極８ は同一行のシリコン柱５０１ の一側面に沿って行方向に直線状に形成されている。
【００２７】
これにより、１セル当り４Ｆ２ （＝２Ｆ＊２Ｆ）のパターン面積でレイアウトが可能になり、セルアレイのデザインルールを緩和することができるので、従来例の「Ａ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ） Ｃｅｌｌ ｆｏｒ ６４／２５６Ｍ ｂｉｔ ＤＲＡＭ」の構造と比べて、パターン面積の縮小化が容易である。
【００２８】
また、本例のＤＲＡＭセルのアレイによれば、セルトランジスタの第２のゲート電極１０と周辺トランジスタのゲート電極１１０ とを同時に形成することができ、工程を簡略化することができる。この際、周辺トランジスタとして、高誘電体ゲート絶縁膜やメタルゲートを使用して性能を向上することが可能になる。
【００２９】
＜第１の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、図１（ａ）、（ｂ）および図２（ａ）、（ｂ）の構成のピラー型のトレンチＤＲＡＭセルのアレイおよび周辺素子の形成工程について、図１（ｂ）中のＡ−Ａ´線に沿う断面構造を示す図３乃至図９を参照して説明する。
【００３０】
まず、図３に示すように、ｐ型シリコン基板１ 上にパッド酸化膜２０１ を形成し、その上にパッド窒化膜２０２ を堆積する。そして、キヤパシタのストレージノード部分２ （ｎ型）およびセルトランジスタ形成用のウェル領域３ （ｎ型）をイオン注入等で形成する。
【００３１】
続いて、レジスト（図示せず）を塗布し、セルアレイ領域において図１（ａ）に示したように一辺が１Ｆの正方形のシリコン柱５０１ を形成するためにパターニングし、このレジストパターンをマスクにしてパッド窒化膜２０２ を加工する。さらに、パッド窒化膜２０２ をマスクとしてシリコン基板１ をエッチングすることによりシリコン柱５０１ を残す（ピラー形成）。この後、前記レジスト（図示せず）を剥離する。
【００３２】
続いて、図４に示すように、シリコン柱５０１ の表面に窒酸化膜等によってキヤパシタ絶縁膜４ を形成する。そして、シリコン柱５０１ の相互間にプレート電極５形成用の多結晶シリコンを堆積した後、パッド窒化膜２０２ をストッパーとしてＣＭＰ 等により上面を平坦化する。
【００３３】
次に、再びレジスト（図示せず）を塗布し、セルアレイ領域をレジストで覆った状態で、周辺素子領域上のレジストをパターニングし、これをマスクにして周辺領域のパッド窒化膜２０２ を加工した後、前記レジスト（図示せず）を剥離する。
【００３４】
次に、周辺領域のパッド窒化膜２０２ をマスクとしてシリコン基板１０３ にＳＴＩ 形成用のトレンチを浅く形成すると同時に、セルアレイ領域のプレート電極形成用の多結晶シリコンにトレンチを浅く形成してプレート電極５ を残す。さらに、プレート電極５ をマスクとして、それよりも上部のキヤパシタ絶縁膜４ を剥離する。
【００３５】
次に、図５に示すように、セルアレイ領域のプレート電極５ 上のトレンチおよび周辺領域のＳＴＩ 形成用のトレンチの内部を埋め込むように窒化膜を堆積し、パッド酸化膜２０２ をストッパーとしてＣＭＰ 等により上面を平坦化することにより、プレート電極上カラー絶縁膜６ とＳＴＩ１Ｏ６を同時に形成する。なお、上記平坦化に際して、前記パッド窒化膜２０２ 、パッド酸化膜２０１ により囲まれた部分に残った窒化膜は、例えばウェットエッチングにより除去する。
【００３６】
次に、図６に示すように、セルアレイ領域上に所定パターンのレジスト１７を作成し、このレジスト１７をマスクとして、プレート電極５ 上にプレート上カラー絶縁膜６ の一部を残すようにエッチング量を調節してプレート上カラー絶縁膜６ のパターニングを行う。
【００３７】
この時、シリコン柱５０１ に対するレジスト１７のアライメントは、シリコン柱５０１ の上部のウェル領域３ のチャネル部となる一側面ではプレート上カラー絶縁膜６ を完全に剥離し、上記ウェル領域３ のチャネル部となる一側面とは反対側にはプレート上カラー絶縁膜６ の一部を後述するゲート絶縁膜７ よりも厚く残すように設定しておく。
【００３８】
次に、図７に示すように、シリコン柱５０１ の上部のウェル領域３ のチャネル部となる一側面にセルトランジスタのゲート絶縁膜７ として例えば酸化膜を形成する。続いて、リンをドープした多結晶シリコン等を堆積した後、ＣＭＰ 等で上面を平坦化することにより、ゲート絶縁膜７ を介してチャネル部に対向するようにセルトランジスタの第１ゲート電極８ を形成する。
【００３９】
この場合、第１のゲート電極８ は、同一行のシリコン柱５０１ の一側面に沿って第１の方向（行方向）に直線状にプレート上カラー絶縁膜６ に埋め込まれている。
【００４０】
次に、セルアレイ領域上をレジスト（図示せず）によりマスクし、周辺領域にウェルおよびチャネル部を形成するためのイオン注入を行い、その後、前記レジストをマスクにしてパッド窒化膜２０２ とパッド酸化膜２０１ を剥離する。そして、前記レジストを剥離した後、周辺領域におけるチャネル部の表面上にはＭＯＳ トランジスタのゲート絶縁膜１０９ として例えば酸化膜を形成する。この周辺トランジスタのゲート絶縁膜１０９ として、例えばタンタルやハフニウム等の酸化物のような高誘電体膜を用いることにより、周辺トランジスタの性能を向上させることもできる。
【００４１】
次に、図８に示すように、周辺領域をレジスト（図示せず）によりマスクし、ウェル領域３ の上面部にセルトランジスタのドレインとなるｎ型の拡散層９ を例えばリンのイオン注入により形成し、前記レジストをマスクにしてセルトランジスタの第１ゲート電極８ 上から周辺トランジスタのゲート絶縁膜１０９ を除去する。
【００４２】
次に、第２ゲート電極１０および周辺トランジスタのゲート電極１１０ を同時に形成するために、ウェハ全面に、例えばタングステンのような金属やタングステンシリサイドのようなシリサイド（図示せず）を堆積し、パターニングする。
【００４３】
ここで、第２ゲート電極１０のパターンとシリコン柱５０１ との合わせずれが生じた場合でも、パッド窒化膜２０２ およびパッド酸化膜２０１ が第２ゲート電極１０とｎ型拡散層９ とを分離するバリアとなる。
【００４４】
そして、第２ゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１およびゲート電極１１０ の表面を覆うキャップ・側壁絶縁膜１１１ を同時に形成するために、全面に薄い窒化膜を堆積し、反応性イオンエッチング（ＲＩＥ） を行う。また、周辺トランジスタのドレイン・ソースとなるｎ型の拡散層（図示せず）を例えばリンのイオン注入により形成する。
【００４５】
次に、図９に示すように、セルアレイ領域上の全面に層間絶縁膜１３を堆積して平坦化した後、セルトランジスタの第２ゲート電極１０の表面を覆うキャップ・側壁絶縁膜１１に対して自己整合的にビット線コンタクトホールを形成し、このコンタクトプラグ１２を埋め込み形成する。さらに、層間絶縁膜１３上に、前記コンタクトプラグ１２に連なるように金属配線層を形成した後、ビット線１４をパターンニング形成する。
【００４６】
なお、上記実施形態では、ｐ基板上にＤＲＡＭセルのアレイを形成したが、ｎ基板上に上記と同様にＤＲＡＭセルのアレイを形成することもできる。その場合、シリコン基板１ はｎ型、ストレージノード２ はｐ型、ウェル領域３ はｎ型、拡散層９ はｐ型となる。
【００４７】
＜第２の実施形態のトレンチＤＲＡＭセルおよびセルアレイ＞
図１０は、本発明の第２の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してその断面構造を示している。
【００４８】
このＤＲＡＭセルおよびセルアレイは、第１の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、シリコン柱５０１ の下部の表面からの砒素の拡散等によってキャパシタのストレージノード２ がシリコン柱５０１ の下部の外周側面部に形成されており、シリコン柱５０１ の下部の中心部はセルトランジスタのウェル領域３ と同じ導電型（本例ではｐ型）に保たれている点が異なり、その他は同じであるので図２（ａ）中と同一符号を付している。
【００４９】
このようにシリコン柱５０１ の下部の表面部にストレージノード２ が形成され、シリコン基板１ とセルトランジスタのウェル領域３ とがシリコン柱５０１ の内部で同じ導電型の半導体層により接続されている構造によれば、ウェル領域３ が電位的にフローティングになることを防ぐことができるので、縦型ＭＯＳ トランジスタの閾値が隣接セルの電位の影響を受け難くなり、オフ電流が安定になる。
【００５０】
＜第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程について図１１を参照して説明する。
【００５１】
まず、図１１に示すように、ｐ型シリコン基板１ 上にパッド酸化膜２０１ を形成し、その上にパッド窒化膜２０２ を堆積する。そして、セルトランジスタ形成用のウェル領域３ （ｎ型）をイオン注入等で形成する。
【００５２】
次に、レジスト（図示せず）を塗布し、セルアレイ領域において一辺が１Ｆの正方形のシリコン柱５０１ を形成するためにパターニングし、このレジストパターンをマスクにしてパッド窒化膜２０２ を加工する。さらに、パッド窒化膜２０２ をマスクとして、シリコン柱５０１ を残すようにシリコン基板１ をエッチングした後、前記レジスト（図示せず）を剥離する。
【００５３】
続いて、シリコン柱５０１ の相互間をＳＯＧ 等の絶縁膜２０３ で埋めた後に平坦化し、この絶縁膜２０３ の上部をエッチングしてシリコン柱５０１ の相互間の底部にのみ隣接トランジスタ間を分離するための絶縁膜２０３ を残す。続いて、ＡｓＳＧを全面に薄く堆積してレジスト（図示せず）を塗布し、レジストリセスを行った後、これをマスクとして、シリコン柱５０１ の下部側壁にのみＡｓＳＧ２０４ を残す。
【００５４】
その後、熱工程によりシリコン柱５０１ の下部側壁からシリコン柱５０１ の内部にＡｓを拡散させる。熱工程を適度に調節することにより、シリコン柱５０１ の表面のみにＡｓがドープされてｎ型のストレージノード２ となる。
【００５５】
次に、ＡｓＳＧ２０４ を除去し、前述した第１の実施形態における図４の工程以後と同様に実施する。
【００５６】
＜第３の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１２（ａ）は、本発明の第３の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してゲート電極レベルの平面パターンを示している。
【００５７】
図１２（ｂ）は、同図（ａ）のＡ−Ａ´線に沿ってＤＲＡＭセルの断面構造を示している。
【００５８】
このＤＲＡＭセルおよびセルアレイは、第１の実施形態あるいは第２の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、例えばタングステン等の金属によりセルトランジスタの低抵抗の第１のゲート電極８ａが形成されており、第２のゲート電極１０が省略されている点、（２）ビット線コンタクトプラグ１２の形成時にパターン合わせずれが発生した場合にビット線コンタクトプラグ１２と第１のゲート電極８ａとが短絡することを防止するために、プレート上カラー絶縁膜６ および第１のゲート電極８ａの上面にキャップ絶縁膜１５が形成されている点が異なり、その他は同じであるので、図１（ａ）、図２（ａ）中と同一符号を付している。
【００５９】
このように低抵抗の第１のゲート電極８ａを用いた構造によれば、後工程で周辺トランジスタのゲート絶縁膜１０９ を形成する際に、セルトランジスタの第１のゲート電極８ａ上がキャップ絶縁膜１５で覆われているので、この後にセルトランジスタの第１のゲート電極８ａ上から周辺トランジスタのゲート絶縁膜１０９ を除去する工程が不要になるので、工程が簡略化される。
【００６０】
また、セルトランジスタの第２のゲート電極１０が不要となるので、ビット線コンタクトプラグ１２とセルトランジスタの第２のゲート電極１０との間の容量が存在しなくなり、ビット線容量が軽減される。
【００６１】
＜第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程＞
次に、第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程について図１３を参照して説明する。
【００６２】
セルトランジスタの第１のゲート電極８ａをタングステン等の金属により形成する前までは、前述した第１の実施形態あるいは第２の実施形態における工程と同様に実施する。そして、第１のゲート電極８ａを形成するためにタングステン等の金属を堆積し、ＣＭＰ 等で平坦化した後、第１のゲート電極８ の上部をリセスエッチングする。その上に酸化膜等の絶縁膜１５を堆積してＣＭＰ 等で平坦化する。
【００６３】
以下の工程は、前述した第１の実施形態あるいは第２の実施形態と同様に（但し、第２のゲート電極１０およびその表面を覆うキャップ・側壁絶縁膜１１の形成工程を除く）実施する。
【００６４】
＜第４の実施形態のトレンチＤＲＡＭセルのアレイおよび周辺トランジスタ＞
図１４（ａ）は、本発明の第４の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの一部を取り出してプレート電極レベルの平面パターンを示している。
【００６５】
図１４（ｂ）は、同図（ａ）のＡ−Ａ´線に沿ってＤＲＡＭセルおよび周辺トランジスタの断面構造を示している。
【００６６】
このＤＲＡＭセルおよびセルアレイは、第１乃至第３の実施形態に係るＤＲＡＭセルおよびセルアレイと比べて、シリコン柱５０１ａのビット線方向の一片の長さが１Ｆより長く形成されている点が異なり、その他は同じであるので、図１（ａ）、図２（ａ）中と同一符号を付している。
【００６７】
このように短片の長さが１Ｆ、長片の長さが１Ｆより長く形成されている平面長方形のシリコン柱５０１ａは、第１の実施形態のシリコン柱５０１ と比べて周辺長（キヤパシタ絶縁膜の長さ）が大きくなるので、トレンチキヤパシタの容量値を大きくすることができる。
【００６８】
第４の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程は、第１乃至第３の実施形態における工程と比べてシリコン柱５０１ａのビット線方向の一片の長さを長くした点のみ異なり、その他は基本的に同様である。
【００６９】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、DRAMセルとして、一辺が1Fの正方形、または、短辺が1Fで長辺が1Fより長い長方形のシリコン柱を中心として形成されたトランスファゲート用の縦型MOS トランジスタおよびトレンチキャパシタを用い、１セル当り4F2 、または、それより大きいパターン面積で行列状にレイアウトしたアレイを実現しているので、セルアレイのデザインルールを緩和することができる。
【００７０】
しかも、シリコン柱の上部のウェル領域の一側面のみがチャネル部となり、その表面上にゲート絶縁膜を介してゲート電極が形成されており、このゲート電極は同一行のシリコン柱の一側面に沿って行方向に直線状に形成されているので、パターン面積の縮小化が容易である。
【００７１】
また、ＤＲＡＭセルと周辺トランジスタを余分な工程を追加することなく整合性良く形成することが可能であり、この際、周辺トランジスタに高誘電体絶縁膜やメタルゲートを使用して性能を向上することが可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図。
【図２】図１中のＡ−Ａ´線に沿う断面構造およびＢ−Ｂ´線に沿う断面構造を示す断面図。
【図３】第１の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程の一部を示す断面図。
【図４】図３の工程に続く工程を示す断面図。
【図５】図４の工程に続く工程を示す断面図。
【図６】図５の工程に続く工程を示す断面図。
【図７】図６の工程に続く工程を示す断面図。
【図８】図７の工程に続く工程を示す断面図。
【図９】図８の工程に続く工程を示す断面図。
【図１０】本発明の第２の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイの断面図。
【図１１】第２の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程を示す断面図。
【図１２】本発明の第３の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図および断面図。
【図１３】第３の実施形態のＤＲＡＭセルのアレイおよび周辺素子の形成工程を示す断面図。
【図１４】本発明の第４の実施形態に係る縦型ＭＯＳ トランジスタをトランスファゲートに用いたピラー型のトレンチＤＲＡＭセルのアレイのパターンを示す平面図および断面図。
【符号の説明】
１ …シリコン基板（ｐ型）、
２ …ストレージノード（ｎ型）、
３ …セルトランジスタのウェル（ｐ型）、
４ …キヤパシタ絶縁膜、
５ …プレート電極、
６ …プレート上カラー絶縁膜
７ …ゲート絶縁膜、
８ …セルトランジスタの第１のゲート電極、
９ …セルトランジスタのドレイン拡散層（ｎ型）、
１０…セルトランジスタの第２のゲート電極、
１１…セルトランジスタのキャップ・側壁絶縁膜、
１２…ビット線コンタクトプラグ、
１３…層間絶縁膜、
１４…ビット線、
１０３ …周辺トランジスタのウェル、
１０７ …周辺トランジスタのＳＴＩ 、
１１０ …周辺トランジスタのゲート電極、
１１１ …周辺トランジスタのキャップ・側壁絶縁膜、
５０１ …シリコン柱。
Claims (11)
- 平面方形のシリコン柱が平面行列状に残るようにトレンチが形成されたセルアレイ領域を有するシリコン基板と、
前記シリコン柱の下部の少なくとも表面部に形成され、前記シリコン基板と異なる導電型の半導体層からなる電荷蓄積ノードと、
前記シリコン柱上部に形成され、前記シリコン基板と同じ導電型を持ち、一側面が縦型MOS トランジスタのチャネル部として用いられるウェル領域と、
前記ウェル領域の上面部に形成され、前記シリコン基板と異なる導電型の拡散層と、
前記シリコン柱の下部の電荷蓄積ノードの周囲を囲むように形成されたキャパシタ絶縁膜と、
前記シリコン柱の下部の相互間に埋め込まれたプレート電極と、
前記ウェル領域の一側面のチャネル部の表面上に形成された縦型MOS トランジスタのゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル部に対向するように形成された第１のゲート電極と、
前記第１のゲート電極上に形成され、前記第１のゲート電極よりも低抵抗を有する第２のゲート電極と、
前記セルアレイ領域とは異なる周辺領域において、周辺トランジスタのチャネル部の表面上に形成された周辺トランジスタのゲート絶縁膜と、
前記周辺トランジスタのゲート絶縁膜上に、第２のゲート電極と同時に形成されている周辺トランジスタのゲート電極
とを具備することを特徴とする半導体記憶装置。 - 前記シリコン柱は、一辺が1F（F は一定値）の平面正方形であり、前記セルアレイ領域は、前記シリコン柱がほぼ1Fの間隔で行列状に配列されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記シリコン柱は、短辺が1F（F は一定値）で長辺が1Fより大きい平面長正方形であり、前記セルアレイ領域は、前記シリコン柱がほぼ1Fの間隔で行列状に配列されていることを特徴とする請求項１記載の半導体記憶装置。
- 前記シリコン柱の下部の表面部に前記電荷蓄積ノードが形成され、前記ウェル領域とシリコン基板とがシリコン柱の内部で同じ導電型の半導体層により接続されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
- 前記シリコン柱の上部相互間で前記プレート電極上に形成されたプレート上カラー絶縁膜をさらに具備し、
前記第１のゲート電極は、前記プレート上カラー絶縁膜に埋め込まれ、同一行の複数の前記シリコン柱の一側面に沿って第１の方向に直線状に形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。 - 前記プレート上カラー絶縁膜は、前記シリコン柱の上部相互間で前記シリコン柱のチャネル部とは反対面側の膜厚が前記ゲート絶縁膜よりも厚いことを特徴とする請求項５記載の半導体記憶装置。
- 前記第２のゲート電極の表面を覆うキャップ・側壁絶縁膜と、
前記第２のゲート電極を含む基板上面に形成され、前記キャップ・側壁絶縁膜と自己整合的にビット線コンタクトホールが形成された層間絶縁膜と、
前記層間絶縁膜のビット線コンタクトホールに埋め込まれたコンタクトプラグと、
前記層間絶縁膜上に形成され、前記コンタクトプラグに連なるビット線
とをさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の半導体記憶装置。 - 前記第１のゲート電極は多結晶シリコンを用いて形成され、
前記第２のゲート電極および周辺トランジスタのゲート電極は金属が用いられていることを特徴とする請求項１記載の半導体記憶装置。 - 前記周辺トランジスタのゲート電極の表面を覆うキャップ・側壁絶縁膜が前記第２のゲート電極の表面を覆うキャップ・側壁絶縁膜と同時に形成されていることを特徴とする請求項７記載の半導体記憶装置。
- 前記周辺トランジスタのゲート絶縁膜は、高誘電体絶縁膜であることを特徴とする請求項１記載の半導体記憶装置
- 前記周辺領域において、前記プレート電極の上方部の加工と同時に加工され、前記プレート電極の上面と同じ高さの底面を有する浅いトレンチの内部に絶縁物が埋め込まれた素子分離領域をさらに具備することを特徴とする請求項１記載の半導体記憶装置。
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