KR0139188B1 - 비 휘발성 반도체 기억장치 제조방법 - Google Patents
비 휘발성 반도체 기억장치 제조방법Info
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Abstract
LDD 구조를 갖는 MOS 트랜지스터는 메모리 셀에 관하여 제 2 활성영역을 마스크로 사용하여 제 1 게이트와 정렬된 주변회로에 대하여 제 1 활성영역에 형성된다. 제 1 중간 절연층을 형성한 이후, 부유게이트와 제어 게이트를 갖는 제 2 게이트가 제 2 활성영역에 형성된다. 제 2 게이트를 갖는 상기 표면상에 형성된 제 3 절연층이 제 2 게이트 측면의 측벽에 의하여 한정된 접촉구멍을 형성시키도록 패턴처리된다.
Description
제1a 내지 제1ℓ도는 종래의 제조 단계를 도시하는 반도체 칩의 단면도.
제2a 내지 제2n 도는 본 발명의 제1실시예의 제조 단계를 도시하는 반도체 칩의 단면도.
제3a 내지 제3d 도는 본 발명의 제2실시예의 제조 단계를 도시하는 반도체 칩의 단면도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판, 2 : 필드 산화물층,
3,9,11 : 게이트 절연층, 4,10,12,25 : 전극층,
6,13,15 : 절연층, 8,18 : 중간 절연층,
21,22 : 활성영역, 23 : 실리콘 산화물층,
24 : 실리콘 질화물층
발명의 배경
발명의 분야
본 발명은 비 휘발성 반도체 기억장치의 제조 방법, 특히 2 중층 게이트 전극 구조 및 주변회로용 단층 게이트 전극 구조를 갖는 비 휘발성 기억 트랜지스터를 기판상에 포함하는 반도체 기억장치 제조방법에 관한 것이다.
종래기술의 설명
비 휘발성 반도체 기억장치는 2중층 게이트 전극 구조를 갖는 EPROM에 의해 예증된 바와 같이 미개발 상태에 있으며, 그의 셀 집적화 밀도 셀 크기는 각각 신속히 증가 및 감소되어 왔다.
최근 EPROM 집적화 밀도의 증가에 대응하는 각종 제안들이 제공되고 있으며, 그중 하나가 기억 트랜지스터의 소오스 영역에 대한 접합부가 셀프 어라인 방법(self align method)으로 상기 기억 트랜지스터의 측면상에 제공된 측벽에 형성되는 셀프 어라인 접촉부(SAC)이다. 또 다른 제안으로는 주변회로 및 트랜지스터 게이트의 엣지부에 인접한 낮은 불순물 밀도 확산층 영역을 갖는 LDD(Lightly Doped Drain) 구조용 트랜지스터의 게이트 크기를 감소시키기 위하여 제공된다.
EPROM에 있어서, 부동 게이트와 주변회로용 단층 게이트 트랜지스터를 갖는 2중층 게이트 트랜지스터를 포함하는 기억 셀을 단일 기판상에 형성시키는 것은 공지된 사실이다.
종래의 비 휘발성 반도체 장치의 제조방법은 제 1a 도 내지 제 1ℓ 도에 설명되어 있다.
첫째로 제 1a 도에 도시된 바와 같이 주변회로 활성영역(21)과 기억 셀 활성 영역(22)은 실리콘의 반도체 기판(1)면상에 필드 산하물층(2)을 제공함으로써 분리되며, 제 1 게이트 절연층(3)은 상기 활성영역(21 및 22)상에 형성된다. 다음에 폴리실리콘(폴리 결정질 실리콘)층은 그 위에 증착되며 제 1 전극층(4)은 상기 폴리실리콘층을 패턴화함으로써 활성 영역(22)상에 형성된다.
다음에 제 1b 도에 도시된 바와 같이, 상기 활성 영역(21)상의 제 1 게이트 절연층(3)은 제거되며, 실리콘 산화물의 제 2 게이트 절연층(9)은 폴리실리콘의 제 2 전극층(10)을 형성시키기 위한 제1전극층(4) 및 반도체 기판(1)상에 형성된다. 실리콘 산화물의 제 1 절연층(6)은 전체 기판상에 형성된다. 상기 제 1 절연층(6)은 상기 트랜지스터가 형성되는 동안 SAC로부터 기억 셀 트랜지스터의 제어 전극 게이트를 절연시키기 위해 기능한다.
다음에 제 1c 도에 도시된 바와 같이 패턴화된 포토레지스트 층(27)은 상기 제 1 절연층(6)상에 형성된다.
이어서 상기 제 1 절연층(6) 및 제 2 전극층(10)은 활성영역(22)의 전극 게이트를 형성시키기 위한 마스크로서 패턴화된 포토레지스트층(27)을 사용하여 에칭된다.
다음에 제 1d 도에 도시된 바와 같이, 상기 포토레지스트 층(27)은 제거되고, 상기 활성영역(21)을 덮는 포토레지스트 층(28)이 선별 형성된다. 상기 제 2 게이트 절연층(9)과 제 1 전극층(4)은 마스크로서 제 1 절연층(6)을 사용함으로써 연속 에칭된다. 이 단계에서 제어 게이트 및 부동 게이트를 갖는 제 2 전극 게이트를 형성한다.
또한 제 1e 도에 도시된 바와 같이, 셀 소오스/드레인 영역(14)은 마스크로서 상기 활성 영역(22)상의 제 2 전극 게이트 및 포토레지스트 층 (28)을 사용함으로써 형성된다. 다음에 상기 포토레지스트 층(28)은 제거되고 상기 활성 영역(22)을 덮는 포토레지스트 층 (29)이 형성된다. 낮은 불순물 밀도 소오스/드레인 영역(5)은 상기 활성 영역(21)상의 전극 게이트와 포토레지스트 층(29)을 사용하여 형성된다.
다음에 제 1f 도에 도시된 바와 같이 상기 포토레지스트 층(29)은 제거되고, 실리콘 산화물의 제 2 절연층(13)이 전체 표면상에 형성된다. 상기 포토레지스트 층(29)은 상기 주면 회로용 트랜지스터의 LDD 구조물이 제공될 때 필연적으로 상기 게이트 측면상에 측면을 형성시키게 된다.
다음에 제 1g 도에 도시된 바와 같이, 상기 측벽은 상기 제 2 절연층(13)을 다시 에칭힘으로써 상기 활성영역(21,22)상의 게이트 측면상에 형성되며, 다음에 포토레지스트 층(30)이 형성된다. 상기 포토레지스트 층(30)은 활성영역(22)을 덮도록 패턴화되며, 상기 활성 영역(21)의 소오스/드레인 영역(7)은 마스크로서 상기 측벽을 포함하는 게이트와 함께 형성되어, 그 결과 주변 회로용 LDD 구조물을 갖는 트랜지스터가 된다.
다음에 제 1h 도에 도시된 바와 같이, 상기 포토레지스트 층 (30)은 제거되고 실리콘 산화물의 제 3 절연층(15)은 전체 면상에 형성된다. 상기 제 3 절연층(15)은 필연적으로 상기 기억 셀 트랜지스터의 게이트 측면상의 측벽을 형성하며 또한 상기 기억 셀 트랜지스터의 SAC를 형성시킨다.
다음에 제 1i 도에 도시된 바와 같이, 상기 제 3 절연층(15)은 포토레지스트 층(도시되지 않음)으로 다시 에칭되고, 오직 상기 활성 영역(22)에 있는 트랜지스터의 소오스측부가 마스크로서 노출되도록 선별 제공되며 또한 상기 제 1 게이트 절연층(3)은 상기 소오스측부상의 기억 셀 트랜지스터의 게이트 측면상의 제 3 절연층(15)에 제 1 접촉 구멍(16)을 형성시키기 위해 에칭된다.
제 1j 도에 도시된 바와 같이, 규화물층은 전체 표면상에서 증착되고, 소오스전극(17)은 규화물층을 패터닝(patterning)함으로써 형성된다.
그리고 제 1k 도에 도시된 바와 같이, TEOS BPSG의 제 1 중간 절연층(8)은 전체 표면상에서 형성된다.
그다음 제 1ℓ 도에 도시된 바와 같이, 제 2 접촉구멍(19)은 중간 절연층(8)상에서 형성되고, 알루미늄 등의 금속 전극(20)을 선택적으로 형성된다.
비 휘발성 반도체 기억장치를 제조하기 위한 상술한 방법은 다음과 같은 문제점이 있다.
(A) 기억 셀 트랜지스터의 부동 게이트(gate)상의 게이트 절연층과 주변회로용 트랜지스터의 게이트 절연층은 동시에 형성되기 때문에, 각 트랜지스터의 적절한 질과 두께의 층을 얻는 것은 불가능하다.
비 휘발성 반도체 기억 장치를 제조하기 위한 똑같은 방법은 1988년 10월 4일 공고된 미국특허원 제 4, 775, 642호에 설명되어 있다. 상기 특허는 부동 게이트상의 게이트 절연층과 주변회로용 트랜지스터의 게이트 절연층은 동시에 형성되는 것을 설명하고 있다.
(B) 두번째 이유로써, 제어 게이트 전극의 형성전 SAC 형성에 있어서, 기억 셀 트랜지스터의 SAC로부터 제어 게이트를 형성하기 위하여 절연층(6)을 형성하는 것이 필요하다. 결과적으로 주변회로 영역용의 트랜지스터 게이트상에 형성된 절연층(6)은 품질이 떨어지게 된다.
(C) LDD 구조를 가진 주변회로용 트랜지스터를 제공하는 것이 필요한 측벽은 기억 셀 트랜지스터의 게이트 측면상에 형성된다. 기억 셀 트랜지스터의 SAC를 형성하는데 필요한 측벽이 게이트의 측면을 보호하기 위하여 형성될 때, 기억 셀 트랜지스터의 측벽 두께는 2배가 된다. 결과적으로 소오스 영역내의 인접측벽 사이에서 거리는 작게 되고, 그래서 SAC의 접촉 영역을 작게 만들고, 접촉 저항은 증가하게 된다.
[발명의 요약]
본 발명의 목적은 기억 셀 트랜지스터와 각 주변회로용 트랜지스터에 적절한 질과 두께의 층을 제공하는 비 휘발성 반도체 기억 장치에 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 장치의 주변회로 영역의 평탄성 품질저하를 방지하는 비 휘발성 반도체 기억장치의 제조방법을 제공하는 것이다.
그리고 본 발명의 또 다른 목적은 SAC의 접촉 영역 감소를 방지하는 비 휘발성 반도체 기억장치의 제조벙법을 제공하는 것이다.
비 휘발성 반도체 기억장치의 제조방법은, 반도체 기판의 표면에 주변회로의 활성영역과 기억셀의 활성영역을 제공하는 단계와, 주변회로 활성영역상에 제 1 게이트 절연층을 형성하는 단계와, 기억 셀의 활성영역을 마스크로 사용함으로써 주변회로의 활성영역상에 제 1 게이트의 절연층을 가지는 MOS 트랜지스터를 형성하는 단계와, 주변회로의 활성영역상에 제 1 게이트절연층을 형성하는 단계와, 기억 셀의 활성영역상에 제 2 게이트 절연층을 형성하는 단계 및, 기억 셀의 활성영역상에 제 2 게이트 층을 가지는 비활성 기억소자를 형성하는 단계를 포함한다.
[도면의 간단한 설명]
본 발명의 상술한 목적, 형태 및 장점은 첨부도면과 함께 본 발명의 상세한 설명을 참조하여 보다 명백하게 될 것이다.
[발명의 상세한 설명]
본 발명의 제조방법의 제 1 실시예는 제 2a 내지 제 2n 도를 참고로하여 설명될 것이다.
첫째로 제 2a 도에 도시된 바와 같이, P형 실리콘 반도체 기판(1)의 표면상에서 759nm 두께를 가지는 제 3 전극층(12)을 형성함으로써, 주변회로위 활성영역(21)과 기억 셀의 활성영역(22)은 서로 분리한다. 그런데, 15nm의 두께를 가지는 제 1 게이트 절연층(3)은 활성영역(21,22)상에서 형성된다. 그리고 폴리실리콘의 제 1 전극층(4)은 인광체과 같은 N형 불순물을 함유하고, CVD(chemical-vapor-deposition)에 의하여 증착되는 300nm의 두께를 가진다.
제 2b 도에 보이듯이 제 1 전극층(4)은 활성영역(21)상에는 게이트(4a)를 형성하고 활성영역(22)상에는 마스크층을 형성하도록 석판인쇄기법으로 패턴이 이루어진다. 이어서, 포토레지스트 층(도시안됨)이 선택적으로 형성되어 활성영역(22)을 뒤덮으며, 그것을 통해 인 등과 같은 N형 불순물 이온이 약 3×1013㎝-2의 조사량으로 침투되어 활성영역(21)에 저밀도 불순들 소오스/드레인 영역을 형성한다.
그 후에 제 2c 도에 보이듯이 활성영역(22)을 덮고 있는 포토레지스트 층이 제거되고 200nm의 두께를 갖는 실리콘 산화물 층으로된 제 1 절연층(6)이 저압 CVD에 의해 전면에 증착된다. 이어서 제 1 절연층(6)은 게이트(4a)의 측면 부분만을 남기고 에칭되며 비소 같은 N형 불순물이 게이트(4a)와 제 1 절연층(6)을 마스크로서 이용하여 5×1015m-2의 조사량으로 활성영역(21)에 이온주입되어 고밀도 불순물 소오스/드레인 영역(7)을 이룬다. 이어서 300nm의 두께를 갖는 O2TEOS BPSG로된 제 1 중간 절연층(8)이 저압 CVD에 의해 형성되고 850℃의 질소 대게에서 재유동된다.
이어서, 제 2d 도에보이듯이 제 1 중간 절연층(8)이 석판인쇄기법을 이용하여 패턴을 이루게 되고, 그 후에 노출된 마스크층(4b)과 제 1 게이트 절연층(3)이 차례로 에칭된다. 이어서, 활성영역(22)의 노출면은 750℃의 질소증기에서 열산화되고, 20nm의 두께를 갖는 실리콘 산화물층으로된 제 2 게이트 절연층(9)이 표면에 형성된다.
이어서, 제 2e 도에 보이듯이 인 등과 같은 N형 불순물을 함유하고 200nm의 두께를 갖는 폴리실리콘으로된 제 2 전극층(10)이 전면에 형성된다.
그후에 제 2f 도에 보이듯이 제 2 전극층(10)을 석판인쇄기법으로 활성영역(21)의 것을 활성영역(22)의 것으로부터 고립시키도록 패턴을 이룬다.
이어서, 제 2g 도에 보이듯이 20nm의 두께를 갖는 산화 실리콘으로된 제 3 게이트 절연층(11)이 저압 CVD에 의해 제 2 전극층(10)의 표면에 형성된다. 또한, 300nm의 두께를 갖고 인 등과 같은 N형 불순물을 함유한 폴리실리콘으로된 제 3 전극층(12)이 게이트 절연층(11)에 형성되고 250nm의 두께를 갖는 실리콘 산화물층으로된 제 2 절연층(13)이 정상 압력에서 CVD에 의해 제 3 전극층(12)에 형성된다.
이어서, 제 2h 도에 보이듯이 포토레지스트 층(도시안됨)이 활성영역(22)의 제어 게이트가 될 제 2 절연층(13)의 부분에 산택적으로 제공되며, 제 2 절연층(13)과 제 3 전극층(12)과 제 3 게이트 절연층(11) 및 제 2 전극층(10)은 포토레지스트 층을 마스크로서 이용하여 반응이온 에칭에 비균일적으로 차례로 에칭되어 게이트 전극으로 된다.
그후에 제 2i 도에 보이듯이 소오스/드레인 영역(14)이 활성영역(22)의 게이트 전극을 이용하여 5×1015cm-2의 조사량으로 비소 등과 같은 N형 불순물의 이온주입에 의해 형성된다.
이어서, 제 2j 도에 보이듯이 200nm의 두께를 갖는 실리콘 이산화물층으로된 제 3 절연층(15)이 저압 CVD에 의해 게이트 전극을 포함하는 활성영역의 표면에 형성된다.
이어서, 제 2k 도에 보이듯이 포토레지스트 층(도시안됨)아 제 3 절연층(15)에 선택적으로 형성되어 석판인쇄기법에 의해 활성영역(22)의 드레인쪽만을 덮게하고, 제 3 절연층(15)이 포토레지스트 층을 마스크로 이용하여 그 층의 두께까지 비균일적으로 에칭되어 기억 셀 트랜지스터의 소오스쪽의 게이트의 측면에 절연층(15)의 일부를 남기고 확산층의 표면부분을 노출시켜 제 1 접촉구멍(16)을 형성한다.
이어서, 제 2ℓ 도에 보이듯이 200nm 두께의 텅스텐층이 스퍼터링에 의해 제 1 접촉 구멍(16)을 포함하는 표면에 증착되어 소오스/드레인 영역(14)을 전기적으로 접속시키기 위한 소오스전극(17)을 형성하도록 패턴을 이룬다.
이어서, 제 2m 도에 보이듯이 500㎛의 두께를 갖는 TEOS BPSG로된 제 2 중간 절연층(18)이 850℃의 질소대기에서 재유동되는 저압 CVD에 의해 형성된다.
그후에, 제 2n 도에 보이듯이 제 2 중간 절연층(18)이 선택적으로 에칭되어 제 2 접촉구멍(19)을 형성하고, 알루미늄이 제 2 접촉구멍(19)을 포함하는 표면에 증착된다. 알루미늄층은 금속전극(20)을 형성하도록 패턴을 이룬다.
비 휘발성 반도체 기억장치가 앞서 말한 공정으로 제조된다.
본 발명의 제 2 실시예를 제 3a도를 참조하여 설명한다.
먼저, 제 3a 도에 보이듯이 제 2 전극층(10)이 제 1 실시예(제 2a 도 내지 제 2f 도)와 유사한 공정단계로 패턴을 이루고 반도체기판(1)에 제공된 제 1 활성영역(21) 및 제 2 활성영역(22)에 형성된다. 이어서 7nm의 두께를 갖는 실리콘 산화물층(23)이 저압 CVD에 의해 실리콘 질화물층(24)에 증착된다. 그후에, 디클로로실레인으로부터 이루어지는 7nm의 두께를 갖는 실리콘 질화물층(24)이 저압 CVD에 의해 중착되며, 또한 10nm의 두께를 갖는 실리콘 산화물층(23a)도 저압 CVD에 의해 증착되어 3층 구조를 갖는 제 3의 게이트 절연층(11a)이 된다. 이어서, 인 등과 같은 N형 불순물을 함유하고 100nm의 두께를 갖는 폴리실리콘으로된 제 3 의 전극층(12)이 형성된 후에 150nm의 두께를 갖는 규화텅스텐으로된 제 4 전극층(25)이 형성되고 250nm의 두께를 갖고 실리콘 산화물층으로된 제 2 절연층(13)이 형성된다.
따라서, 제 3b 도에 도시된 바와 같이, 제 2 절연층(13), 제 4 전극층(25), 제 3 전극층(12), 제 3 게이트 절연층(11a) 및 제 2 전극층(10)은 활성영역(22)에 제어 게이트 전극을 형성하는 영역상에의 제 2 절연층(13)상에 선택적으로 형성된 포토레지스트 층(도시 생략)을 사용하여 에칭되므로 제 2 게이트를 형성한다. 그후, 포토레지스트 층은 제거된다.
그후, 제 3c 도에 도시된 바와 같이, 제 2 게이트 전극을 마스크로 사용하여 반도체 기판(1)에 있는 활성영역(22)에 주입하여 기억 셀의 소오스/드레인 영역(14)이 형성된다.
그리고, 제 3d 도에 도시된 바와 같이 제 2 게이트를 구비하는 활성영역(22)의 표면상에 제 3 절연층(15)의 형성되어 기억 셀 트랜지스터의 소오스측상에 있는 게이트의 측면상에 절연층(15)의 일부를 남기도록 패턴처리되는 동안, 확산층의 표면을 노출시켜 제 1 실시예와 유사한 단계를 거쳐 제 1 접촉구멍(16)을 형성한다. 그후, 접촉구멍(19)이 형성되어 있는 전체 표면위에 중간 절연층(18)이 증착된다. 상기 접촉구멍(19)에는 텅스텐으로된 경유구멍(26)이 매입되며, 경유구멍(26)에 연결된 금속 전극이 형성된다.
본 발명의 제 2 실시예는 다음과 같은 장점이 있다.
(a) 기억 셀 트랜지스터의 부동 게이트상에 있는 게이트 절연층이 3개의 층을 이루는 구조로 되어 있기 때문에(실리콘 산화물층, 실리콘 질화물층 및 실리콘 산화물층을 포함), 고전압이 제어 게이트에 인가될 때 전자를 부동 게이트에 주입하여 서입되는 부동 게이트로부터 기억 트랜지스터의 제어 게이트까지 전자가 유동하는 것은 상당히 제한되므로 충전유지 특성이 개선된다.
(b) 기억 셀 트랜지스터의 제어 게이트가 폴리사이드 게이트 구조로 되어 있기 때문에 제어 게이트의 저항을 감소시키는 것이 가능하므로 작동 속도를 증가시키는 것이 가능하다.
(c) 기억 셀 트랜지스터에 제 2 접촉구멍(드레인 접촉부)에서 매입 접촉부를 사용하므로, 게이트와 접촉구멍간에 제조 여백을 감소시킬 뿐만 아니라 제 2 접촉구멍을 소형화시키는 것이 가능하다.
상술된 바와 같이, 주변회로 트랜지스터가 제 2 활성층을 마스크로 사용하여 제 1 활성 영역에 형성된 이후, 기억 셀 트랜지스터는 제 2 활성영역에 형성되면서 제 1 중간 절연층을 갖는 제 1 활성영역만을 피복하는 본 발명은 다음과 같은 효과를 제공한다.
(1) 필요에 따른 층의 질과 층의 두께를 갖는 기억 셀 트랜지스터의 부동 게이트상에 게이트 절연층을 형성하는 것과 주변 회로 트랜지스터의 게이트 절연층을 형성하는 것이 가능하다.
(2) 기억 셀 트랜지스터의 SAC 형성을 위하여 주변회로 트랜지스터의 게이트상에 절연층을 형상하는 것이 불필요하기 때문에, 주변회로 영역의 평탄도가 개선될 수 있다.
(3) 주변회로 트랜지스터의 게이트 측면상에 형성된 기억 셀 트랜지스터의 게이트상에 형성되어 있지 않다.
그러므로, SAC 형성용 측벽이 기억 셀 트랜지스터의 게이트 측벽상에만 형성되기 때문에, SAC의 하부 표면 부분에 있는 측벽사이의 거리를 길게하는 것이 가능하다. 즉, 상기 거리는 측벽의 막두께와 게이트간의 거리에 의존하며, 측벽이 얇을수록 측벽간의 거리는 커진다. SAC의 하부 표면이 넓을수록 측벽간의 거리가 길어지기 때문에 안정된 접촉 저항을 얻을 수 있다. 종래 구조에 있어서는, 두 측벽 형성부에 기인한 측벽의 총두께는 0.3㎛이고, 게이트간의 거리는 0.8㎛이므로, 측벽간의 거리는 0.8 - (0.3×2) = 0.2㎛이며 이 수치는 종래 구조에 있어서의 거리의 두배이다. 측벽간의 거리가 0.2㎛로 허용되면, 본 발명에 있어서 게이트간의 거리를 0.2㎛까지 감소시키는 것이 가능하므로 셀의 크기를 최소화할 수 있다.
(4) 주변회로 영역이 셀의 소오스/드레인 영역에 불순물 주입동안 제 1 중간 절연층으로 피복되기 때문에 셀의 소오스/드레인 영역으로의 불순물 주입에 사용되는 석판인쇄 단계를 제거할 수 있다.
Claims (7)
- 비 휘발성 기억 트랜지스터 및 주변 트랜지스터를 가지는 비 휘발성반도체 기억 장치의 제조방법에 있어서, 상기 반도체 기판에 주변 회로 활성영역(21) 및 기억 셀 활성영역(22)을 한정하기 위해 반도체 기판(1)에 절연층(2)을 선택적으로 형성하는 단계와, 상기 주변 회로 활성영역(21)에 제 1 게이트 절연층(3)을 형성하는 단계와, 제 1 마스크 층(4)으로 상기 기억 셀 활성영역을 덮는 단계와, 상기 기억 셀 활성영역(22)을 덮는 제 1 마스크 층(4)을 남겨 두고 상기 제 1 게이트 절연층(13)에 형성된 제 1 게이트 전극(4a) 및 상기 주변 회로 활성영역(21)에 선택적으로 형성된 소오스와 드레인 영역(5)을 가지는 주변 트랜지스터를 주변 회로 활성영역(21)에 형성하는 단계와, 제 2 마스크 층(8)으로 상기 주변 트랜지스터를 덮는 단계와, 상기 기억 셀 활성영역(22)으로부터 제 1 마스크 층(4)을 분리하는 단계와, 상기 기억 셀 활성영역(22)에 제 2 게이트 절연층(9)을 형성하는 단계 및 상기 주변 트랜지스터를 덮는 제 2 마스크 층(8)을 남겨 두고 제 2 게이트 절연층(9)에 형성된 제 2 게이트 전극(10,12) 및 기억 셀 활성영역(22)에 선택적으로 형성된 소오스와 드레인 영역(14)을 가지는 비 휘발성 기억 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 제 1항에 있어서, 상기 비 휘발성 기억 트랜지스터의 제 2 게이트 전극은 절연층을 사이에 두고 부동 게이트(10) 너머로 형성된 제어 게이트(12) 및 제 2 게이트 절연층(9)에 형성된 부동 게이트(10)를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 제 1 항에 있어서, 측면을 가지는 상기 제 1 게이트 전극을 마스크로서 사용하여 불순물을 주입함으로써 저불순물 농도 확산층(5)을 형성하는 단계와, 상기 제 1 게이트 전극(4a)의 측면에 측벽(6)을 형성하는 단계, 상기 측벽(16) 및 상기 제 1 게이트 전극(4a)을 마스크로서 사용하여 불순물을 주입함으로써 고불순물 농도 확산층(7)을 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 소자 격리 절연층(2)을 제공함으로써 제 1 도전형의 반도체 기판(1)의 표면상에 주변 회로의 제 1 활성영역(21) 및 기억 셀의 제 2 활성영역(22)을 형성하는 단계와, 상기 제 1 활성영역(21)의 표면에 제 1 게이트 절연층(2)을 형성하고, 제 1 절연층(3)에 제 1 전극층(4)을 증착하며, 제 1 전극층(4)을 패턴함으로써 제 1 게이트를 형성하는 단계와, 상기 제 1 활성영역(22)을 덮기 위해 마스크를 사용하는 동안 제 2 도전형 불순물을 이온주입함에 의해 제 1 게이트(4a)와 정렬로 제 2 도전형저불순물 농도확산층(5)을 형성하고, 제 1 게이트(4a)의 측면에 제 1 절연층(6)을 형성하며, 제 1 절연층(6)과 정렬로 반도체 기판(1)에 제1 도전형과 대향된 제 2 도전형 고불순물 농도 확산층(7)을 형성함으로써 LDD 구조를 가지는 MOS 트랜지스터를 형성하는 단계와, 상기 제 1 게이트(4a)를 구비하는 제 1 활성영역(21)의 표면에 선택적으로 제 1 중간 절연층(8)을 형성하고, 다음에, 제 2 활성영역(22)의 표면에 제 2 게이트 절연층(9)을 형성함으로써 제 2 활성영역(22)에 제어 게이트와 부동 게이트를 구비하는 제 2 게이트를 형성하며, 상기 제 2 절연층(8), 제 2 전극층(10), 제 3 게이트 절연층(11), 제 3 전극층(12) 및 제 2 절연층(13)을 구비하는 표면에 연속적으로 증착하며, 각각의 제 2 절연층(13), 제 3 전극층(12), 제 3 게이트 절연층(11) 및 제 2 전극층(10)을 이방성으로와 연속적으로 에칭하는 단계 및, 상기 제 2 게이트를 마스크로서 사용하여 반도체 기판(11)안으로 제 2 도전형 불순물을 이온주입하여 소오스/드레인 영역(14)을 형성함으로써 기억 셀 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 제 4 항에 있어서, 상기 제 2 게이트를 구비하는 표면에 제 3 절연층(15)을 증착하고, 제 2 게이트의 측면에 제 3 절연층의 일부분을 남기고 기억 셀 트랜지스터의 소오스 영역의 표면에만 노출하기 위해 제 3 절연층(15)을 에칭하는 단계 및 상기 소오스 영역(14)에 전기적으로 접속된 소오스 전극(17)을 선택적으로 형성하는 단계를 부가로 포함하는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 제 4 항에 있어서, 상기 제 3 게이트 절연층 제 1 실리콘 산화물층(23), 실리콘 질화물층(24) 및 제 2 실리콘 산화물층(23a)을 구비하는 3개의 층 구조물로 이루어진 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
- 제 4 항에 있어서 상기 제어 게이트는 폴리사이드(polycide) 구조를 가지는 것을 특징으로 하는 비 휘발성 반도체 기억 장치 제조방법.
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